KR100997768B1 - DLMS digital circuit for repeater - Google Patents

DLMS digital circuit for repeater Download PDF

Info

Publication number
KR100997768B1
KR100997768B1 KR1020080104764A KR20080104764A KR100997768B1 KR 100997768 B1 KR100997768 B1 KR 100997768B1 KR 1020080104764 A KR1020080104764 A KR 1020080104764A KR 20080104764 A KR20080104764 A KR 20080104764A KR 100997768 B1 KR100997768 B1 KR 100997768B1
Authority
KR
South Korea
Prior art keywords
signal
section
estimated
digital communication
input
Prior art date
Application number
KR1020080104764A
Other languages
Korean (ko)
Other versions
KR20100045697A (en
Inventor
신양균
김병관
Original Assignee
유파인테크놀러지스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유파인테크놀러지스 주식회사 filed Critical 유파인테크놀러지스 주식회사
Priority to KR1020080104764A priority Critical patent/KR100997768B1/en
Publication of KR20100045697A publication Critical patent/KR20100045697A/en
Application granted granted Critical
Publication of KR100997768B1 publication Critical patent/KR100997768B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/20—Repeater circuits; Relay circuits
    • H04L25/24—Relay circuits using discharge tubes or semiconductor devices
    • H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
    • H04L25/247—Relay circuits using discharge tubes or semiconductor devices with retiming for synchronous signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 간섭신호 제거시에 발생되는 시간 지연을 보상해서 동기화하는 간섭신호 제거를 위한 DLMS 디지털회로에 관한 것으로, 메인 덧셈부(10)와 제1·2지연시간 리타이밍부(21,22), 제1·2적응필터(31,32), 제1탐색구간 선택부(41) 및 제1보조 덧셈부(51)로 구성되어, 디지털 통신 출력신호[e(n)]를 다수의 구간으로 구획한 후에 구간별 간섭신호 제거를 위한 추정신호를 동시에 개별 생성하고, 이후 개별 생성된 추정신호를 결합하여 최종 추정신호를 생성하는 구조이므로, 간섭신호 제거를 위한 추정신호 생성시에 발생되는 시간지연이 효과적으로 단축되어, 처리속도가 크게 향상된다.

Figure R1020080104764

간섭신호, DLMS, LMS, 지연

The present invention relates to a DLMS digital circuit for canceling an interference signal for compensating and synchronizing the time delay generated when the interference signal is removed. The main adder 10 and the first and second delay time retiming units 21 and 22 are provided. And first and second adaptive filters 31 and 32, a first search section selecting section 41, and a first auxiliary adding section 51, to convert the digital communication output signal e (n) into a plurality of sections. After partitioning, separate signals are generated at the same time to separately remove the interference signal for each section, and then the individual estimated signals are combined to generate the final estimated signal. Therefore, time delay generated when generating the estimated signal for interference signal removal. This is effectively shortened, and the processing speed is greatly improved.

Figure R1020080104764

Interference Signal, DLMS, LMS, Delay

Description

중계기의 간섭신호 제거를 위한 디엘엠에스 디지털회로{DLMS digital circuit for repeater}DLMS digital circuit for repeater interference elimination

본 발명은 중계기에 적용되는 간섭신호 제거를 위한 DLMS(Delayed Least Mean Square) 디지털회로에 관한 것으로, 간섭신호 제거시에 발생되는 시간 지연을 보상해서 동기화하는 DLMS 디지털회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delayed least mean square (DLMS) digital circuit for eliminating interference signals applied to a repeater.

주지된 바와 같이, 중계기는 통신 시스템의 중간에서 약해진 신호를 받아 증폭 재송신하거나 찌그러진 신호의 파형을 정형하고 타이밍을 조정 또는 재구성하여 송신하는 장치로서, 이동통신 시스템에 있어서 보다 양질의 이동통신 서비스를 제공하기 위한 수단으로 활용되고 있다.As is well known, a repeater is a device that receives a weakened signal in the middle of a communication system, amplifies, retransmits, shapes a waveform of a distorted signal, adjusts or reconstructs a timing, and provides a higher quality mobile communication service in a mobile communication system. It is used as a means to do so.

그러나, 종래 중계기는 기지국 신호(혹은 사용자 신호)를 수신하여 동일 주파수로 증폭한 후에 동일 공간에서 송신하면, 송·수신 안테나간의 이격도 부족으로 인하여 송신 안테나의 신호가 수신 안테나로 재입력되어 발생하는 발진(Oscillation) 및 간섭으로 중계 시스템 운용에 큰 어려움을 겪고 있다.However, when a conventional repeater receives a base station signal (or user signal), amplifies the signal at the same frequency, and transmits the same signal, an oscillation generated by retransmitting the signal of the transmitting antenna into the receiving antenna due to insufficient separation between the transmitting and receiving antennas. (Oscillation) and interference have caused great difficulties in operating the relay system.

이러한 문제를 해소하기 위해 간섭신호 제거기능을 갖춘 중계기에 대한 연구가 다방면으로 활발하게 진행되고 있고, 일부는 이미 현장에서 공연 실시되고 있는데, 이러한 간섭신호 제거기능을 갖춘 중계기는 간섭신호 제거방식에 따라서 아날로그 방식으로 간섭신호를 제거하는 기능을 갖춘 중계기와, 디지털 방식으로 간섭신호를 제거하는 기능을 갖춘 중계기로 구분된다.In order to solve this problem, there are active researches on repeaters with interference signal cancellation, and some of them have already been performed in the field. It is divided into a repeater having a function of removing interference signals in an analog manner and a repeater having a function of removing interference signals in a digital manner.

상기 디지털 방식의 간섭신호 제거기능을 갖춘 중계기는 통상 LMS(Least Mean Square) 알고리즘을 이용하여 간섭신호를 제거하고 있는데, LMS 알고리즘을 클럭 베이스로 동작하는 FPGA(Field-Programmable Gate Array)에 적용하는 경우, 간섭신호 제거를 위한 추정신호를 생성하는 과정에서 시간지연이 발생된다.The repeater with the digital interference signal canceling function typically removes the interference signal using a Least Mean Square (LMS) algorithm. When the LMS algorithm is applied to a field-programmable gate array (FPGA) operating as a clock base, In the process of generating an estimated signal for removing the interference signal, a time delay occurs.

따라서, LMS 알고리즘을 이용해서 간섭신호를 제거함에 있어서 시간지연 동작을 하는 레지스터의 위치를 바꾸는 리타이밍(Retiming) 기술을 이용하여 지연시간을 보상해서 동기화하는 DLMS 알고리즘이 개발되었다.Accordingly, a DLMS algorithm for compensating and synchronizing delay time by using a retiming technique of changing a position of a register that performs a time delay operation in removing an interference signal using an LMS algorithm has been developed.

도 1은 디지털 방식의 간섭신호 제거기능을 갖춘 중계기에 적용되는 종래 DLMS 디지털회로를 도시하고 있다.1 illustrates a conventional DLMS digital circuit applied to a repeater having a digital interference signal cancellation function.

이에 의하면, 종래 DLMS 디지털회로는, 외부로부터 입력되는 디지털 통신 입력신호[d(n)]와, 적응필터부(30)로부터 입력되는 추정신호[y(n-D)]를 합하여 간섭신호를 제거한 후에 간섭신호가 제거된 디지털 통신 출력신호[e(n)]를 외부로 출력 하는 메인 덧셈부(10)와 ; 메인 덧셈부(10)로부터 디지털 통신 출력신호[e(n)]를 입력받아 추정신호 생성시의 시간지연에 따른 동기화신호[e(n-D)]를 출력하는 지연시간 리타이밍부(20)와 ; 메인 덧셈부(10)로부터 입력되는 디지털 통신 출력신호[e(n)]와, 지연시간 리타이밍부(20)로부터 입력되는 동기화신호[e(n-D)]를 매개로 간섭신호 제거를 위한 추정신호[y(n-D)]를 생성하여 출력하는 적응필터(30)로 구성된다.Accordingly, the conventional DLMS digital circuit removes the interference signal by adding the digital communication input signal d (n) input from the outside and the estimated signal y (nD) input from the adaptive filter unit 30 to remove the interference signal. A main adder 10 which outputs the digital communication output signal e (n) from which the signal is removed; A delay time retiming unit 20 which receives the digital communication output signal e (n) from the main adder 10 and outputs a synchronization signal e (n-D) according to a time delay when generating the estimated signal; Estimated signal for removing interference signal through digital communication output signal e (n) input from main adder 10 and synchronization signal e (nD) input from delay time retiming unit 20 and an adaptive filter 30 for generating and outputting [y (nD)].

상기 적응필터(30)로부터 출력되는 추정신호[y(n-D)]는 디지털 통신 입력신호[d(n)]와 동기화된 상태이므로, 메인 덧셈부(10)에서 디지털 통신 입력신호[d(n)]와 추정신호[y(n-D)]를 합하면 시간지연으로 인한 오류없이 간섭신호가 제거된다.Since the estimated signal y (nD) output from the adaptive filter 30 is in a state of being synchronized with the digital communication input signal d (n), the main adder 10 receives the digital communication input signal d (n). ] And the estimated signal [y (nD)] are combined to eliminate the interference signal without error due to time delay.

그러나, 상기 종래 DLMS 디지털회로는 하나의 적응필터(30)에서 디지털 통신 입력신호[d(n)] 전체를 판별하여 간섭신호 제거를 위한 추정신호[y(n-D)]를 생성하는 구조를 이루고 있어서, 적응필터(30)의 차수(Order)가 커지게 되므로, 리타이밍을 위한 보상 딜레이 수가 많아지게 되고, 이로 인해 하드웨어의 회전 지연 시간(Latency Time)도 커지게 되어, 중계기의 처리 속도가 저하되는 문제가 초래되었다.However, the conventional DLMS digital circuit has a structure in which an adaptive filter 30 discriminates the entire digital communication input signal d (n) and generates an estimated signal y (nD) for removing the interference signal. Since the order of the adaptive filter 30 is increased, the number of compensation delays for retiming is increased, and thus, the rotation delay time of the hardware is increased, thereby reducing the processing speed of the repeater. Problems have arisen.

참고로, 상기 적응필터(30)의 LMS 탭(Tap) 수, 즉 적응필터(30)의 차수가 늘어나면 리타이밍을 위한 보상 딜레이값도 선형적으로 증가되어 성능 저하가 초래된다.For reference, as the number of LMS taps of the adaptive filter 30, that is, the order of the adaptive filter 30 increases, the compensation delay value for retiming also increases linearly, resulting in a decrease in performance.

본 발명은 상기한 바와 같은 종래 기술에 따른 문제를 해소하기 위해 발명된 것으로, 간섭신호 제거를 위한 추정신호 생성시에 발생되는 시간지연이 최소화되어 처리속도가 크게 향상되어진 중계기의 간섭신호 제거를 위한 DLMS 디지털회로를 제공함에 그 목적이 있다.The present invention has been invented to solve the problems according to the prior art as described above, for minimizing the time delay generated during the generation of the estimated signal for the interference signal removal to reduce the interference signal of the repeater has greatly improved the processing speed The purpose is to provide a DLMS digital circuit.

상기와 같은 목적을 달성하기 위한 본 발명은, 외부로부터 입력되는 디지털 통신 입력신호와, 제1보조 덧셈부로부터 입력되는 추정신호를 합하여 간섭신호를 제거한 후에 간섭신호가 제거된 디지털 통신 출력신호를 외부로 출력하는 메인 덧셈부와 ; 메인 덧셈부로부터 디지털 통신 출력신호를 입력받아 추정신호 생성시의 시간지연에 따른 동기화신호를 출력하는 제1지연시간 리타이밍부와 ; 메인 덧셈부로부터 입력되는 디지털 통신 출력신호와, 제1지연시간 리타이밍부로부터 입력되는 동기화신호를 매개로 제1구간의 간섭신호 제거를 위한 추정신호를 생성하여 출력하는 제1적응필터와 ; 메인 덧셈부로부터 디지털 통신 출력신호를 입력받아 제2구간에 해당하는 디지털 통신 출력신호를 출력하는 제1탐색구간 선택부와 ; 제1탐색구간 선택부로부터 디지털 통신 출력신호를 입력받아 추정신호 생성시의 시간지연에 따른 동기화신호를 출력하는 제2지연시간 리타이밍부와 ; 제1탐색구간 선택부로부터 입력되는 디지털 통신 출력신호와, 제2지연시간 리타이밍부로부터 입력되는 동 기화신호를 매개로 제2구간의 간섭신호 제거를 위한 추정신호를 생성하여 출력하는 제2적응필터와 ; 제1적응필터로부터 입력되는 제1구간의 추정신호와, 제2적응필터로부터 입력되는 제2구간의 추정신호를 결합하여 구간별 결합된 추정신호를 출력하는 제1보조 덧셈부를 포함하는 것을 특징으로 하는 구조로 되어 있다.In order to achieve the above object, the present invention provides a digital communication output signal from which an interference signal has been removed after removing the interference signal by combining the digital communication input signal input from the outside and the estimated signal input from the first auxiliary adder. Main adder to output to; A first delay time retiming unit receiving a digital communication output signal from a main adder and outputting a synchronization signal according to a time delay when generating an estimated signal; A first adaptive filter for generating and outputting an estimated signal for canceling the interference signal of the first section via a digital communication output signal input from the main adder and a synchronization signal input from the first delay time retiming unit; A first search section selection unit which receives the digital communication output signal from the main adder and outputs a digital communication output signal corresponding to the second section; A second delay time retiming unit for receiving a digital communication output signal from the first search section selection unit and outputting a synchronization signal according to a time delay when generating the estimated signal; A second adaptation for generating and outputting an estimated signal for canceling the interference signal of the second section using a digital communication output signal inputted from the first search section selecting section and a synchronization signal input from the second delay time retiming section; Filter and; And a first auxiliary adder for combining the estimated signal of the first section inputted from the first adaptive filter and the estimated signal of the second section inputted from the second adaptive filter to output the combined estimated signal for each section. It is made to structure.

본 발명에 따르면, 메인 덧셈부로부터의 디지털 통신 출력신호를 다수의 구간으로 구획한 후에 구간별 간섭신호 제거를 위한 추정신호를 동시에 개별 생성한 후에, 개별 생성된 추정신호를 결합하여 최종 추정신호를 생성하는 구조이므로, 간섭신호 제거를 위한 추정신호 생성시에 발생되는 시간지연이 효과적으로 단축되어, 처리속도가 크게 향상된다.According to the present invention, the digital communication output signal from the main adder is partitioned into a plurality of sections, and then separately generated separately for each section of the estimated signal for interference signal cancellation, and then the individual estimated signals are combined to generate the final estimated signal. Since the structure is generated, the time delay generated at the time of generating the estimated signal for removing the interference signal is effectively shortened, and the processing speed is greatly improved.

이하 본 발명을 첨부된 예시도면에 의거하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2에 의하면, 본 발명에 따른 DLMS 디지털회로는, 메인 덧셈부(10)와 제1·2지연시간 리타이밍부(21,22), 제1·2적응필터(31,32), 제1탐색구간 선택부(41) 및 제1보조 덧셈부(51)로 구성된다.According to FIG. 2, the DLMS digital circuit according to the present invention includes a main adder 10, first and second delay time retiming parts 21 and 22, first and second adaptive filters 31 and 32, and a first and second adaptation filters. It consists of a search section selection section 41 and a first auxiliary adder 51.

상기 메인 덧셈부(10)는 외부로부터 입력되는 디지털 통신 입력신호[d(n)]와, 제1보조 덧셈부(51)로부터 입력되는 추정신호[y(n-D/2)]를 합하여 간섭신호를 제거한 후에 간섭신호가 제거된 디지털 통신 출력신호[e(n)]를 외부로 출력한다.The main adder 10 adds the digital communication input signal d (n) input from the outside and the estimated signal y (nD / 2) input from the first auxiliary adder 51 to generate an interference signal. After the removal, the digital communication output signal e (n) from which the interference signal is removed is output to the outside.

상기 제1지연시간 리타이밍부(21)는 메인 덧셈부(10)로부터 디지털 통신 출력신호[e(n)]를 입력받아 추정신호 생성시의 시간지연에 따른 동기화신호[e(n-D/2)]를 출력한다.The first delay time retiming unit 21 receives the digital communication output signal e (n) from the main adder 10 and synchronizes the signal [e (nD / 2) according to the time delay at the time of generating the estimated signal. ]

상기 제1적응필터(31)는 메인 덧셈부(10)로부터 입력되는 디지털 통신 출력신호[e(n)]와, 제1지연시간 리타이밍부(21)로부터 입력되는 동기화신호[e(n-D/2)]를 매개로 제1구간의 간섭신호 제거를 위한 추정신호[y'0(n-D/2)]를 생성하여 출력한다.The first adaptive filter 31 is a digital communication output signal e (n) input from the main adder 10 and a synchronization signal e (nD /) input from the first delay time retiming unit 21. 2)] generates and outputs an estimated signal [y ' 0 (nD / 2)] for removing the interference signal of the first section.

상기 제1탐색구간 선택부(41)는 메인 덧셈부(10)로부터 디지털 통신 출력신호[e(n)]를 입력받아 제2구간에 해당하는 디지털 통신 출력신호[e(n-30)]를 출력한다.The first search section selector 41 receives a digital communication output signal e (n) from the main adder 10 and receives a digital communication output signal e (n-30) corresponding to the second section. Output

상기 제2지연시간 리타이밍부(22)는 제1탐색구간 선택부(41)로부터 디지털 통신 출력신호[e(n-30)]를 입력받아 추정신호 생성시의 시간지연에 따른 동기화신호[e(n-30-D/2)]를 출력한다.The second delay time retiming unit 22 receives the digital communication output signal e (n-30) from the first search section selection unit 41 and synchronizes the signal [e] according to the time delay when generating the estimated signal. (n-30-D / 2)].

상기 제2적응필터(32)는 제1탐색구간 선택부(41)로부터 입력되는 디지털 통신 출력신호[e(n-30)]와, 제2지연시간 리타이밍부(22)로부터 입력되는 동기화신호[e(n-30-D/2)]를 매개로 제2구간의 간섭신호 제거를 위한 추정신호[y'1(n-D/2)]를 생성하여 출력한다.The second adaptation filter 32 is a digital communication output signal [e (n-30)] input from the first search section selection section 41 and a synchronization signal input from the second delay time retiming section 22. An estimated signal [y ' 1 (nD / 2)] for removing the interference signal of the second section is generated and output via [e (n-30-D / 2)].

상기 제1보조 덧셈부(51)는 제1적응필터(31)로부터 입력되는 제1구간의 추정 신호[y'0(n-D/2)]와, 제2적응필터(32)로부터 입력되는 제2구간의 추정신호[y'1(n-D/2)]를 결합하여 구간별 결합된 추정신호[y(n-D/2)]를 출력한다.The first auxiliary adder 51 estimates a signal [y ' 0 (nD / 2) of the first section input from the first adaptive filter 31 and a second input from the second adaptive filter 32. The estimated signals y ' 1 (nD / 2) of the sections are combined to output the combined estimated signals y (nD / 2) for each section.

상기 제1적응필터(31)와 제2적응필터(32)의 LMS 탭 수는 디지털 통신 출력신호[e(n)]를 고려하여 양의 정수로 상호 동일하게 설정되고, 이에 따라 구간별 간격, 즉 제1구간 및 제2구간의 간격은 LMS 탭 수와 동일하게 설정된다.The number of LMS taps of the first adaptive filter 31 and the second adaptive filter 32 are set equal to each other by a positive integer in consideration of the digital communication output signal e (n). That is, the interval between the first section and the second section is set equal to the number of LMS taps.

도 2에 도시된 실시예에 따른 DLMS 디지털회로는 디지털 통신 출력신호[e(n)]를 2개의 구간으로 2분할하여, 디지털 통신 출력신호[e(n)]의 제1구간에 대한 동기화된 추정신호[y'0(n-D/2)]의 생성은 제1지연시간 리타이밍부(21)와 제1적응필터(31)에 의해 수행되고, 디지털 통신 출력신호[e(n)]의 제2구간에 대한 동기화된 추정신호[y'1(n-D/2)]의 생성은 제1탐색구간 선택부(41)와 제2지연시간 리타이밍부(22) 및 제2적응필터(32)에 의해 수행되되, 제1·2구간에 대한 동기화된 추정신호[y'0(n-D/2), y'1(n-D/2)]의 생성이 동시에 이루어지는 구조이므로, 처리속도가 크게 빨라진다.The DLMS digital circuit according to the embodiment shown in FIG. 2 divides the digital communication output signal [e (n)] into two sections to synchronize the first section of the digital communication output signal [e (n)]. Generation of the estimated signal y ' 0 (nD / 2) is performed by the first delay time retiming unit 21 and the first adaptive filter 31, and generates the digital communication output signal e (n). The generation of the synchronized estimation signal y ' 1 (nD / 2) for the two sections is performed by the first search section selecting section 41, the second delay time retiming section 22, and the second adaptive filter 32. Although the structure is performed by the simultaneous generation of the synchronized estimation signals y ' 0 (nD / 2) and y' 1 (nD / 2) for the first and second sections, the processing speed is greatly increased.

본 발명에 따른 DLMS 디지털회로의 경우, 제1탐색구간 선택부(41)와 제1보조 덧셈부(51)가 추가된 구조를 이루지만, 종래 DLMS 디지털회로(Direct form DLMS)와 비교해 볼 때, 리소스(Resource) 사용량은 큰 차이가 없다.In the case of the DLMS digital circuit according to the present invention, the first search section selection unit 41 and the first sub-addition unit 51 form a structure, but compared with the conventional DLMS digital circuit (Direct form DLMS), Resource usage is not a big difference.

본 발명에 따르면, 디지털 통신 출력신호[e(n)]를 다수의 구간으로 구획한 후에 구간별 간섭신호 제거를 위한 추정신호를 동시에 개별 생성한 후에, 개별 생성된 추정신호를 결합하여 최종 추정신호를 생성하는 구조이므로, 간섭신호 제거를 위한 추정신호 생성시에 발생되는 시간지연이 효과적으로 단축되어, 처리속도가 크게 향상된다.According to the present invention, after dividing the digital communication output signal [e (n)] into a plurality of sections and individually generating the estimated signals for removing the interference signal for each section at the same time, the final estimated signals are combined by separately generating the estimated signals. Because of the structure of generating the signal delay, the time delay generated at the time of generating the estimated signal for removing the interference signal is effectively shortened, and the processing speed is greatly improved.

한편, 도 3은 본 발명에 따른 DLMS 디지털회로의 확장 상태를 도시하고 있다.3 shows an extended state of a DLMS digital circuit according to the present invention.

도 3의 경우, 상기 디지털 통신 출력신호[e(n)]를 6개의 구간으로 분할하고, 제1 내지 제5탐색구간 선택부(41 ~ 45)와, 제1 내지 제6지연시간 리타이밍부(21 ~ 26)와, 제1 내지 제6적응필터(31 ~ 36)를 매개로 구간별 동기화된 추정신호[y'x(n-D/6)]를 동시에 개별적으로 생성한다. 여기서, 본 실시예의 경우 상기 x는 0 ~ 5이다.In FIG. 3, the digital communication output signal e (n) is divided into six sections, and the first to fifth search section selecting sections 41 to 45 and the first to sixth delay time retiming sections are divided into six sections. 21 to 26 and first to sixth adaptive filters 31 to 36, respectively, to simultaneously generate the section-specific estimated signals y ' x (nD / 6). In the present embodiment, x is 0 to 5.

이후, 상기 제1보조 덧셈부(51)에서 제1적응필터(31)와 제2적응필터(32)로부터의 동기화된 추정신호[y'0(n-D/6), y'1(n-D/6)]를, 제2보조 덧셈부(52)에서 제3적응필터(33)와 제4적응필터(34)로부터의 동기화된 추정신호[y'2(n-D/6), y'3(n-D/6)]를, 제3보조 덧셈부(53)에서 제5적응필터(35)와 제6적응필터(36)로부터의 동기화된 추정신호[y'4(n-D/6), y'5(n-D/6]를 동시에 개별적으로 1차 결합한 후에 1차 결합신호[y'01(n-D/6), y'23(n-D/6), y'45(n-D/6)]를 출력한다.Thereafter, the first auxiliary adder 51 synchronizes the estimated signals y ' 0 (nD / 6) and y' 1 (nD / 6) from the first adaptive filter 31 and the second adaptive filter 32. )] In the second auxiliary adder 52, the synchronized estimated signals [y ' 2 (nD / 6), y' 3 (nD / from the third adaptive filter 33 and the fourth adaptive filter 34). 6)], in the third auxiliary adder 53, the synchronized estimated signals y ' 4 (nD / 6) and y' 5 (nD) from the fifth adaptive filter 35 and the sixth adaptive filter 36; / 6] at the same time and outputs a first combined signal [y '01 (nD / 6 ), y' 23 (nD / 6), y '45 (nD / 6)] after individual primary combination.

이후, 상기 제1보조 덧셈부(51)와 제2보조 덧셈부(52)로부터의 1차 결합신호[y'01(n-D/6), y'23(n-D/6)]를 제4보조 덧셈부(54)에서 2차 결합한 후에 2차 결합신호[y"(n-D/6)]를 출력한다.Subsequently, a fourth auxiliary addition signal [y '01 (nD / 6), y' 23 (nD / 6)] from the first auxiliary adder 51 and the second auxiliary adder 52 is added. After the secondary coupling in the section 54, the secondary combined signal y " (nD / 6) is output.

이후, 상기 제4보조 덧셈부(54)로부터의 2차 결합신호["y(n-D/6)]와 제3보조 덧셈부(53)로부터의 1차 결합신호[y'45(n-D/6)]를 최종 결합한 후에 최종 결합신호[y(n-D/6)]를 출력한다.Next, the fourth second combined signal [ "y (nD / 6) ] and the third primary combination from the auxiliary addition unit 53 signal [y '45 (nD / 6 ) from the auxiliary addition section 54 ] Is finally combined and then the final combined signal [y (nD / 6)] is output.

본 발명은 상기한 바와 같은 실시예에 한정되지 않고, 이하의 청구범위를 벗어나지 않는 한도내에서 보다 다양하게 변형실시될 수 있음은 물론이다.The present invention is not limited to the above embodiments, and of course, various modifications can be made without departing from the scope of the following claims.

일예로, 본 실시예의 경우, 본 발명에 따른 DLMS 디지털회로를 중계기의 간섭신호 제거 목적으로 적용하였지만, 본 발명에 따른 DLMS 디지털회로는 이에 국한되지 않고 다양한 분야에 널리 적용될 수 있다.For example, in the present embodiment, the DLMS digital circuit according to the present invention was applied for the purpose of removing the interference signal of the repeater, but the DLMS digital circuit according to the present invention can be widely applied to various fields.

도 1은 종래 기술에 따른 DLMS 디지털회로를 도시한 도면,1 illustrates a DLMS digital circuit according to the prior art;

도 2는 본 발명에 따른 DLMS 디지털회로를 도시한 도면,2 illustrates a DLMS digital circuit according to the present invention;

도 3은 본 발명에 따른 DLMS 디지털회로의 응용예를 도시한 도면이다.3 is a diagram showing an application example of a DLMS digital circuit according to the present invention.

- 첨부도면의 주요 부분에 대한 용어 설명 --Explanation of terms for the main parts of the accompanying drawings-

10 ; 메인 덧셈부, 20, 21~26 ; 지연시간 리타이밍부,10; Main addition section, 20, 21-26; Delay time retiming unit,

30, 31~36 ; 적응필터부, 41~45 ; 탐색구간 선택부,30, 31-36; Adaptive filter unit, 41 to 45; Search section selector,

51~55 ; 보조 덧셈부.51-55; Auxiliary Adder.

Claims (1)

외부로부터 입력되는 디지털 통신 입력신호[d(n)]와, 제1보조 덧셈부(51)로부터 입력되는 추정신호[y(n-D/2)]를 합하여 간섭신호를 제거한 후에 간섭신호가 제거된 디지털 통신 출력신호[e(n)]를 외부로 출력하는 메인 덧셈부(10)와 ;The digital communication input signal d (n) input from the outside and the estimated signal y (nD / 2) input from the first auxiliary adder 51 are combined to remove the interference signal and then remove the interference signal. A main adder 10 which outputs a communication output signal e (n) to the outside; 메인 덧셈부(10)로부터 디지털 통신 출력신호[e(n)]를 입력받아 추정신호 생성시의 시간지연에 따른 동기화신호[e(n-D/2)]를 출력하는 제1지연시간 리타이밍부(21)와 ;A first delay time retiming unit which receives the digital communication output signal e (n) from the main adder 10 and outputs a synchronization signal e (nD / 2) according to the time delay when the estimated signal is generated ( 21) and; 메인 덧셈부(10)로부터 입력되는 디지털 통신 출력신호[e(n)]와, 제1지연시간 리타이밍부(21)로부터 입력되는 동기화신호[e(n-D/2)]를 매개로 제1구간의 간섭신호 제거를 위한 추정신호[y'0(n-D/2)]를 생성하여 출력하는 제1적응필터(31)와 ;The first section via the digital communication output signal e (n) input from the main adder 10 and the synchronization signal e (nD / 2) input from the first delay time retiming unit 21. A first adaptive filter 31 for generating and outputting an estimated signal y ' 0 (nD / 2) for canceling the interference signal of the signal; 메인 덧셈부(10)로부터 디지털 통신 출력신호[e(n)]를 입력받아 제2구간에 해당하는 디지털 통신 출력신호[e(n-30)]를 출력하는 제1탐색구간 선택부(41)와 ;A first search section selection unit 41 which receives the digital communication output signal e (n) from the main adder 10 and outputs a digital communication output signal e (n-30) corresponding to the second section; Wow ; 제1탐색구간 선택부(41)로부터 디지털 통신 출력신호[e(n-30)]를 입력받아 추정신호 생성시의 시간지연에 따른 동기화신호[e(n-30-D/2)]를 출력하는 제2지연시간 리타이밍부(22)와 ;Receives the digital communication output signal e (n-30) from the first search section selection unit 41 and outputs the synchronization signal e (n-30-D / 2) according to the time delay when the estimated signal is generated. A second delay time retiming unit 22 for performing; 제1탐색구간 선택부(41)로부터 입력되는 디지털 통신 출력신호[e(n-30)]와, 제2지연시간 리타이밍부(22)로부터 입력되는 동기화신호[e(n-30-D/2)]를 매개로 제2구간의 간섭신호 제거를 위한 추정신호[y'1(n-D/2)]를 생성하여 출력하는 제2적응 필터(32)와 ;The digital communication output signal e (n-30) input from the first search section selection section 41 and the synchronization signal [e (n-30-D /) input from the second delay time retiming section 22. 2) a second adaptive filter 32 for generating and outputting an estimated signal y ' 1 (nD / 2) for removing the interference signal of the second section; 제1적응필터(31)로부터 입력되는 제1구간의 추정신호[y'0(n-D/2)]와, 제2적응필터(32)로부터 입력되는 제2구간의 추정신호[y'1(n-D/2)]를 결합하여 구간별 결합된 추정신호[y(n-D/2)]를 출력하는 제1보조 덧셈부(51)를 포함하는 것을 특징으로 하는 중계기의 간섭신호 제거를 위한 DLMS 디지털회로.Estimated signal y ' 0 (nD / 2) of the first section inputted from the first adaptive filter 31 and estimated signal y' 1 (nD) of the second section inputted from the second adaptive filter 32 / 2)] and a first auxiliary adder (51) for outputting the combined estimated signal (y (nD / 2)) for each section, DLMS digital circuit for removing the interference signal of the repeater.
KR1020080104764A 2008-10-24 2008-10-24 DLMS digital circuit for repeater KR100997768B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080104764A KR100997768B1 (en) 2008-10-24 2008-10-24 DLMS digital circuit for repeater

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080104764A KR100997768B1 (en) 2008-10-24 2008-10-24 DLMS digital circuit for repeater

Publications (2)

Publication Number Publication Date
KR20100045697A KR20100045697A (en) 2010-05-04
KR100997768B1 true KR100997768B1 (en) 2010-12-01

Family

ID=42273309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080104764A KR100997768B1 (en) 2008-10-24 2008-10-24 DLMS digital circuit for repeater

Country Status (1)

Country Link
KR (1) KR100997768B1 (en)

Also Published As

Publication number Publication date
KR20100045697A (en) 2010-05-04

Similar Documents

Publication Publication Date Title
US7907690B2 (en) Interference cancellation system and method using impulse response
US9490963B2 (en) Signal cancellation using feedforward and feedback paths
US20140169236A1 (en) Feed forward signal cancellation
US9374170B2 (en) Optical receiving device
US8674736B2 (en) Clock synchronization circuit
US8867650B2 (en) Apparatus and method for cross clock domain interference cancellation
US20180249472A1 (en) Co-channel interference cancellation method and apparatus
KR100997768B1 (en) DLMS digital circuit for repeater
KR102116693B1 (en) Technology for removing interference and non-linearitu for signle satellite channel transmission based on dvb-s2 and dvb-rcs2
US9654114B2 (en) Transmission circuit, integrated circuit, and parallel-to-serial conversion method
US6587504B1 (en) Adaptive equalizer and designing method thereof
EP2249497B1 (en) Reception device, integrated circuit, and reception method
US8804769B2 (en) Signal multiplexing method, signal demultiplexing method, digital signal reference frequency correction method, multiplexing device, demultiplexing device, radio communication system, and digital signal reference frequency correction device
US8204152B2 (en) Digitally synchronized receiving device and associated signal processing method
KR101231739B1 (en) Apparatus and method for removing an interference signal using selective frequency phase converter
US10181892B2 (en) Interference cancellation repeater
JP2008079117A (en) Reception apparatus, and sampling clock control method of repeater
JP2013143632A (en) Array antenna
US8311170B2 (en) Data transfer system
JP5036658B2 (en) Optical communication band division receiving apparatus and optical communication band division receiving method
JP6195183B2 (en) Signal separation device and signal separation method
WO2005104400A1 (en) Diversity receiver and diversity reception method
JP2019165392A (en) Delay adjustment device
US20050050127A1 (en) LMS adaptive filter
KR100979853B1 (en) Intelligent repeater having function of cancelling interference signal and selecting pilot signal

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131111

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141113

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151113

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161115

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171103

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee