KR100985462B1 - ＳＯＮＥＴ 통신 시스템용 ８∼１０．９ＧＨｚ 대역 ＬＣＶＣＯ - Google Patents

ＳＯＮＥＴ 통신 시스템용 ８∼１０．９ＧＨｚ 대역 ＬＣＶＣＯ Download PDF

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Abstract

본 발명은, 본 발명은 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO에 관한 것으로, 좀 더 상세하게는, 기존의 상보 cross-coupled LC VCO 방식에 전력소모와 위상 잡음 및 튜닝범위와의 trade-off 관계를 개선하기 위해 NMOS cross-coupled와 PMOS active load 기술을 적용하여 SONET 통신시스템의 CDR 응용에 가능하면서 기존의 방식보다 넓은 tuning 범위와 낮은 위상잡음을 갖는 새로운 구조의 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO을 제공한다.
LC VCO, SONET 통신

Description

ＳＯＮＥＴ 통신 시스템용 ８∼１０．９ＧＨｚ 대역 ＬＣ ＶＣＯ{8 to 10.9 GHz Band LC VCO for SONET Communication}
본 발명은 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO에 관한 것으로, 좀 더 상세하게는, 기존의 상보 cross-coupled LC VCO 방식에 전력소모와 위상 잡음 및 튜닝범위와의 trade-off 관계를 개선하기 위해 NMOS cross-coupled와 PMOS active load 기술을 적용하여 SONET 통신시스템의 CDR 응용에 가능하면서 기존의 방식보다 넓은 tuning 범위와 낮은 위상잡음을 갖는 새로운 구조의 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO에 관한 것이다.
인터넷 방송 등 광 대역 멀티미디어 서비스의 증가로 인터넷 트래픽이 폭발적인 증가 추세인 것에 반해 네트워크 기반 시설 확충이 이루어지지 못함으로써 네트워크 곳곳에서의 병목현상이 두드러지고 있다. 이런 현상을 해결하기 위해 최근 10 GHz band의 광통신 시스템(SONET）기술 및 시장이 빠르게 성장하고 있고, 인터넷을 이용한 cable HD-TV, instant HD video on demand, HD video telephony 등의 broadband 응용 분야의 출현, 초고속 온라인 게임 및 대용량의 멀티미디어 파일의 다운로드 등 초고속 광통신의 활용이 증가하고 있는 추세이다.
기술적인 추세에 있어서는, 채널당 10Gb/s에서의 시스템들은 각각 유럽의 synchronous 데이터 계층 또는 synchronous optical network를 사용하는 OC-192 또는 STM-64 둘 중 하나의 형태로 현재 진행되고 있다.
공정 기술 면에서는 지금까지는 GaAs나 SiGe 기술을 이용한 광통신 시스템 제품이 주류를 이루어 왔지만, 미세공정 기술의 발달로 회로선폭이 감소하여 소자의 cut-off frequency가 0.18㎛ 공정을 이용한 MOSFET의 경우 70GHz에 이를 정도로 active device의 고주파 특성이 향상되고 있어, 고집적도, 제조비용의 절감 및 저 전력 구현을 위해 CMOS VCO의 설계 및 제작에 관한 연구가 증가하는 추세이다.
먼저, 도 1은 일반적인 광통신 수신단의 구조를 나타낸 블록도이다. 도 1을 참조하여 설명하면, 여기서 CDR(Clock and Data Recovery)은 TIA와 LA을 거치면서 잡음이 섞인 수신 신호로부터 데이터를 복원하고 클럭을 만들어내는 역할을 한다. VCO는 CDR에 필요한 클럭을 생성할 뿐만 아니라 CDR 전체 회로의 jitter를 만들어내기 때문에 VCO 설계 결과에 따라 CDR 성능이 영향을 받는다. 일반적인 LC VCO 구조는 전력 소모를 줄이면 위상잡음 특성이 나빠지고, 위상잡음 특성을 개선하기 위해서는 전력소모를 증가시켜야 하는 등, 전력소모와 위상 잡음은 trade-off 관계에 있으며 튜닝범위와도 trade-off 관계가 있다. 광통신 시스템에 적용할 경우에는 저 전력소모 특성 및 위상 잡음 특성의 개선이 필요하다. 또한 발진주파수와 튜닝범위 특성은 반비례 관계에 있으므로 튜닝범위의 확장은 10GHz 이상의 광통신 시스템에 있어 매우 중요한 요소이다.
도 2는, 일반적인 Cross-coupled LC VCO 구조를 나타낸 회로도로서, 일반적 인 완전한 차동의 negative-gm을 갖는 cross-coupled CMOS LC VCO 구조를 나타내었다. 도 2를 참조하여 설명하면, 도 2에 도시된 구조는 PMOS core와 NMOS core가 대칭구조로 되어 부성 저항성분이 2배가 되어 LC tank 회로에서 발생하는 손실을 현저히 줄일 수 있고, varactor의 전압을 조절하여 주파수를 변화시킨다.
또한, 발진주파수는 공진부의 인덕턴스와 발진 노드에서 바라본 커패시턴스로 결정된다. 이때 발진 노드에서 바라본 커패시턴스는 바랙터의 커패시턴스와 인덕터의 기생 커패시턴스, PMOS core와 NMOS core의 기생 커패시턴스 쪽으로 바라 봤을 때의 커패시턴스로 구분할 수 있다.
이를 모두 더하면 발진기의 발진 주파수는 다음의 수학식 1과 같다.
수학식 1
Figure 112008015318741-pat00001
이와 같이 CMOS 기술을 이용한 LC VCO에서 CMOS의 게이트 길이가 줄어서 발생하는 공급 전압의 감소는 넓은 주파수 튜닝 범위를 갖지 못한다. 또한 LC VCO의 주파수 튜닝 범위에서 출력 전압 크기의 변화는 LC VCO의 위상 잡음을 발생시킨다.
이러한 위상잡음 특성을 향상시키기 위해 인덕턴스 값을 너무 높이면 공진부의 varactor 값이 감소되어 튜닝범위가 좁아지게 되며, MOS 트랜지스터의 W값을 너무 줄이면, LC-tank의 손실 성분을 보상할 수 없어 발진 조건에서 벗어나게 된다. 이러한 결과에 의해 위상 잡음과 튜닝 범위와의 trade-off 관계가 되는 것을 알 수 있다.
본 발명은, 상기와 같은 종래 기술상에 존재하였던 trade off 관계인 튜닝 범위와 위상 잡음의 문제점, 또한 trade off 관계인 위상 잡음과 전력 소모간의 문제점을 해결하기 위하여 창안된 것으로서, 기존의 상보 cross-coupled LC VCO 방식에 전력소모와 위상 잡음 및 튜닝범위와의 trade-off 관계를 개선하기 위해 NMOS cross-coupled와 PMOS active load 기술을 적용하여 SONET 통신시스템의 CDR 응용에 가능하면서 기존의 방식보다 넓은 tuning 범위와 낮은 위상잡음을 갖는 새로운 구조의 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO의 설계 기법을 제안하는 것을 본 발명의 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, LC VCO 전체 회로에 전류를 공급하는 제 1 전류원과; 상기 제 1 전류원과 LC VCO 전체 회로와의 사이에 존재하는 제 1 노드와; 상기 제 1 노드와 그라운드 사이에 접속되어 있는 LC VCO 전체 회로를 포함하고, 상기 LC VCO 전체 회로는, 상기 제 1 노드에 각각 그 드레인이 접속되어 있으며, 각각 제 2 노드와 제 3 노드에 그 소스가 접속되어 있는 제 3 MOSFET과 제 4 MOSFET과, 각각 제 2 노드와 제 3 노드에 그 소스가 접속되어 있고, 그 각각의 드레인이 제 2 전류원에 접속되어 있는 제 1 MOSFET과 제 2 MOSFET과, 제 2 노드와 제 3 노드 사이에 접속되어 있는 제 1 인덕터와, 제 2 노드와 제 3 노드 사이에 접속되어 있는 버랙터와, 상기 제 3 MOSFET과 상기 제 4 MOSFET의 각각의 소스와 게이트와 연결되어 있는 NMOS 크로스 커플드(cross-coupled) 회로와, 상기 NMOS 크로스 커플드 회로와 연결된 PMOS 액티브 로드(active load) 회로를 포함하고, 상기 제 1 MOSFET의 게이트는 제 3 노드에 연결되어 있고, 상기 제 2 MOSFET의 게이트는 제 2 노드에 연결되어 있고, 상기 제 2 전류원은 일측이 그라운드로 접지되고, 상기 PMOS 액티브 로드 회로는, 제 2 전압원과 각각의 드레인이 접속된 제 5 MOSFET과 제 6 MOSFET으로 이루어지며, 상기 제 5 MOSFET과 상기 제 6 MOSFET은 각각 자신의 게이트와 소스가 서로 연결되어 있으며, 상기 NMOS 크로스 커플드 회로는, 상기 제 5 MOSFET과 상기 제 6 MOSFET의 소스에 각각 소스가 접속된 제 7 MOSFET과 상기 제 8 MOSFET으로 이루어지며, 상기 제 7 MOSFET의 게이트는 상기 제 4 MOSFET의 게이트와 상기 제 2 노드와 연결되며, 상기 제 8 MOSFET의 게이트는 상기 제 3 MOSFET의 게이트와 상기 제 3 노드와 연결되고, 상기 제 7 MOSFET과 상기 제 8 MOSFET의 드레인은 각각 그라운드로 접지되고, 상기 PMOS 액티브 로드 회로과 상기 NMOS 크로스 커플드 회로는, 위상 잡음을 저감하기 위하여, 서로 대칭적으로 구현되고, 해당 트랜지스터의 Gm이 동일하고, 상기 제 1 전류원은, 제 1 전압원과, 상기 제 1 전압원과 각각의 드레인이 연결된 제 1 TAIL MOSFET(Mtail1)과 제 2 TAIL MOSFET(Mtail2)와, 상기 제 1 TAIL MOSFET과 상기 제 2 TAIL MOSFET의 게이트 사이의 저항과, 상기 제 1 TAIL MOSFET의 소스와 그라운드 사이의 바이어스 전류원과, 상기 제 1 전압원과 상기 제 1 노드 사이에 플리커 노이즈를 제거하기 위한 커패시터를 포함하며, 상기 제 2 TAIL MOSFET의 소스는 상기 제 1 노드에서 상기 LC VCO 전체 회로와 접속되고, 상기 제 1 MOSFET, 상기 제 2 MOSFET, 상기 제 7 MOSFET 및 상기 제 8 MOSFET는 NMOS이고, 상기 제 3 MOSFET, 상기 제 4 MOSFET, 상기 제 5 MOSFET 및 상기 제 6 MOSFET, 상기 제 1 TAIL MOSFET 및 상기 제 2 TAIL MOSFET은 PMOS이고, 상기 LC VCO 전체 회로는, 상기 제 1 노드와 그라운드 사이에 직렬로 연결된 제 2 인턱터와 제 9 MOSFET를 이루어진 제 1 버퍼회로((+) 출력측 노드는 제 2 인덕터와 제 9 MOSFET 사이에 위치함) 및 상기 제 1 노드와 그라운드 사이에 직렬로 연결된 제 3 인덕터와 제 10 MOSFET로 이루어진 제 2 버퍼회로((-) 출력측 노드는 제 3 인덕터와 제 10 MOSFET 사이에 위치함)를 더 포함하고, 상기 제 9 MOSFET과 상기 제 10 MOSFET의 게이트는 각각 상기 제 2 노드와 제 3 노드에 접속되고, 상기 제 9 MOSFET과 상기 제 10 MOSFET은 NMOS인 것을 특징으로 하는 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO를 제공한다.
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또한, 상기 제 1 인덕터는 spiral 인덕터이고, 상기 버랙터는 축적모드 버랙터이며, PMOS 트랜지스터의 소스와 드레인 전극의 p+를 n+로 대체하여 구성한 것으로, n+ diffusion에 벌크를 연결하고 이에 제어 전압을 인가한다.
또한, 제 1 전압원과 제 2 전압원은 각각 3.3V와 1V인 것이 바람직하다.
본 발명의 일 실시예에 따른 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO에 따르면, 0.35㎛ CMOS 공정을 이용하여 기존의 종래 cross-coupled LC VCO 방식에서 NMOS cross-coupled와 PMOS active load 기술을 적용하여 넓은 tuning 범위와 낮은 위상잡음을 갖는 새로운 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO를 제공한다.
본 발명의 일 실시예에 따른 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO는, 8GHz ~ 10.9GHz까지 29%의 튜닝 범위를 가지며, 위상잡음 특성은 Spectre-RF를 이용하여 시뮬레이션 한 것으로, 10GHz 의 주파수로 발진할 때 1MHz와 10MHz 각각의 오프셋 주파수에서 -117dBc/Hz와 -137dBc/Hz의 위상잡음 특성을 가진다. 기존의 종래 다른 LC VCO와 비교하기 위하여 널리 사용되어지는 FOM은 10GHz 대역에서 -189dBc/Hz @1MHz이다.
따라서, 이와 같은 본 발명의 기술 내용은, 10Gb/s급의 클럭과 데이터 복원회로 그리고 SONET 통신응용에 매우 유용하다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되 어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
먼저, 도 3을 참조하여 설명하기로 한다. 도 3은, 본 발명의 일 실시예에 따른 넓은 tuning 범위와 낮은 위상잡음을 갖는 본 발명의 일 실시예에 따른 LC VCO의 회로도이다.
본 발명에서 제안하는 LC VCO 구조는 기존의 종래 cross-coupled LC VCO방식에 NMOS cross-coupled (제 7 MOSFET 및 제 8 MOSFET(M7,M8))과 PMOS active load (제 5 MOSFET 및 제 6 MOSFET(M5,M6)) 기술을 적용하여 넓은 tuning 범위와 낮은 위상잡음을 갖도록 설계 하였다. 도 3에서와 같이 PMOS TR와 NMOS TR을 대칭적으로 구현하면 Gm이 같게 되어 위상 잡음을 줄일 수 있으며, varactor의 전압을 조절하여 주파수를 변화시킬 수 있다. 이와 같이 위상 잡음을 줄이기 위하여 VCO 출력의 진폭이 포화가 되는 동작점을 맞춰 출력을 대칭적으로 유지하여 위상잡음 개선 특성을 보이도록 만든다. 도 1에서 알 수 있는 바와 같이, 종래 기술과는 달리, 본 발명의 LC VCO는 각각 다른 제 1 전압원 및 제 2 전압원(VDD1과 VDD2)로 구성된다.
제 1 전압원(VDD1)은 LC VCO 전체 각 루프의 전원공급을 위함이고, 제 2 전압원(VDD2)은 위상 잡음 최적화를 위해 내부 루프에 존재한다. 제 2 전압원(VDD2)은 1V로 인가하고, 외부의 제 1 전압원(VDD1)은 3.3V로 정한다. 또한 출력 버 퍼(Buffer 1, Buffer 2)는 LC VCO의 출력단에 연결되어 게이트 로딩 효과에 의해 발진 주파수를 가변시켜 원하는 특성을 얻을 수 있기 때문에, 가능한 작은 사이즈에 unit gain 이상을 가져야 하므로 PMOS보다 전달 컨덕턴스가 큰 NMOS (제 9 MOSFET, 제10 MOSFET(M9,M10))를 사용하였고, 점선으로 표시된 인덕터(제 2 인덕터 및 제 3 인덕터(I1,I2))는 임피던스 매칭을 위해 칩 외부로 설계하였다.
도 3과 같은 구조는 LC tank의 손실성분을 보상하기 위해 NMOS래치(제 1 MOSFET과 제 2 MOSFET(M1,M2))와 PMOS래치(제 3 MOSFET과 제 4 MOSFET(M3,M4))를 연결하여 전류를 재사용하도록 구성하여 전력 소모 대비 위상 잡음 특성이 개선되도록 하였다. 또한 제안하는 구조는 다른 구조에 비해 같은 전력 소모에서 발진 스윙 전압 크기가 크고, 전원 노이즈 및 기판 노이즈의 영향이 적고, 발진 파형의 상승시간과 하강시간의 대칭성이 뛰어나 tail 전류원으로 사용하는 트랜지스터의 플리커 노이즈의 영향 또한 적은 구조로 널리 사용되는 방식을 기반으로 하였다.
제 1 TAIL MOSFET과 제 2 TAIL MOSFET(Mtail1과 Mtail2)의 전류원으로 PMOS를 사용한 것은 PMOS가 NMOS보다 플리커 노이즈가 적기 때문이며, 캐패시터 Ctail은 tail 전류 원으로 사용하는 PMOS 트랜지스터의 고주파 성분이 발진 노드에 영향을 미치는 것을 억제하기 위해 삽입하였다.
본 발명의 LC VCO의 제 1 인덕터는 spiral 인덕터를 사용하였고, 버랙터는 축적모드 varactor로서 PMOS 트랜지스터의 소스와 드레인 전극의 p+를 n+로 대체하여 만든다. 또한 n+ diffusion에 벌크를 연결하고 이에 제어 전압을 인가하면 게이 트 밑에 공핍층이 생성되는데 이때 제어 전압을 변화시켜 커패시턴스를 변화시킨다.
MOS 버랙터는 선형 특성이 우수하고, 튜닝 범위가 넓어 많이 사용하는 구조이다. 본 발명에서는 축적 모드 바렉터의 RF 모델을 제공하지 않기 때문에 Spectre RF 툴을 이용하여 PMOS의 L/W비를 변화시키면서 시뮬레이션 하였다. 그 결과를 도 4에 나타내었다. 축적 모드 varactor에서 게이트 길이를 짧게 하면 직렬 저항이 감소하므로 Q값이 높아져 위상 잡음 특성을 개선할 수 있는데 반해 튜닝범위가 좁아지기 때문에 사이즈를 정하는데 있어 튜닝 범위와 위상잡음에 영향을 미치는 Q값 사이의 trade-off의 관계를 고려하여 게이트의 길이를 결정하였다.
(시뮬레이션과 그 결과)
본 발명에서 제안하는 새로운 LC VCO는 Cadence사(社)의 Spectre-RF 툴을 이용하여 3.3V 공급전압, 외부전압 1V와 0.35㎛ CMOS 공정으로 설계하였다. 도 5는 중심주파수 10.2GHz의 주파수 스펙트럼 시뮬레이션을 나타낸 도면이고, 도 6은 넓은 tuning 범위와 낮은 위상잡음을 갖는 본 발명에 따른 LC VCO 구조의 튜닝 범위를 나타낸 도면이다. 일반적으로 RF 시스템에서 요구하는 튜닝 범위에 대한 정의는 수학식 2와 같다.
수학식 2
Figure 112008015318741-pat00002
수학식 2에서 fcenter는 발진 중심 주파수는 10GHz이다. LC VCO의 튜닝 범위는 버랙터 커패시터를 칩 위에 만들 경우 커패시턴스의 공정 오차와 인덕터 및 MOS 트랜지스터의 기생 커패시턴스 값을 감안하여 넓은 튜닝 범위의 LC VCO를 설계하였다. 도 6에서와 같이 본 발명의 일 실시예에 따른 LC VCO는 8GHz ~ 10.9GHz까지 29%의 튜닝 범위를 가진다. 도 7은 본 발명의 일 실시예에 따른 LC VCO를 설계하여 위상잡음 특성을 Cadence사의 Spectre-RF를 이용하여 시뮬레이션한 것으로, 10GHz 의 주파수로 발진할 때 1MHz와 10MHz 각각의 오프셋 주파수에서 -117dBc/Hz와 -137dBc/Hz의 위상잡음 특성을 갖는다. 위상잡음을 수식적으로 나타내면 수학식 3과 같다. 여기서, qmax 는 최대 신호 진폭을 나타내고, △ω는 캐리어 신호로부터의 offset 주파수를 나타낸다.
수학식 3
Figure 112008015318741-pat00003
본 발명의 일 실시예에 따른 LC VCO에 일정한 voltage를 입력 시 일정한 클럭이 출력이 되는데, 도 8은 이상적인 클럭을 입력했을 때 약 3.3V를 입력을 하면 10.2GHz가 출력이 된다. 그것을 확인한 다음 VCO 입력 단에 전압 원을 달아서 0V부터 VDD인 3.3V를 입력 및 변화시키면서 그때마다 나온 주기를 측정하여 그래프를 그리면 VCO Gain 곡선이 나온다. Coner Simulation시 최악의 사태를 확인하기 위하여 Supply Voltage도 함께 변화시키면서 동작을 시켰기 때문에 VCO Gain의 특성 곡 선이 Fast Type, Typical Type, Slow Type 때마다 다르다. 도 9는 본 발명의 일 실시예에 따른 LC VCO의 layout을 나타낸 그림이다. Layout core size는 270㎛×340㎛이다. 고주파 VCO의 기본적인 레이아웃 고려사항은 최우선적으로 VCO 구조의 차동 특성을 완전 대칭형으로 구성하도록 레이아웃 하는 것이 중요하다.
본 발명의 일 실시예에 따른 LC VCO는 다른 LC VCO와 비교하기 위하여 널리 사용되어지는 figure of merit (FOM)은 수학식 4로 정의된다.
수학식 4
Figure 112008015318741-pat00004
L{△f}는 캐리어로 부터 오프셋에서의 위상 잡음이고 P는 LC VCO 코어의 전력 소모이다. 3.3 V 공급 전압을 사용한 이 설계의 FOM은 10 GHz 대역에서 -189 dBc/Hz @ 1 MHz이다. 표 1은 본 발명의 일 실시예에 따른 LC VCO의 위상잡음과 튜닝범위 특성을 비교한 결과이고, 표 2는 본 발명의 일 실시예에 따른 LC VCO와 종래 기술 1, 2, 3과 결과를 비교한 표이다. 참고로, 종래 기술1은 Tae-young Choi; Hanil Lee; Katehi, L.P.B.; Mohammadi, S,"A low phase noise 10 GHz VCO in 0.18 um CMOS process" Wireless Technology, 2005. The European Conference on, 273-276,2005에 기고된 논문에 개시된 기술이며, 종래 기술 2는, T. P. Liu, “A 1.5 V 10-12.5 GHz Integrated CMOS Oscillators,”IEEE Symposium on VLSI Circuits, pp. 55-56, 1999.에 기고된 논문에 개시된 기술이며, 종래 기술 3은, R. Murji and J. M. Deen, “A Low-Power, 10 GHz Back-Gated Tuned Voltage Controlled Oscillator with Automatic Amplitude and Temperature Compensation,” ISCAS 2004, Vancouver, BC, Canada, 4 pages,(23-26May,2004)에 기고된 논문에 개시된 기술이다.
표 1. VCO의 위상잡음과 튜닝범위 특성 비교
Technology 0.35㎛ CMOS
Supply Voltage 3.3V
Tuning Range 29% (8GHz ~ 10.9GHz)
KVCO < 2.06 GHz/V
Power Consumption 6.48mW
Phase Noise -117dBc/Hz@1M offset, -137dBc/Hz@10M offset
FOM(figure of merit) -189dBc/Hz@1M offset, -194dBc/Hz@10M offset
Chip Size 270 ㎛ x 340 ㎛
표 2. VCO의 결과 비교
본 발명 종래 기술 1 종래 기술 2 종래 기술 3
튜닝범위(GHz) 29 %
8.0~10.9		 20.1 % 10.2~12.5 20.5 %
10~12.5		 5 %
9.5~10
위상잡음(1MHz) -117 dBc/Hz -125 dBc/Hz -106 dBc/Hz -102 dBc/Hz
FOM(dBc/Hz) -189 -188 -151 -161
파워소비 6.48mW 50mW 45mW 3.7mW
본 발명에서는 0.35㎛ CMOS 공정을 이용하여 기존의 cross-coupled LC VCO 방식에서 NMOS cross- coupled와 active load 기술을 적용하여 넓은 tuning 범위와 낮은 위상잡음을 갖는 새로운 LC VCO를 설계 구조를 제안하고 설계하였다.
본 발명에서 제안하는 LC VCO는 8GHz ~ 10.9GHz까지 29 %의 튜닝 범위를 가지며 위상잡음 특성은 Spectre-RF를 이용하여 시뮬레이션 한 것으로, 10GHz 의 주파수로 발진할 때 1MHz와 10MHz 각각의 오프셋 주파수에서 -117dBc/Hz와 -137dBc/Hz의 위상잡음 특성을 가진다. 기존의 다른 LC VCO와 비교하기 위하여 널리 사용되어지는 FOM은 10GHz 대역에서 -189dBc/Hz @1MHz이다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허청구범위의 균등 범위 내에서 다양한 수정, 변경 및 변형이 가능함은 물론이다.
도 1은 일반적인 광통신 수신단의 구조를 나타낸 블록도이다.
도 2는, 일반적인 Cross-coupled LC VCO 구조를 나타낸 회로도이다.
도 3은, 본 발명의 일 실시예에 따른 넓은 tuning 범위와 낮은 위상잡을 갖는 본 발명에서 제안하는 LC VCO의 회로도이다.
도 4는, 축적모드 버랙터의 튜닝 범위를 나타낸 도면이다.
도 5는 중심주파수 10.2GHz의 주파수 스펙트럼 시뮬레이션을 나타낸 도면이다.
도 6은 넓은 tuning 범위와 낮은 위상잡음을 갖는 본 발명에 따른 LC VCO 구조의 튜닝 범위를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 LC VCO의 위상잡음을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 LC VCO의 Coner Simulation의 결과를 나타낸 도면이다.
도 9는, 본 발명의 일 실시예에 따른 LC VCO의 layout을 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
node 1 제 1 노드
M1 제 1 MOSFET
M2 제 2 MOSFET
M3 제 3 MOSFET
M4 제 4 MOSFET
M5 제 5 MOSFET
M6 제 6 MOSFET
M7 제 7 MOSFET
M8 제 8 MOSFET
M9 제 9 MOSFET
M10 제 10 MOSFET
Mtail1 제 1 TAIL MOSFET
Mtail2 제 2 TAIL MOSFET
VDD1 제 1 전압원
VDD2 제 2 전압원
Inductor 제 1 인덕터
I1, I2 제 2 인덕터, 제 3 인덕터
Buffer 1 제 1 출력 버퍼회로
Buffer 2 제 2 출력 버퍼회로
Vctrl 버랙터의 제어 전압
Vout+ (+) 출력측 노드
Vout- (-) 출력측 노드
M1', M2' 종래 기술상의 NMOS CORE
M3', M4' 종래 기술상의 PMOS CORE

Claims (8)

  1. LC VCO 전체 회로에 전류를 공급하는 제 1 전류원과;
    상기 제 1 전류원과 LC VCO 전체 회로와의 사이에 존재하는 제 1 노드와;
    상기 제 1 노드와 그라운드 사이에 접속되어 있는 LC VCO 전체 회로를 포함하고,
    상기 LC VCO 전체 회로는,
    상기 제 1 노드에 각각 그 드레인이 접속되어 있으며, 각각 제 2 노드와 제 3 노드에 그 소스가 접속되어 있는 제 3 MOSFET과 제 4 MOSFET과,
    각각 제 2 노드와 제 3 노드에 그 소스가 접속되어 있고, 그 각각의 드레인이 제 2 전류원에 접속되어 있는 제 1 MOSFET과 제 2 MOSFET과,
    제 2 노드와 제 3 노드 사이에 접속되어 있는 제 1 인덕터와,
    제 2 노드와 제 3 노드 사이에 접속되어 있는 버랙터와,
    상기 제 3 MOSFET과 상기 제 4 MOSFET의 각각의 소스와 게이트와 연결되어 있는 NMOS 크로스 커플드(cross-coupled) 회로와,
    상기 NMOS 크로스 커플드 회로와 연결된 PMOS 액티브 로드(active load) 회로를 포함하고,
    상기 제 1 MOSFET의 게이트는 제 3 노드에 연결되어 있고, 상기 제 2 MOSFET의 게이트는 제 2 노드에 연결되어 있고, 상기 제 2 전류원은 일측이 그라운드로 접지되고,
    상기 PMOS 액티브 로드 회로는, 제 2 전압원과 각각의 드레인이 접속된 제 5 MOSFET과 제 6 MOSFET으로 이루어지며, 상기 제 5 MOSFET과 상기 제 6 MOSFET은 각각 자신의 게이트와 소스가 서로 연결되어 있으며,
    상기 NMOS 크로스 커플드 회로는, 상기 제 5 MOSFET과 상기 제 6 MOSFET의 소스에 각각 소스가 접속된 제 7 MOSFET과 상기 제 8 MOSFET으로 이루어지며, 상기 제 7 MOSFET의 게이트는 상기 제 4 MOSFET의 게이트와 상기 제 2 노드와 연결되며, 상기 제 8 MOSFET의 게이트는 상기 제 3 MOSFET의 게이트와 상기 제 3 노드와 연결되고, 상기 제 7 MOSFET과 상기 제 8 MOSFET의 드레인은 각각 그라운드로 접지되고,
    상기 PMOS 액티브 로드 회로과 상기 NMOS 크로스 커플드 회로는, 위상 잡음을 저감하기 위하여, 서로 대칭적으로 구현되고, 해당 트랜지스터의 Gm이 동일하고,
    상기 제 1 전류원은, 제 1 전압원과, 상기 제 1 전압원과 각각의 드레인이 연결된 제 1 TAIL MOSFET(Mtail1)과 제 2 TAIL MOSFET(Mtail2)와, 상기 제 1 TAIL MOSFET과 상기 제 2 TAIL MOSFET의 게이트 사이의 저항과, 상기 제 1 TAIL MOSFET의 소스와 그라운드 사이의 바이어스 전류원과, 상기 제 1 전압원과 상기 제 1 노드 사이에 플리커 노이즈를 제거하기 위한 커패시터를 포함하며, 상기 제 2 TAIL MOSFET의 소스는 상기 제 1 노드에서 상기 LC VCO 전체 회로와 접속되고,
    상기 제 1 MOSFET, 상기 제 2 MOSFET, 상기 제 7 MOSFET 및 상기 제 8 MOSFET는 NMOS이고, 상기 제 3 MOSFET, 상기 제 4 MOSFET, 상기 제 5 MOSFET 및 상기 제 6 MOSFET, 상기 제 1 TAIL MOSFET 및 상기 제 2 TAIL MOSFET은 PMOS이고,
    상기 LC VCO 전체 회로는, 상기 제 1 노드와 그라운드 사이에 직렬로 연결된 제 2 인턱터와 제 9 MOSFET를 이루어진 제 1 버퍼회로((+) 출력측 노드는 제 2 인덕터와 제 9 MOSFET 사이에 위치함) 및 상기 제 1 노드와 그라운드 사이에 직렬로 연결된 제 3 인덕터와 제 10 MOSFET로 이루어진 제 2 버퍼회로((-) 출력측 노드는 제 3 인덕터와 제 10 MOSFET 사이에 위치함)를 더 포함하고,
    상기 제 9 MOSFET과 상기 제 10 MOSFET의 게이트는 각각 상기 제 2 노드와 제 3 노드에 접속되고, 상기 제 9 MOSFET과 상기 제 10 MOSFET은 NMOS인 것을 특징으로 하는 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 인덕터는 spiral 인덕터이고, 상기 버랙터는 축적모드 버랙터이며, PMOS 트랜지스터의 소스와 드레인 전극의 p+를 n+로 대체하여 구성한 것으로, n+ diffusion에 벌크를 연결하고 이에 제어 전압을 인가하는 것을 특징으로 하는 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO.
  8. 제 7 항에 있어서,
    제 1 전압원과 제 2 전압원은 각각 3.3V와 1V인 것을 특징으로 하는 SONET 통신 시스템용 8 ~ 10.9GHz 대역 LC VCO.
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