KR100980684B1 - D-flipflop - Google Patents

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Abstract

D-플립플럽이 게시된다. 본 발명의 D-플럽플럽은 상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 D-플립플럽에 관한 것이다. 본 발명의 D-플립플럽은 풀다운 트랜지스터의 게이트 단자를 상기 클락 신호에 커플링시키는 캐패시터, 상기 풀다운 트랜지스터의 게이트 단자와 소정의 바이어스 전압를 수신하는 바이어스단 사이에 형성되는 교류 차단 소자를 가지는 플립플럽부와, 바이어스전압을 풀다운 트랜지스터의 문턱전압으로 바이어스 시키기 위한 바이어스 트랜지스터를 가지는 바이어스대응부를 구비한다. 본 발명의 D-플립플럽에 의하면, 적층되는 트랜지스터의 수가 감소되고, 바이어스대응부에서 풀다운 트랜지스터의 게이트 단자에 인가되는 바이어스 전압을 공정 조건에 관계없이 풀다운 트랜지스터의 문턱 전압 부근으로 유지한다. 그러므로, 본 발명의 D-플립플럽은 결과적으로 안정된 동작특성을 가지게 된다.
D-Flip flop is posted. D-flop flop of the present invention relates to a D-flop flop in one aspect of the present invention for achieving the above technical problem. The flip-flop portion of the present invention includes a capacitor for coupling a gate terminal of a pull-down transistor to the clock signal, and an AC blocking element formed between the gate terminal of the pull-down transistor and a bias terminal for receiving a predetermined bias voltage. And a bias counter having a bias transistor for biasing the bias voltage to the threshold voltage of the pull-down transistor. According to the D-flip flop of the present invention, the number of stacked transistors is reduced, and the bias voltage applied to the gate terminal of the pull-down transistor in the bias counterpart is maintained near the threshold voltage of the pull-down transistor regardless of the process conditions. Therefore, the D-flip flop of the present invention has stable operating characteristics as a result.

Description

디 플립플럽{D-FLIPFLOP} The flip flop {D-FLIPFLOP}             

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 기존의 D-플립플럽을 나타내는 회로도이다.1 is a circuit diagram showing a conventional D-flip flop.

도 2는 본 발명의 일실시예에 따른 D-플립플럽을 개념적으로 설명하기 위한 블락도이다.2 is a block diagram for conceptually explaining a D-flip flop according to an embodiment of the present invention.

도 3은 도 2의 플립플럽부를 구체적으로 나타내는 회로도이다.FIG. 3 is a circuit diagram illustrating the flip-flop unit of FIG. 2 in detail.

도 4는 도 2의 바이어스대응부를 설명하기 위한 도면이다.
FIG. 4 is a diagram for explaining the bias counterpart of FIG. 2.

본 발명은 플립플럽에 관한 것으로서, 특히 주파수 합성기 등에 탑재되는 D-플립플럽에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flip flops, and more particularly to a D-flip flop mounted on a frequency synthesizer or the like.

일반적으로, 무선 송수신단에서 변복조를 위하여 필요한 주파수 합성기가 사용된다. 그리고, 주파수 합성기의 구현을 위해서는 여러 종류의 회로들이 탑재되는 데, 이와 같은 회로들 중의 하나가 D-플립플럽이다.In general, a frequency synthesizer necessary for modulation and demodulation at a wireless transceiver is used. In order to implement the frequency synthesizer, various types of circuits are mounted. One of such circuits is a D-flip flop.

도 1은 기존의 D-플립플럽을 나타내는 회로도로서, 차동 방식을 적용한 구조이다. 이와 같이 차동 방식을 적용하는 D-플립플럽은 서로 반대되는 위상을 가진 클락이 함께 동작하므로, 노이즈에 강하며 동작 속도가 빠르다는 장점이 있다.1 is a circuit diagram illustrating a conventional D-flip flop, and has a structure using a differential method. In this way, the D-flip flop using the differential method has the advantages that the clocks having opposite phases work together, which is resistant to noise and speeds up operation.

그러나, 도 1의 기존의 D-플립플럽의 경우에서, 적층되는 트랜지스터의 수가 매우 높다(예를 들면, 트랜지스터 111, 113, 117, 125로서 저층되는 트랜지스터의 수는 4이다). 그러므로, 현재의 추세와 같이 전원전압(VDD)가 낮아지는 경우에, 아날로그 동작의 관점에서 그 동작이 불안정하게 되는 문제점이 발생한다. 또한, 종래의 D_플립플럽에서는, 소스 트랜지스터(111)의 게이트 단자에 인가되는 바이어스 전압(VBIAS)이 특정값으로 고정된다. 그러므로, 공정의 조건의 변화 등으로 인하여, 소스 트랜지스터(111)의 문턱 전압이 변하게 되는 경우, D-플립플럽 전체의 동작이 불안정하게 되는 문제점을 지닌다.
However, in the case of the conventional D-flip flop of Fig. 1, the number of stacked transistors is very high (for example, the number of transistors stacked as transistors 111, 113, 117, and 125 is four). Therefore, when the power supply voltage VDD is lowered as in the current trend, there arises a problem that the operation becomes unstable in terms of analog operation. In the conventional D flip-flop, the bias voltage VBIAS applied to the gate terminal of the source transistor 111 is fixed to a specific value. Therefore, when the threshold voltage of the source transistor 111 is changed due to a change in the condition of the process, the operation of the entire D-flip flop becomes unstable.

따라서, 본 발명의 목적은 기존의 D-플립플럽의 문제점을 해결하기 위한 것으로, 보다 안정된 동작을 가지는 D-플립플럽을 제공하는 데 있다.
Accordingly, an object of the present invention is to solve the problems of the conventional D-flip flop, and to provide a D-flip flop having a more stable operation.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 D-플립플럽에 관한 것이다. 본 발명의 D-플립플럽은 입력되는 입력 데이터를 차동증폭하여, 출력 데이터로서 제공하는 차동증폭수단과, 소정의 클락 신호에 응답하여 상기 차동증폭수단에 소스 전류를 제공하는 풀다운 트랜지스터와, 상기 풀다운 트랜지스터의 게이트 단자를 상기 클락 신호에 커플링시키는 캐패시터, 상기 풀다운 트랜지스터의 게이트 단자와 소정의 바이어스 전압를 수신하는 바이어스단 사이에 형성되는 교류 차단 소자를 가지는 플립플럽부로서, 상기 풀다운 트랜지스터의 소스 단자가 접지전압에 연결되는 상기 플립플럽부; 및 상기 바이어스 전압을 생성하는 바이어스발생부를 구비한다.One aspect of the present invention for achieving the above technical problem relates to a D-flip flop. The D-flip flop according to the present invention includes differential amplification means for differentially amplifying input data and providing it as output data, a pull-down transistor for providing a source current to the differential amplification means in response to a predetermined clock signal, and the pull-down. A flip-flop portion having a capacitor coupling a gate terminal of a transistor to the clock signal, and an AC blocking element formed between the gate terminal of the pull-down transistor and a bias terminal receiving a predetermined bias voltage, wherein the source terminal of the pull-down transistor The flip flop unit connected to a ground voltage; And a bias generator for generating the bias voltage.

바람직하기로는, 상기 D-플립플럽은 상기 바이어스전압을 상기 풀다운 트랜지스터의 문턱전압으로 바이어스 시키기 위한 바이어스 트랜지스터를 가지는 바이어스대응부로서, 상기 바이어스 트랜지스터는 게이트 단자 및 소스 단자가 접지전압에 연결되며, 드레인단자는 소정의 저항을 통하여 상기 바이어스 전압의 수신단과 연결되는 상기 바이어스대응부를 더 구비한다.Preferably, the D-flip flop is a bias counter having a bias transistor for biasing the bias voltage to the threshold voltage of the pull-down transistor, wherein the bias transistor has a gate terminal and a source terminal connected to a ground voltage, and a drain The terminal further includes the bias corresponding part connected to the receiving end of the bias voltage through a predetermined resistance.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 D-플립플럽을 개념적으로 설명하기 위한 블락도이다. 도 2를 참조하면, 본 발명의 D-플립플럽은 플립플럽부(21), 바이어스발생부(23) 및 바이어스대응부(25)로 구현된다. 상기 플립플럽부(21)에서는, 입력 데이터(IN) 및 반전 입력 데이터(/IN)가 데이터 입력단(D) 및 반전 데이터 입력단(/D)으로 제공된다. 그리고, 상기 입력 데이터(IN)와 반전 입력 데이터(/IN)는 클락 입력단(CK) 및 반전 클락 입력단(/CK)으로 제공되는 클락 신호(CLK) 및 반전 클락 신호(/CLK)의 입력에 응답하여, 데이터 출력단(Q) 및 반전 데이터 출력단(/Q)을 통하여 출력 데이터(OUT) 및 반전 출력 데이터(/OUT)를 제공한다.2 is a block diagram for conceptually explaining a D-flip flop according to an embodiment of the present invention. Referring to FIG. 2, the D-flop flop of the present invention is implemented by a flip flop portion 21, a bias generator 23, and a bias counter 25. In the flip-flop unit 21, input data IN and inverted input data / IN are provided to the data input terminal D and the inverted data input terminal / D. The input data IN and the inverted input data / IN respond to the input of the clock signal CLK and the inverted clock signal / CLK provided to the clock input terminal CK and the inverted clock input terminal / CK. Thus, the output data OUT and the inverted output data / OUT are provided through the data output terminal Q and the inverted data output terminal / Q.

도 3은 도 2의 플립플럽부(21)를 구체적으로 나타내는 회로도이다. 도 3을 참조하면, 상기 플립플럽부(21)는 차동증폭수단(320), 풀다운 트랜지스터들(301, 303), 캐패시터들(C331, C333) 및 교류차단소자들(R341, R343)을 구비한다.3 is a circuit diagram illustrating in detail the flip flop unit 21 of FIG. 2. Referring to FIG. 3, the flip flop unit 21 includes a differential amplifying unit 320, pull-down transistors 301 and 303, capacitors C331 and C333, and alternating current blocking elements R341 and R343. .

상기 차동증폭수단(320)은 입력 데이터(IN) 및 반전 입력 데이터(/IN)를 차동증폭하여 출력 데이터(OUT) 및 반전 출력 데이터(/OUT)로서 제공한다. 풀다운 트랜지스터들(301, 303)은 인가되는 클락 신호(CLK) 및 반전 클락 신호(/CLK)에 응답하여 상기 차동증폭수단(320)에 소스 전류를 제공한다. 그리고, 상기 풀다운 트랜지스터들(301, 303)의 소스단자는 접지전압(VSS)에 연결된다. 상기 캐패시터(C331)는 상기 풀다운 트랜지스터(301)의 게이트 단자를 상기 클락 신호(CLK)에 커플링시키며, 상기 캐패시터(C333)는 상기 풀다운 트랜지스터(3013의 게이트 단자를 상기 반전 클락 신호(/CLK)에 커플링시킨다.The differential amplifier 320 differentially amplifies the input data IN and the inverted input data / IN and provides them as output data OUT and inverted output data / OUT. The pull-down transistors 301 and 303 provide a source current to the differential amplifying means 320 in response to the applied clock signal CLK and the inverted clock signal / CLK. The source terminal of the pull-down transistors 301 and 303 is connected to the ground voltage VSS. The capacitor C331 couples the gate terminal of the pull-down transistor 301 to the clock signal CLK, and the capacitor C333 connects the gate terminal of the pull-down transistor 3013 to the inverted clock signal / CLK. Coupling to

또한, 바람직하기로는 저항으로 구현되는 상기 교류 차단 소자들(R341, R343)은 각각 바이어스발생부(23, 도 2참조)로부터 제공되는 바이어스 전압(VBIAS)의 수신단(N351)과 상기 풀다운 트랜지스터(301, 303)의 게이트 단자 사이에 형성되어, 상기 바이어스 전압의 교류 성분을 차단한다. In addition, the AC blocking elements R341 and R343, which are preferably implemented as resistors, may include the receiving terminal N351 and the pull-down transistor 301 of the bias voltage VBIAS provided from the bias generator 23 (see FIG. 2), respectively. 303 is formed between the gate terminals to block the AC component of the bias voltage.                     

도 3에 도시되는 상기 플립플럽부(21)에서는 적층되는 트랜지스터의 수가 3이다(예를 들면, 트랜지스터 301, 321, 329). 이는 도 1에 도시되는 종래의 D-플립플럽과 비교하여, 적층되는 트랜지스터의 수가 감소되는 결과로서, 전원전압(VDD)이 낮아지는 경우에도 동작의 안정을 가져오는 현저한 효과를 발생한다.In the flip flop portion 21 shown in Fig. 3, the number of stacked transistors is three (for example, transistors 301, 321, and 329). This resulted in a reduction in the number of stacked transistors as compared to the conventional D-flip flop shown in FIG. 1, resulting in a remarkable effect of stable operation even when the power supply voltage VDD is lowered.

도 4는 도 2의 바이어스대응부(25)를 설명하기 위한 도면이다. 상기 바이어스대응부(25)는 상기 바이어스전압(VBIAS)을 상기 풀다운 트랜지스터(301, 303)의 문턱전압으로 바이어스 시키기 위한 바이어스 트랜지스터(401)를 가진다. 상기 바이어스 트랜지스터(401)는 게이트 단자 및 소스 단자가 접지전압(VSS)에 연결된다. 그리고, 상기 바이어스 트랜지스터(401)의 드레인단자는 소정의 저항(R402)을 통하여 상기 바이어스 전압의 수신단(N351)과 연결된다. 본 명세서에서 상기 바이어스 트랜지스터(401)의 채널 폭과 길이는 상기 풀다운 트랜지스터(301, 303)의 그것들과 동일하게 구현된다. 그러므로, 공정 조건의 변화가 발생되더라도, 상기 바이어스 트랜지스터(401)의 문턱전압은 상기 풀다운 트랜지스터들(301, 303)의 문턱전압과 동일한 값으로 유지된다. 따라서, 상기 풀다운 트랜지스터(301, 303)의 게이트 단자에 인가되는 바이어스 전압(VBIAS)은 공정 조건에 관계없이 풀다운 트랜지스터(301, 303)의 문턱 전압 부근으로 유지되며, 결과적으로 본 발명의 D-플립플럽은 안정된 동작특성을 가지게 된다.4 is a diagram for describing the bias counter 25 of FIG. 2. The bias counter 25 has a bias transistor 401 for biasing the bias voltage VBIAS to threshold voltages of the pull-down transistors 301 and 303. The bias transistor 401 has a gate terminal and a source terminal connected to a ground voltage VSS. The drain terminal of the bias transistor 401 is connected to the receiving terminal N351 of the bias voltage through a predetermined resistor R402. In the present specification, the channel width and length of the bias transistor 401 are implemented in the same manner as those of the pull-down transistors 301 and 303. Therefore, even when a change in process conditions occurs, the threshold voltage of the bias transistor 401 is maintained at the same value as the threshold voltages of the pull-down transistors 301 and 303. Accordingly, the bias voltage VBIAS applied to the gate terminals of the pull-down transistors 301 and 303 is maintained near the threshold voltage of the pull-down transistors 301 and 303 regardless of the process conditions, and as a result, the D-flip of the present invention. The flop has stable operating characteristics.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기와 같은 본 발명의 D-플립플럽에 의하면, 적층되는 트랜지스터의 수가 감소된다. 그러므로, 공급되는 전원전압이 낮아지는 경우에도 동작의 안정을 가져온다. 또한, 본 발명의 D-플립플럽은 바이어스대응부에서 풀다운 트랜지스터의 게이트 단자에 인가되는 바이어스 전압을 공정 조건에 관계없이 풀다운 트랜지스터의 문턱 전압 부근으로 유지시킨다. 그러므로, 본 발명의 D-플립플럽은 결과적으로 안정된 동작특성을 가지게 된다.
According to the D-flip flop of the present invention as described above, the number of stacked transistors is reduced. Therefore, the operation is stabilized even when the supplied power supply voltage is lowered. In addition, the D-flip flop of the present invention maintains the bias voltage applied to the gate terminal of the pull-down transistor at the bias counterpart near the threshold voltage of the pull-down transistor regardless of the process conditions. Therefore, the D-flip flop of the present invention has stable operating characteristics as a result.

Claims (2)

D-플립플럽에 있어서,In the D-flip flop, 입력되는 입력 데이터를 차동증폭하여, 출력 데이터로서 제공하는 차동증폭수단과, 소정의 클락 신호에 응답하여 상기 차동증폭수단에 소스 전류를 제공하는 풀다운 트랜지스터와, 상기 풀다운 트랜지스터의 게이트 단자를 상기 클락 신호에 커플링시키는 캐패시터, 상기 풀다운 트랜지스터의 게이트 단자와 소정의 바이어스 전압를 수신하는 바이어스단 사이에 형성되는 교류 차단 소자를 가지는 플립플럽부로서, 상기 풀다운 트랜지스터의 소스 단자가 접지전압에 연결되는 상기 플립플럽부; 및Differential amplifying means for differentially amplifying input data and providing it as output data, a pull-down transistor for providing a source current to the differential amplifying means in response to a predetermined clock signal, and a gate terminal of the pull-down transistor for the clock signal. A flip-flop portion having a capacitor coupled to the gate terminal of the pull-down transistor and a bias terminal configured to receive a predetermined bias voltage, the flip-flop portion having a source terminal of the pull-down transistor connected to a ground voltage; Lubbu; And 상기 바이어스 전압을 생성하는 바이어스발생부를 구비하는 것을 특징으로 하는 D-플립플럽.And a bias generator for generating the bias voltage. 제1 항에 있어서, 상기 D-플립플럽은The method of claim 1, wherein the D-flip flop 상기 바이어스전압을 상기 풀다운 트랜지스터의 문턱전압으로 바이어스 시키기 위한 바이어스 트랜지스터를 가지는 바이어스대응부로서, 상기 바이어스 트랜지스터는 게이트 단자 및 소스 단자가 접지전압에 연결되며, 드레인단자는 소정의 저항을 통하여 상기 바이어스 전압의 수신단과 연결되는 상기 바이어스대응부를 더 구비하는 것을 특징으로 하는 D-플립플럽. A bias counter having a bias transistor for biasing the bias voltage to a threshold voltage of the pull-down transistor, wherein the bias transistor includes a gate terminal and a source terminal connected to a ground voltage, and a drain terminal of the bias voltage through a predetermined resistance; D-flip flop, characterized in that further comprising the biasing unit connected to the receiving end of the.
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