KR100976776B1 - Low noise amplifier device having low power and high linearity - Google Patents

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Abstract

PURPOSE: A low noise amplifier having the low power high linearity is provided to improve the linearity by negating the components which make non-linear operation at the final output terminal. CONSTITUTION: An input terminal(30) receives an input signal. An output terminal(40) outputs an output signal. An input signal processing part comprises a plurality of transistors(11, 12) consisting a common source circuit. A gate terminal of each transistor is connected to the input terminal in order to be provided with the input signal from the input terminal. An output signal processing part comprises a plurality of transistors(21, 22) consisting the common gate circuit.

Description

저전력 고선형성을 갖는 저잡음 증폭 장치{LOW NOISE AMPLIFIER DEVICE HAVING LOW POWER AND HIGH LINEARITY}LOW NOISE AMPLIFIER DEVICE HAVING LOW POWER AND HIGH LINEARITY

본 발명은 저전력 고선형성을 갖는 저잡음 증폭 기술에 관한 것으로, 특히 메인 캐스코드 증폭기와 같은 형태의 서브 캐스코드 증폭기를 병렬로 연결함으로써 최종 출력 노드에서 이득은 더해지고 비선형성 동작을 만들어내는 성분을 상쇄되도록 하여 메인 경로의 전력소모를 줄이고 선형성을 향상시킨 저잡음 증폭 기술에 관한 것이다.
The present invention relates to a low noise amplification technique with low power and high linearity. In particular, by connecting sub cascode amplifiers of the same type as main cascode amplifiers in parallel, the gain is added at the final output node and the components that produce nonlinear operation are canceled. The present invention relates to a low noise amplification technique that reduces power consumption of the main path and improves linearity.

RF 수신단에서 수신된 전력은 감쇄 및 잡음의 영향으로 매우 낮은 전력레벨을 갖기 때문에 반드시 증폭이 필요하다. 그런데, 이미 외부에서 많은 잡음을 포함해서 날아온 신호이므로 잡음을 최소화하는 증폭기능이 필요하다.Power received at the RF receiver has a very low power level due to attenuation and noise, so amplification is necessary. However, since it is a signal that already includes a lot of noise from the outside, it is necessary to have an amplifier to minimize noise.

저잡음 증폭기(LNA : Low Noise Amplifier)는 RF 수신기의 최초 입력부에 배치되며, NF(잡음지수)가 낮도록 동작점과 매칭포인트를 잡아서 설계된 증폭기로서 보통 1.5 ~ 2.5 사이의 NF값이 요구된다.Low Noise Amplifiers (LNAs) are placed at the initial input of an RF receiver and are designed to capture the operating point and matching point so that the noise figure (NF) is low, and usually requires an NF value between 1.5 and 2.5.

저잡음 증폭기의 성능을 나타내는 주요 지수로는 NF, Gain, IIP3(3rd intercept point)를 들 수 있으며, 특히 이들 성능 지수들은 서로 상충되는 트레이드-오프 관계에 있다. 예컨대, 증폭기의 선형성(linearity)을 나타내는 IIP3의 경우 전류와 비례 관례에 있으므로 수신기의 전력 소모를 증가시키는 요인으로 작용한다.Key indices of low-noise amplifier performance include NF, Gain, and 3rd intercept point (IIP3). In particular, these indices are in a trade-off relationship with each other. For example, the IIP3, which represents the linearity of the amplifier, is in proportion to the current, thus increasing the power consumption of the receiver.

저잡음 증폭기의 선형성 향상을 위해 사용되는 MGTR(multiple gated transistor) 방법의 경우, 입력의 관점에서 gm″(트랜스컨덕턴스의 2차 미분계수) 성분을 상쇄하여 IIP3를 향상시키기 때문에 최종 출력에서는 예상치 못한 기생(parasitic) 성분들에 의한 비선형성(non-linearity)에 대해서는 취약한 특성을 나타내는 문제점이 있다.The multiple gated transistor (MGTR) method, which is used to improve the linearity of low noise amplifiers, improves IIP3 by canceling the gm ″ (second derivative of transconductance) component from the point of view of the input. There is a problem in that non-linearity due to parasitic components exhibits a weak characteristic.

특히, 공통-게이트 트랜지스터에 의해 발생되는 비선형 성분에 대해서는 출력에 그대로 반영될 수 밖에 없으며 이로 인한 선형성 저하에 대해서는 보상할 수 없게 되는 문제점이 있다.
In particular, the non-linear component generated by the common-gate transistor may be reflected in the output as it is, and there is a problem in that it is impossible to compensate for the decrease in linearity.

본 발명의 목적은 비선형 성분을 제거하여 증폭기의 선형성을 향상시키고 전력 소모를 최소화할 수 있는 저잡음 증폭 기술을 제공하는 것이다.
It is an object of the present invention to provide a low noise amplification technique that can eliminate nonlinear components to improve linearity of amplifiers and minimize power consumption.

본 발명에 따른 저전력 고선형의 저잡음 증폭 장치는 입력신호를 입력받는 입력단자; 출력신호를 출력하는 출력단자; 공통-소스 회로를 이루는 복수 개의 트랜지스터를 포함하고, 각 트랜지스터의 게이트 단자는 입력단자와 연결되어 입력단자로부터 입력신호를 제공받는 입력신호 처리부; 및 공통-게이트 회로를 이루는 복수 개의 트랜지스터를 포함하고, 각 트랜지스터의 드레인 단자는 출력단자와 연결되어 출력단자로 출력신호를 제공하고, 각 트랜지스터의 소스 단자는 입력신호 처리부에 포함된 트랜지스터의 드레인 단자와 일대일로 연결되는 출력신호 처리부;를 포함하여 구성된다.Low power high linear low noise amplifier according to the present invention is an input terminal for receiving an input signal; An output terminal for outputting an output signal; An input signal processor including a plurality of transistors constituting a common-source circuit, the gate terminal of each transistor being connected to an input terminal and receiving an input signal from the input terminal; And a plurality of transistors forming a common-gate circuit, wherein a drain terminal of each transistor is connected to an output terminal to provide an output signal to the output terminal, and a source terminal of each transistor is a drain terminal of the transistor included in the input signal processor. It is configured to include; and an output signal processor connected one-to-one with.

또한, 본 발명에 따른 저전력 고선형의 저잡음 증폭 장치에서 입력신호 처리부는, 입력단자와 게이트 단자를 통해 연결되고, 소스 단자를 통해 그라운드로 연결되는 제 1 입력 트랜지스터; 및 제 1 입력 트랜지스터와 게이트 단자끼리 서로 연결되고, 소스 단자는 제 1 입력 트랜지스터와 공통-소스 회로를 구성하여 그라운드로 연결되는 제 2 입력 트랜지스터;를 포함하여 구성된 것이 바람직하다.In addition, in the low power high linear low noise amplifier according to the present invention, the input signal processor includes: a first input transistor connected to an input terminal and a gate terminal, and connected to a ground through a source terminal; And a second input transistor connected to the first input transistor and the gate terminals, and the source terminal configured to form a common-source circuit and connected to the ground.

또한, 본 발명에 따른 저전력 고선형의 저잡음 증폭 장치에서 출력신호 처리부는, 소스 단자가 제 1 입력 트랜지스터의 드레인 단자와 연결되고, 게이트 단자를 통해 그라운드로 연결되고, 드레인 단자가 출력단자와 연결되어 출력신호를 출력하는 제 1 출력 트랜지스터; 및 소스 단자가 제 2 입력 트랜지스터의 드레인 단자와 연결되고, 게이트 단자는 제 1 출력 트랜지스터와 공통-게이트 회로를 구성하여 그라운드로 연결되고, 드레인 단자는 제 1 출력 트랜지스터의 드레인 단자와 함께 출력단자와 연결되어 출력신호를 출력하는 제 2 출력 트랜지스터;를 포함하여 구성된 것이 바람직하다.In addition, in the low power high linear low noise amplifier of the present invention, the output signal processor includes a source terminal connected to the drain terminal of the first input transistor, a ground terminal connected to the ground terminal, and a drain terminal connected to the output terminal for output. A first output transistor for outputting a signal; And a source terminal is connected to the drain terminal of the second input transistor, the gate terminal is connected to the ground by forming a common-gate circuit with the first output transistor, and the drain terminal is connected to the output terminal together with the drain terminal of the first output transistor. And a second output transistor connected to output an output signal.

또한, 본 발명에 따른 저전력 고선형의 저잡음 증폭 장치는 제 1 입력 트랜지스터를 새츄레이션 영역에서 동작하도록 바이어싱 제어하고, 제 2 입력 트랜지스터를 트라이어드 영역에서 동작하도록 바이어싱 제어하는 제어부;를 더 포함하여 구성되는 것이 바람직하다.In addition, the low-power high-linear low-noise amplifier device according to the present invention further comprises a control unit for biasing control the first input transistor to operate in the saturation region, the biasing control to operate the second input transistor in the triad region; It is preferable to be.

또한, 본 발명에 따른 저전력 고선형의 저잡음 증폭 장치에서 제어부는 출력신호 처리부에 포함된 트랜지스터를 새츄레이션 영역에서 동작하도록 바이어싱 제어하는 것이 바람직하다.In addition, in the low power high linear low noise amplifying apparatus according to the present invention, it is preferable that the control unit biases the transistor included in the output signal processor to operate in the saturation region.

또한, 본 발명에 따른 저전력 고선형의 저잡음 증폭 장치는 입력단자와 제 1 입력 트랜지스터의 게이트 단자 사이, 제 1 입력 트랜지스터의 소스 단자와 그라운드 사이에 각각 인덕턴스 소자를 더 포함하여 구성되는 것이 바람직하다.Further, the low power high linear low noise amplifier according to the present invention preferably further comprises an inductance element between the input terminal and the gate terminal of the first input transistor, and between the source terminal and the ground of the first input transistor.

또한, 본 발명에 따른 저전력 고선형의 저잡음 증폭 장치는 제 1 입력 트랜지스터의 게이트 단자와 제 2 입력 트랜지스터의 게이트 단자 사이, 제 1 출력 트랜지스터의 게이트 단자와 그라운드 사이에 각각 커패시턴스 소자를 더 포함하여 구성되는 것이 바람직하다.In addition, the low power high linear low noise amplifier according to the present invention further comprises a capacitance element between the gate terminal of the first input transistor and the gate terminal of the second input transistor, and between the gate terminal and the ground of the first output transistor, respectively. It is preferable.

또한, 본 발명에 따른 저전력 고선형의 저잡음 증폭 장치는 제 1 입력 트랜지스터의 게이트 단자와 소스 단자 사이, 제 2 출력 트랜지스터의 드레인 단자와 출력단자 사이에 각각 가변 커패시턴스 소자를 더 포함하여 구성되는 것이 바람직하다.
In addition, the low power high linear low noise amplifier according to the present invention preferably further comprises a variable capacitance element between the gate terminal and the source terminal of the first input transistor, and between the drain terminal and the output terminal of the second output transistor. .

본 발명에 따르면 직접적으로는 저전력 고선형성을 갖는 저잡음 증폭기를 얻을 수 있는 효과가 있고, 간접적으로는 고선형 증폭기의 용도로 다양하게 응용 범위를 넓혀 적용 가능한 효과가 있다.According to the present invention, there is an effect of directly obtaining a low noise amplifier having a low power high linearity, and indirectly, there is an effect that can be applied to a wide range of applications for the use of a high linear amplifier.

또한, Vds에 큰 영향을 받지 않으며, 와이드밴드 트랙킹이 가능해지는 효과가 있다.
In addition, Vds is not significantly affected, and wideband tracking is possible.

[도 1]은 본 발명의 실시예에 따른 저잡음 증폭 장치의 개략적인 전체구성을 나타낸 블록도,
[도 2]는 [도 1]의 저잡음 증폭 장치(100)의 구체적인 실시예에 따른 회로 구성을 나타낸 회로도이다.1 is a block diagram showing a schematic overall configuration of a low noise amplifying apparatus according to an embodiment of the present invention;
FIG. 2 is a circuit diagram showing a circuit configuration according to a specific embodiment of the low noise amplifier 100 of FIG.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

[도 1]은 본 발명의 실시예에 따른 저잡음 증폭 장치의 개략적인 전체구성을 나타낸 블록도이다.1 is a block diagram showing a schematic overall configuration of a low noise amplifying apparatus according to an embodiment of the present invention.

본 발명의 실시예에 따른 저전력 고선형의 저잡음 증폭 장치(100)는 입력단자(30), 출력단자(40), 입력신호 처리부(10), 출력신호 처리부(20)를 포함하여 구성된다.The low power high linear low noise amplifier 100 according to an exemplary embodiment of the present invention includes an input terminal 30, an output terminal 40, an input signal processor 10, and an output signal processor 20.

여기서, 입력단자(30)는 증폭하려는 신호가 입력되는 단자를 의미하며, 출력단자(40)는 저잡음 증폭 장치(100)를 통해 증폭된 신호가 출력되는 단자를 의미한다.Here, the input terminal 30 refers to a terminal to which the signal to be amplified is input, and the output terminal 40 refers to a terminal on which the amplified signal is output through the low noise amplifier 100.

그리고, 입력신호 처리부(10)와 출력신호 처리부(20)는 각각 복수 개의 트랜지스터를 포함하여 구성되는데, [도 1]에는 제 1 입력 트랜지스터(11)와 제 2 입력 트랜지스터(12)의 2개의 트랜지스터를 포함하는 입력신호 처리부(10)와 제 1 출력 트랜지스터(21)와 제 2 출력 트랜지스터(22)의 2개의 트랜지스터를 포함하는 출력신호 처리부(20)의 실시예가 도시되어 있다.The input signal processing unit 10 and the output signal processing unit 20 each include a plurality of transistors. In FIG. 1, two transistors of the first input transistor 11 and the second input transistor 12 are illustrated. An embodiment of an output signal processor 20 including an input signal processor 10 including two transistors including a first output transistor 21 and a second output transistor 22 is illustrated.

이때, 제 1 입력 트랜지스터(11)와 제 1 출력 트랜지스터(21)는 캐스코드 방식으로 병렬 연결되며, 제 2 입력 트랜지스터(12)와 제 2 출력 트랜지스터(22)도 역시 캐스코드 방식으로 병렬 연결된다.At this time, the first input transistor 11 and the first output transistor 21 are connected in parallel in a cascode manner, and the second input transistor 12 and the second output transistor 22 are also connected in parallel in a cascode manner. .

제 1 입력 트랜지스터(11), 제 2 입력 트랜지스터(12), 제 1 출력 트랜지스터(21), 제 2 출력 트랜지스터(22)는 게이트 단자, 드레인 단자, 소스 단자를 포함하는 MOSFET 타입의 트랜지스터로 구성되는 것이 바람직하며 이에 대해서는 [도 2]에 도시된 보다 구체적인 실시예를 참조하여 자세히 설명하도록 한다.The first input transistor 11, the second input transistor 12, the first output transistor 21, and the second output transistor 22 are composed of a MOSFET type transistor including a gate terminal, a drain terminal, and a source terminal. It is preferred that this is described in detail with reference to the more specific embodiment shown in FIG.

또한, 도시되어 있지는 않지만 저전력 증폭 장치(100)에는 각 트랜지스터의 바이어스 포인트를 제어함으로써 각 트랜지스터의 동작 영역을 제어하는 제어부가 더 구비될 수 있다.In addition, although not shown, the low power amplifier 100 may further include a controller for controlling an operation region of each transistor by controlling a bias point of each transistor.

즉, 제어부의 바이어스 포인트 제어에 의해 제 1 입력 트랜지스터(11)는 새츄레이션(saturation) 영역에서 동작하도록 바이어싱 제어가 이루어지고 제 2 입력 트랜지스터(12)는 트라이어드(triod) 영역에서 동작하도록 바이어싱 제어가 이루어져 트랜스컨덕턴스의 2차 미분계수를 나타내는 gm″가 서로 반대 위상을 갖도록 제어가 이루어짐으로써 gm″이 서로 상쇄되어 저전력 증폭 장치의 IIP3 성능을 보다 향상시키는 효과를 가져온다.That is, biasing control is performed to operate the first input transistor 11 in the saturation region by bias point control of the controller, and biasing the second input transistor 12 to operate in the triad region. Control is made so that gm ″, which represents the second derivative of the transconductance, has a phase opposite to each other, so that gm ″ is canceled from each other, thereby improving the IIP3 performance of the low power amplifier.

이상의 구성을 통해 최종 출력단에서 이득은 더해지고 비선형 동작을 만들어내는 성분은 서로 상쇄되어 전력 소모를 줄이면서 선형성을 향상시키는 저잡음 증폭 장치를 구현할 수 있다.With this configuration, a low noise amplification device can be implemented that increases the gain at the final output stage and cancels components that produce nonlinear operation, thereby improving power while reducing power consumption.

보다 구체적으로, MOSFET 타입의 트랜지스터를 사용하여 저잡음 증폭 장치(100)를 구현한 실시예에 대해서 이하 [도 2]를 참조하여 보다 상세히 설명하기로 한다.
More specifically, an embodiment in which the low noise amplifier 100 is implemented using a MOSFET type transistor will be described in more detail with reference to FIG. 2.

[도 2]는 [도 1]의 저잡음 증폭 장치(100)의 구체적인 실시예에 따른 회로 구성을 나타낸 회로도이다.FIG. 2 is a circuit diagram showing a circuit configuration according to a specific embodiment of the low noise amplifier 100 of FIG.

입력단자(30)는 증폭하려는 입력신호를 입력받아 제 1 입력 트랜지스터(11)의 게이트 단자와 제 2 입력 트랜지스터(12)의 게이트 단자로 제공한다.The input terminal 30 receives an input signal to be amplified and provides it to the gate terminal of the first input transistor 11 and the gate terminal of the second input transistor 12.

제 1 입력 트랜지스터(11)와 제 2 입력 트랜지스터(12)는 앞서 [도 1]에서 입력신호 처리부(10)에 속한 트랜지스터이다.The first input transistor 11 and the second input transistor 12 are transistors belonging to the input signal processor 10 in FIG. 1.

제 1 입력 트랜지스터(11)는 게이트 단자를 통해 입력단자(30)와 연결되며, [도 2]에서 화살표로 표시된 소스 단자를 통해서는 그라운드로 연결된다. 그리고, 제 1 입력 트랜지스터(10)의 남은 단자인 드레인 단자는 제 1 출력 트랜지스터(21)의 소스 단자와 연결된다.The first input transistor 11 is connected to the input terminal 30 through a gate terminal, and is connected to ground through a source terminal indicated by an arrow in FIG. 2. The drain terminal, which is the remaining terminal of the first input transistor 10, is connected to the source terminal of the first output transistor 21.

제 2 입력 트랜지스터(12)는 제 1 입력 트랜지스터(11)와 게이트 단자끼리 서로 연결되어 입력단자(30)로부터 증폭하려는 입력신호를 제공받으며, 소스 단자는 제 1 입력 트랜지스터(11)의 소스 단자와 함께 공통-소스(common-source) 회로를 구성하여 그라운드로 연결된다. 그리고 제 2 입력 트랜지스터(12)의 드레인 단자는 제 2 출력 트랜지스터(22)의 소스 단자로 연결된다.The second input transistor 12 is connected to each other and the first input transistor 11 and the gate terminal receives an input signal to be amplified from the input terminal 30, the source terminal and the source terminal of the first input transistor (11) Together, they form a common-source circuit and are connected to ground. The drain terminal of the second input transistor 12 is connected to the source terminal of the second output transistor 22.

제 1 출력 트랜지스터(21)와 제 2 출력 트랜지스터(22)는 앞서 [도 1]에서 출력신호 처리부(20)에 속한 트랜지스터이다.The first output transistor 21 and the second output transistor 22 are transistors belonging to the output signal processor 20 in FIG. 1.

제 1 출력 트랜지스터(21)는 소스 단자가 제 1 입력 트랜지스터(11)의 드레인 단자와 연결된다. 따라서, 제 1 입력 트랜지스터(11)와 제 1 출력 트랜지스터(21)는 서로 병렬로 연결되어 캐스코드 구조를 이룬다. 이를 편의상 메인 경로(main-path)로 부르기로 한다.In the first output transistor 21, a source terminal is connected to a drain terminal of the first input transistor 11. Thus, the first input transistor 11 and the first output transistor 21 are connected in parallel to form a cascode structure. This is referred to as a main-path for convenience.

또한, 제 1 출력 트랜지스터(21)의 게이트 단자는 그라운드로 연결되고, 드레인 단자는 출력단자(40)와 연결되어 드레인 단자를 통해 나타나는 출력신호가 출력단자(40)를 통해 출력된다.In addition, the gate terminal of the first output transistor 21 is connected to the ground, the drain terminal is connected to the output terminal 40, the output signal appearing through the drain terminal is output through the output terminal 40.

제 2 출력 트랜지스터(22)의 소스 단자는 제 2 입력 트랜지스터(12)의 드레인 단자와 연결된다. 따라서, 앞서 메인 경로의 경우와 마찬가지로 제 2 입력 트랜지스터(12)와 제 2 출력 트랜지스터(22)는 서로 병렬로 연결되어 캐스코드 구조를 이룬다. 이를 편의상 서브 경로(sub-path)로 부르기로 한다.The source terminal of the second output transistor 22 is connected with the drain terminal of the second input transistor 12. Accordingly, as in the case of the main path, the second input transistor 12 and the second output transistor 22 are connected in parallel to each other to form a cascode structure. This is called a sub-path for convenience.

또한, 제 2 출력 트랜지스터(22)의 게이트 단자는 제 1 출력 트랜지스터(21)의 게이트 단자와 함께 그라운드로 연결됨으로써 공통-게이트(common-gate) 회로를 구성한다. 그리고, 남은 드레인 단자는 제 1 출력 트랜지스터(21)의 드레인 단자와 함께 출력단자(40)로 연결되어 출력신호를 출력한다.In addition, the gate terminal of the second output transistor 22 is connected to the ground together with the gate terminal of the first output transistor 21 to form a common-gate circuit. The remaining drain terminal is connected to the output terminal 40 together with the drain terminal of the first output transistor 21 to output an output signal.

이상의 구성을 통해 제 1 입력 트랜지스터(11)의 드레인 단자에 나타나는 출력값이 제 1 출력 트랜지스터(21)의 소스 단자로 인가되고, 제 2 입력 트랜지스터(12)의 드레인 단자에 나타나는 출력값은 제 2 출력 트랜지스터(22)의 소스 단자로 인가된다.Through the above configuration, the output value indicated at the drain terminal of the first input transistor 11 is applied to the source terminal of the first output transistor 21, and the output value indicated at the drain terminal of the second input transistor 12 is the second output transistor. Is applied to the source terminal of (22).

따라서, 제 1 출력 트랜지스터(21)와 제 2 출력 트랜지스터(22)는 각각의 소스 단자와 연결된 서로 별개의 경로를 통해 신호를 인가받는 반면 공통으로 연결된 드레인 단자를 통해 최종적인 출력값을 출력단자(40)로 내보낸다.Accordingly, the first output transistor 21 and the second output transistor 22 receive signals through separate paths connected to the respective source terminals, while outputting the final output value through the drain terminals connected in common. Export to).

[도 2]에 도시되어 있지는 않으나, 저전력 증폭 장치(100)에는 이상의 4개 트랜지스터(11, 12, 21, 22)를 구동하기 위한 제어부가 더 구비된다.Although not shown in FIG. 2, the low power amplifier 100 further includes a control unit for driving the four transistors 11, 12, 21, and 22.

제어부는 제 1 입력 트랜지스터(11)의 Vgs를 Vth보다 높게 바이어싱되도록 제어함으로써 제 1 입력 트랜지스터(11)가 새츄레이션 영역에서 동작하도록 제어한다. 또한, 제어부는 제 2 입력 트랜지스터(12)의 Vth를 Vgs보다 높게 바이어싱되도록 제어함으로써 제 2 입력 트랜지스터(12)가 트라이어드 영역에서 동작하도록 제어한다. 그리고, 제 1 출력 트랜지스터(21)와 제 2 출력 트랜지스터(22)는 모두 새츄레이션 영역에서 동작하도록 제어한다.The controller controls the first input transistor 11 to operate in the saturation region by controlling the Vgs of the first input transistor 11 to be biased higher than Vth. In addition, the controller controls the second input transistor 12 to operate in the triad region by controlling the Vth of the second input transistor 12 to be biased higher than Vgs. The first output transistor 21 and the second output transistor 22 both control to operate in the saturation region.

이러한 제어 방식에 따라 메인 경로의 공통-소스 트랜지스터인 제 1 입력 트랜지스터(11)는 새츄레이션 바이어싱되고 서브 경로의 제 2 입력 트랜지스터(12)는 트라이어드 바이어싱됨으로써 gm 성분은 서로 같은 위상이 되고 gm″ 성분은 서로 반대 위상을 갖게 되어 결국 이를 더했을 때 gm″ 성분이 서로 상쇄되어 LNA의 IIP3를 향상시킬 수 있다.According to this control scheme, the first input transistor 11, which is a common-source transistor of the main path, is saturated biased, and the second input transistor 12 of the subpath is triad biased, so that the gm components are in phase with each other and gm The ″ components have opposite phases, and when added together, the gm ″ components can cancel each other out, improving the IIP3 of the LNA.

또한, 메인 경로의 캐스코드 구조와 같은 형태로 서브 경로 역시 같은 캐스코드 구조로 구성하기 때문에 공통-게이트 트랜지스터에 의해 발생할 수 있는 비선형 성분에 대해서도 상쇄 효과를 가져올 수 있다.In addition, since the sub-path also has the same cascode structure in the same form as the cascode structure of the main path, a non-linear component that may be generated by the common-gate transistor may have an offset effect.

그 밖에도, 인덕턴스 소자(51, 52, 53), 커패시턴스 소자(61, 62), 가변 커패시턴스 소자(71, 72, 73), 저항(81) 등이 더 포함될 수 있다.In addition, inductance elements 51, 52, and 53, capacitance elements 61 and 62, variable capacitance elements 71, 72, and 73, and resistor 81 may be further included.

즉, 입력단자(30)와 제 1 입력 트랜지스터(11)의 게이트 단자 사이, 그리고 제 1 입력 트랜지스터(11)의 소스 단자와 그라운드 사이에 각각 인덕턴스 소자(51, 52)를 더 포함하여 구성될 수 있다.That is, inductance elements 51 and 52 may be further included between the input terminal 30 and the gate terminal of the first input transistor 11 and between the source terminal and the ground of the first input transistor 11, respectively. have.

또한, 제 1 입력 트랜지스터(11)의 게이트 단자와 제 2 입력 트랜지스터(12)의 게이트 단자 사이, 그리고 제 1 출력 트랜지스터(21)의 게이트 단자와 그라운드 사이에 각각 커패시턴스 소자(61, 62)를 더 포함하여 구성될 수 있다.In addition, capacitance elements 61 and 62 are further added between the gate terminal of the first input transistor 11 and the gate terminal of the second input transistor 12 and between the gate terminal and the ground of the first output transistor 21, respectively. It can be configured to include.

또한, 제 1 입력 트랜지스터(11)의 게이트 단자와 소스 단자 사이, 그리고 제 2 출력 트랜지스터(22)의 드레인 단자와 출력단자 사이에 각각 가변 커패시턴스 소자(71, 72)를 더 포함하여 구성될 수 있다.In addition, variable capacitance elements 71 and 72 may be further included between the gate terminal and the source terminal of the first input transistor 11 and between the drain terminal and the output terminal of the second output transistor 22. .

이상의 소자들로 이루어진 회로구성은 [도 2]에서 제시하는 하나의 실시예로서 이와 다른 방식으로 회로를 구성하는 것도 가능하다.
The circuit configuration composed of the above elements is one embodiment shown in FIG. 2 and may be configured in a different manner.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

Claims (8)

삭제delete 입력신호를 입력받는 입력단자;
출력신호를 출력하는 출력단자;
공통-소스 회로를 이루는 복수 개의 트랜지스터를 포함하고, 각 트랜지스터의 게이트 단자는 상기 입력단자와 연결되어 상기 입력단자로부터 입력신호를 제공받는 입력신호 처리부; 및
공통-게이트 회로를 이루는 복수 개의 트랜지스터를 포함하고, 각 트랜지스터의 드레인 단자는 상기 출력단자와 연결되어 상기 출력단자로 출력신호를 제공하고, 각 트랜지스터의 소스 단자는 상기 입력신호 처리부에 포함된 트랜지스터의 드레인 단자와 일대일로 연결되는 출력신호 처리부;
를 포함하여 구성되고,
상기 입력신호 처리부는,
상기 입력단자와 게이트 단자를 통해 연결되고, 소스 단자를 통해 그라운드로 연결되는 제 1 입력 트랜지스터; 및
상기 제 1 입력 트랜지스터와 게이트 단자끼리 서로 연결되고, 소스 단자는 상기 제 1 입력 트랜지스터와 공통-소스 회로를 구성하여 그라운드로 연결되는 제 2 입력 트랜지스터;
를 포함하여 구성되는 저전력 고선형의 저잡음 증폭 장치.
An input terminal for receiving an input signal;
An output terminal for outputting an output signal;
An input signal processor including a plurality of transistors constituting a common-source circuit, the gate terminal of each transistor being connected to the input terminal and receiving an input signal from the input terminal; And
A plurality of transistors constituting a common-gate circuit, a drain terminal of each transistor being connected to the output terminal to provide an output signal to the output terminal, and a source terminal of each transistor of the transistor included in the input signal processor; An output signal processor connected to the drain terminal one-to-one;
It is configured to include,
The input signal processor,
A first input transistor connected to the input terminal through a gate terminal and connected to ground through a source terminal; And
A second input transistor connected to the first input transistor and a gate terminal, and having a source terminal connected to the ground by forming a common-source circuit with the first input transistor;
Low power high linear low noise amplification device configured to include a.
청구항 2에 있어서,
상기 출력신호 처리부는,
소스 단자가 상기 제 1 입력 트랜지스터의 드레인 단자와 연결되고, 게이트 단자를 통해 그라운드로 연결되고, 드레인 단자가 상기 출력단자와 연결되어 출력신호를 출력하는 제 1 출력 트랜지스터; 및
소스 단자가 상기 제 2 입력 트랜지스터의 드레인 단자와 연결되고, 게이트 단자는 상기 제 1 출력 트랜지스터와 공통-게이트 회로를 구성하여 그라운드로 연결되고, 드레인 단자는 상기 제 1 출력 트랜지스터의 드레인 단자와 함께 상기 출력단자와 연결되어 출력신호를 출력하는 제 2 출력 트랜지스터;
를 포함하여 구성된 것을 특징으로 하는 저전력 고선형의 저잡음 증폭 장치.
The method according to claim 2,
The output signal processing unit,
A first output transistor having a source terminal connected to the drain terminal of the first input transistor, a ground terminal connected to a gate terminal, and a drain terminal connected to the output terminal to output an output signal; And
A source terminal is connected to the drain terminal of the second input transistor, a gate terminal is connected to the ground by forming a common-gate circuit with the first output transistor, and the drain terminal is connected with the drain terminal of the first output transistor; A second output transistor connected to the output terminal and outputting an output signal;
Low power high linear low noise amplification apparatus, characterized in that configured to include.
청구항 3에 있어서,
상기 저잡음 증폭 장치는,
상기 제 1 입력 트랜지스터를 새츄레이션 영역에서 동작하도록 바이어싱 제어하고, 상기 제 2 입력 트랜지스터를 트라이어드 영역에서 동작하도록 바이어싱 제어하는 제어부;
를 더 포함하여 구성되는 저전력 고선형의 저잡음 증폭 장치.
The method according to claim 3,
The low noise amplification device,
A controller for biasing the first input transistor to operate in the saturation region and biasing the second input transistor to operate in the triad region;
A low power high linear low noise amplification device configured to further include.
청구항 4에 있어서,
상기 제어부는 상기 출력신호 처리부에 포함된 트랜지스터를 새츄레이션 영역에서 동작하도록 바이어싱 제어하는 것을 특징으로 하는 저전력 고선형의 저잡음 증폭 장치.
The method according to claim 4,
And the control unit biases the transistor included in the output signal processor to operate in the saturation region.
청구항 5에 있어서,
상기 저잡음 증폭 장치는 상기 입력단자와 상기 제 1 입력 트랜지스터의 게이트 단자 사이, 상기 제 1 입력 트랜지스터의 소스 단자와 그라운드 사이에 각각 인덕턴스 소자를 더 포함하여 구성되는 저전력 고선형의 저잡음 증폭 장치.
The method according to claim 5,
The low noise amplifying device further includes an inductance element between the input terminal and the gate terminal of the first input transistor, and between the source terminal and the ground of the first input transistor.
청구항 6에 있어서,
상기 저잡음 증폭 장치는 상기 제 1 입력 트랜지스터의 게이트 단자와 상기 제 2 입력 트랜지스터의 게이트 단자 사이, 상기 제 1 출력 트랜지스터의 게이트 단자와 그라운드 사이에 각각 커패시턴스 소자를 더 포함하여 구성되는 저전력 고선형의 저잡음 증폭 장치.
The method of claim 6,
The low noise amplification device further includes a capacitance element between the gate terminal of the first input transistor and the gate terminal of the second input transistor, and between the gate terminal and the ground of the first output transistor, respectively. Device.
청구항 7에 있어서,
상기 저잡음 증폭 장치는 상기 제 1 입력 트랜지스터의 게이트 단자와 소스 단자 사이, 상기 제 2 출력 트랜지스터의 드레인 단자와 상기 출력단자 사이에 각각 가변 커패시턴스 소자를 더 포함하여 구성되는 저전력 고선형의 저잡음 증폭 장치.The method according to claim 7,
The low noise amplifying device further comprises a variable capacitance element between the gate terminal and the source terminal of the first input transistor, and between the drain terminal and the output terminal of the second output transistor.
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