KR100973281B1 - SONOS memory device and method of manufacturing the same - Google Patents
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Abstract
소노스 메모리 소자 및 그 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 반도체 기판과 상기 반도체 기판에 형성되어 스위칭 기능과 데이터 저장기능 모두를 갖는 다기능 소자를 구비하는 것을 특징으로 하는 소노스 메모리 소자를 제공한다. 여기서, 상기 다기능 소자는 상기 반도체 기판에 소정의 도전성 불순물이 주입되어 형성된 것으로, 소정 간격으로 이격되어 있고, 사이에 채널이 형성되어 있는 제1 및 제2 불순물 영역과 상기 제1 및 제2 불순물 영역사이의 반도체 기판 상에 형성된 데이터 저장형 적층물을 포함한다. 그리고 상기 데이터 저장형 적층물은 터널링 산화막, 데이터가 저장되는 메모리 노드층, 차단막 및 전극층이 순차적으로 적층된 것이다.A sonos memory device and a method of manufacturing the same are disclosed. The disclosed invention provides a sonos memory element comprising a semiconductor substrate and a multifunction element formed on the semiconductor substrate having both a switching function and a data storage function. Here, the multifunction device is formed by injecting a predetermined conductive impurity into the semiconductor substrate, the first and second impurity regions and the first and second impurity regions, which are spaced at predetermined intervals and have channels formed therebetween. And a data storage stack formed on the semiconductor substrate therebetween. In the data storage stack, a tunneling oxide layer, a memory node layer in which data is stored, a blocking layer, and an electrode layer are sequentially stacked.
Description
도 1은 종래 기술에 의한 소노스 메모리 소자의 단면도이다.1 is a cross-sectional view of a Sonos memory device according to the prior art.
도 2는 도 1에 도시한 소노스 메모리 소자의 대안으로 제시된, 저 전압 동작을 위해 게이트에 MO(Oxide/high k)스택을 포함하는 소노스 메모리 소자의 문제점을 보여주는 그래프이다.FIG. 2 is a graph illustrating a problem of a sonos memory device including an oxide / high k stack at its gate for low voltage operation, presented as an alternative to the sonos memory device shown in FIG.
도 3은 본 발명의 실시예에 의한 소노스 메모리 소자의 단면도이다.3 is a cross-sectional view of a sonos memory device according to an exemplary embodiment of the present invention.
도 4는 도 3에 도시한 소노스 메모리 소자에서 터널링 절연막이 복층으로 구성된 경우를 보여주는 단면도이다.4 is a cross-sectional view illustrating a case in which a tunneling insulating layer is formed of a plurality of layers in the sonos memory device illustrated in FIG. 3.
도 5는 도 3에 도시한 소노스 메모리 소자에서 차단막이 복층으로 구성된 경우를 보여주는 단면도이다.FIG. 5 is a cross-sectional view illustrating a case in which a blocking layer is formed of multiple layers in the sonos memory device illustrated in FIG. 3.
도 6 내지 도 8은 도 3에 도시한 소노스 메모리 소자의 제조 방법을 단계별로 보여주는 단면도들이다.6 to 8 are cross-sectional views illustrating a method of manufacturing the sonos memory device illustrated in FIG. 3 step by step.
도 9는 도 3에 도시한 소노스 메모리 소자의 C-V특성을 보여주는 그래프이다.FIG. 9 is a graph illustrating C-V characteristics of the sonos memory device illustrated in FIG. 3.
도 10은 900℃로 어닐링한 본 발명의 실시예 및 종래 기술에 의한 메모리 소자의 데이터 기록시간(programming time)에 따른 플랫 밴드 전압의 변화를 보여주 는 그래프이다.FIG. 10 is a graph showing a change in a flat band voltage according to a data writing time of an embodiment of the present invention annealed at 900 ° C. and a conventional technology.
도 11은 900℃로 어닐링한 본 발명의 실시예 및 종래 기술에 의한 메모리 소자의 데이터 소거시간(erasing time)에 따른 플랫 밴드 전압의 변화를 보여주는 그래프이다.FIG. 11 is a graph showing a change in the flat band voltage according to the data erasing time of the memory device according to the embodiment of the present invention and the prior art annealed at 900 ° C.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:반도체 기판 42:제1 불순물 영역(소오스 영역)40: semiconductor substrate 42: first impurity region (source region)
44:제2 불순물 영역(드레인 영역) 46:채널영역44: second impurity region (drain region) 46: channel region
48, 52:제1 및 제2 절연막 50:메모리 노드용 물질층48, 52: first and second insulating films 50: material layer for memory node
48a, 48':제1 및 제2 터널링 산화막 50a:메모리 노드층48a, 48 ': first and second
52a, 52a':제1 및 제2 차단막 54a:전극층52a, 52a ': first and
54:도전층 62:감광막 패턴54: conductive layer 62: photosensitive film pattern
본 발명은 반도체 메모리 소자에 관한 것으로서, 자세하게는 열적 안정성을 높일 수 있는 소노스 메모리 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE
반도체 메모리 장치의 데이터 저장 용량은 단위 면적당 메모리 셀의 수, 곧 집적도에 비례한다. 반도체 메모리 장치는 회로적으로 연결된 많은 메모리 셀들을 포함한다.The data storage capacity of the semiconductor memory device is proportional to the number of memory cells per unit area, that is, the degree of integration. BACKGROUND Semiconductor memory devices include many memory cells that are circuitry connected.
반도체 메모리 장치, 예컨대 DRAM의 경우, 메모리 셀 하나는 한 개의 트랜지 스터와 한 개의 커패시터로 구성되는 것이 일반적이다. 따라서 반도체 메모리 장치의 집적도를 높이기 위해서는 트랜지스터 및/또는 커패시터의 부피를 줄여야 한다.In the case of a semiconductor memory device, such as a DRAM, one memory cell is generally composed of one transistor and one capacitor. Therefore, in order to increase the density of semiconductor memory devices, the volume of transistors and / or capacitors should be reduced.
집적도가 낮은 초기의 반도체 메모리 장치의 경우, 사진 및 식각 공정에서 충분한 공정 마진을 갖고 있었다. 때문에 상기와 같이 트랜지스터 및/또는 커패시터의 부피를 줄이는 방법으로 반도체 메모리 장치의 집적도를 높이는데 어느 정도 효과를 얻을 수 있었다.Early semiconductor memory devices with low integration had sufficient process margins in the photolithography and etching processes. Therefore, the method of reducing the volume of transistors and / or capacitors as described above may have a certain effect in increasing the degree of integration of semiconductor memory devices.
그런데 반도체 기술의 발전과 관련 전자산업의 발전함에 따라 보다 높은 집적도를 갖는 반도체 메모리 장치에 대한 필요성이 대두되었으나, 기존의 방법은 이러한 필요성을 충족시키기에 역부족이었다.However, with the development of semiconductor technology and the related electronics industry, there is a need for a semiconductor memory device having a higher degree of integration, but the existing method is insufficient to meet this need.
한편, 반도체 메모리 장치의 집적도는 그 제조 공정에 적용되는 디자인 룰(design rule)과 밀접한 관계가 있다. 따라서 반도체 메모리 장치의 집적도를 높이기 위해서는 보다 엄격한 디자인 룰이 그 제조 공정에 적용되어야 한다. 이것은 곧 사진 및 식각공정의 공정 마진이 매우 낮다는 것을 의미하는 바, 다시 말하면 반도체 메모리 장치의 제조에 적용되는 사진 및 식각공정이 기존보다 훨씬 정밀해져야 함을 뜻한다.Meanwhile, the degree of integration of a semiconductor memory device is closely related to a design rule applied to the manufacturing process. Therefore, in order to increase the degree of integration of semiconductor memory devices, more stringent design rules must be applied to the manufacturing process. This means that the process margins of the photolithography and etching processes are very low, that is, the photolithography and etching processes applied to the manufacture of semiconductor memory devices should be much more precise than before.
반도체 메모리 장치의 제조 공정에서 사진 및 식각공정의 마진이 낮은 경우, 수율(yield)도 낮아진다. 때문에 수율 저하를 방지하면서 반도체 메모리 장치의 집적도를 높일 수 있는 새로운 방법을 찾을 필요가 있다.When the photo and etching process margins are low in the manufacturing process of the semiconductor memory device, the yield is also low. Therefore, there is a need to find a new way to increase the integration density of semiconductor memory devices while preventing yields.
이에 따라 트랜지스터 위쪽에 GMR 혹은 TMR 같은, 기존의 커패시터와 데이터 저장 작용이 다른 데이터 저장 매체를 구비하여 기존의 반도체 메모리 소자와 전혀 다른 구조를 갖는 반도체 메모리 소자들이 소개되고 있다.Accordingly, a semiconductor memory device having a structure completely different from that of a conventional semiconductor memory device is introduced by including a data storage medium having a data storage function different from that of a conventional capacitor, such as GMR or TMR, above the transistor.
소노스(SONOS) 메모리 소자도 새로이 등장한 반도체 메모리 소자 중의 하나인데, 도 1은 종래 기술에 의한 소노스 메모리 소자(이하, 종래의 메모리 소자)의 단면을 보여준다.Sonos memory device is also one of the newly emerging semiconductor memory device, Figure 1 shows a cross-sectional view of the conventional Sonos memory device (hereinafter, a conventional memory device).
도 1을 참조하면, 종래의 메모리 소자는 p형 반도체 기판(10)(이하, 반도체 기판이라 함)에 n형 도전성 불순물이 주입된 소오스 영역(12)과 드레인 영역(14)이 설정되어 있고, 소오스 및 드레인 영역들(12, 14)사이에 채널영역(16)이 설정되어 있다. 이러한 반도체 기판(10)의 채널영역(16) 상에 게이트 적층물(30)이 형성되어 있다. 게이트 적층물(30)은 터널링 산화막(18), 질화막(Si3N4)(20), 블록킹 산화막(22) 및 게이트 전극(24)이 순차적으로 적층되어 구성된다. 터널링 산화막(18)은 소오스 및 드레인 영역들(12, 14)과 접촉된다. 질화막(20)은 소정 밀도의 트랩 사이트(trap site)를 갖고 있다. 따라서 게이트 전극(24)에 소정의 전압이 인가되면서 터널링 산화막(18)을 통과한 전자들은 질화막(20)의 상기 트랩 사이트에 트랩(trap)된다.Referring to FIG. 1, in the conventional memory device, a
블로킹 산화막(22)은 상기 전자들이 트랩되는 과정에서 전자들이 게이트 전극(24)으로 이동되는 것을 차단하기 위한 것이다.The blocking
이와 같은 종래의 메모리 소자는 질화막(20)의 상기 트랩 사이트에 전자가 트랩되었을 때와 트랩되지 않았을 때 문턱 전압(threshold voltage)이 달라진다. 종래의 메모리 소자는 이러한 성질을 이용하여 정보를 저장하고 읽을 수 있다.Such a conventional memory device has a threshold voltage when electrons are trapped at the trap site of the
그러나, 종래와 같은 소노스 메모리 소자는 데이터 소거 시간이 길뿐만 아니 라 저장된 데이터를 정상적으로 유지할 수 있는 시간, 곧 리텐션 시간(retention time)이 짧은 문제가 있다.However, the conventional Sonos memory device has a problem of not only having a long data erasing time but also a short time for maintaining the stored data normally, that is, a retention time.
이러한 문제를 해소하기 위해, 트랩층인 질화막(20)을 고유전율을 갖는 산화막인 HfO2막으로 대체하고, 블록킹 산화막(22)을 Al2O3막으로 대체한 소노스 메모리 소자가 제시된 바 있다.In order to solve this problem, there has been proposed a Sonos memory device in which the
이와 같이 질화막(20)과 블록킹 산화막(22)을 각각 HfO2막과 Al2O3막으로 대체하는 경우, 상기 문제들이 개선될 수 있다. 하지만, 대부분 고유전율을 갖는 금속 산화막의 결정화 온도가 700℃∼800℃인 반면, 일반적인 MOS 공정의 온도, 예컨대 소오스 및 드레인 영역(12, 14)에 주입된 도전성 불순물을 활성화시키기 위한 공정의 온도가 900℃이상인 점을 감안하면, 질화막(20)과 블록킹 산화막(22)을 상기한 바와 같은 고유전율을 갖는 금속 산화막으로 대체하더라도 상기 MOS 공정에서 상기 고유전율을 갖는 금속 산화막이 결정화되는 것은 피할 수 없다.As described above, when the
상기 고유전율을 갖는 금속 산화막의 결정화에 따르는 문제점은 다음과 같다.Problems caused by crystallization of the metal oxide film having the high dielectric constant are as follows.
첫째, 상기 트랩층의 표면 거칠기(roughness)가 커지게 되어, 트랩층으로 사용된 금속 산화막과 블록킹 산화막으로 사용된 금속 산화막사이의 유효거리가 일정하지 않게 되고, 결국 리텐션 특성이 저하될 수 있다.First, the surface roughness of the trap layer is increased, so that the effective distance between the metal oxide film used as the trap layer and the metal oxide film used as the blocking oxide film is not constant, and thus retention characteristics may be degraded. .
둘째, 상기 트랩층의 트랩 사이트 밀도는 상기 트랩층이 비정질일 때 가장 높다. 그런데, 상기 트랩층이 결정화되는 경우, 상기 트랩층의 트랩 사이트 밀도가 낮아져서 상기 트랩층의 메모리 노드막으로서의 특성이 저하될 수 있다. Second, the trap site density of the trap layer is highest when the trap layer is amorphous. By the way, when the trap layer is crystallized, the trap site density of the trap layer may be lowered, thereby degrading the characteristics of the trap layer as a memory node film.
셋째, 900℃이상의 고온 MOS 공정에서, 트랩층으로 사용되는 고유전율 금속 산화막을 구성하는 물질, 예컨대 HfO2와 블록킹 산화막으로 사용되는 고유전율 금속 산화막을 구성하는 물질, 예컨대 Al2O3가 섞이게 된다. 이 결과, 상기 트랩층과 상기 블록킹 산화막의 경계를 구분하기 어렵게 된다.Third, in the high temperature MOS process of 900 ° C. or higher, a material constituting the high dielectric constant metal oxide film used as the trap layer, such as
넷째, 열적으로 불안정하다. 이러한 사실은 도 2를 참조함으로써 보다 명확해진다.Fourth, it is thermally unstable. This fact becomes clearer with reference to FIG. 2.
구체적으로, 도 2에 도시된 C-V특성곡선에서, 제1 그래프(G1)는 터널링 산화막(SiO2) 상에 HfO2막과 Al2O3막을 순차적으로 형성한 직후의 C-V특성을 보여준다. 그리고 제2 그래프(G2)는 터널링 산화막(SiO2) 상에 HfO2막과 Al2O3막을 순차적으로 형성한 다음, 그 결과물을 900℃에서 어닐한 후 측정한 C-V특성을 보여준다. 곧, 제1 그래프(G1)는 HfO2막 및 Al2O3막이 결정화되기 전의 C-V특성을 보여주고, 제2 그래프(G2)는 결정화된 후의 C-V특성을 보여준다.Specifically, in the C-V characteristic curve shown in FIG. 2, the first graph G1 shows the C-V characteristics immediately after sequentially forming an
제1 및 제2 그래프들(G1, G2)을 비교하면, 결정화 전과 후에 C-V특성이 일치하지 않는다는 것을 알 수 있다. 특히, 게이트 전압(Vg)이 1V에 가까워지면서 제1 그래프(G1)는 심하게 왜곡(distortion)되는 것을 볼 수 있다.Comparing the first and second graphs G1 and G2, it can be seen that the C-V characteristics do not match before and after crystallization. In particular, it can be seen that the first graph G1 is severely distorted as the gate voltage Vg approaches 1V.
이와 같이, 제1 및 제2 그래프들(G1, G2)이 일치하지 않고 심하게 왜곡되는 것은 결정화 전후의 열적 상태가 불안정하기 때문이다.As such, the first and second graphs G1 and G2 do not coincide and are severely distorted because the thermal state before and after crystallization is unstable.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로써, 리텐션 특성을 정상적으로 유지하면서 트랩층, 곧 메모리 노드 층이 고온 MOS 공정에서 비정질 상태로 유지될 수 있는 소노스 메모리 소자(SONOS memory device)를 제공함에 있다.The technical problem to be achieved by the present invention is to improve the above-described problems of the prior art, so that the trap layer, the memory node layer can be maintained in an amorphous state in the high temperature MOS process while maintaining the retention characteristics normally To provide a device (SONOS memory device).
본 발명이 이루고자 하는 다른 기술적 과제는 상기 소노스 메모리 소자의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the sonos memory device.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판과 상기 반도체 기판에 형성되어 스위칭 기능과 데이터 저장기능 모두를 갖는 다기능 소자를 구비하는 것을 특징으로 하는 소노스 메모리 소자를 제공한다.In order to achieve the above technical problem, the present invention provides a sonos memory device characterized in that it comprises a semiconductor substrate and a multifunction device formed on the semiconductor substrate having both a switching function and a data storage function.
상기 다기능 소자는 상기 반도체 기판에 소정의 도전성 불순물이 주입되어 형성된 것으로, 소정 간격으로 이격되어 있고, 사이에 채널이 형성되어 있는 제1 및 제2 불순물 영역과 상기 제1 및 제2 불순물 영역사이의 반도체 기판 상에 형성된 데이터 저장형 적층물을 포함한다.The multifunction device is formed by injecting a predetermined conductive impurity into the semiconductor substrate, and is disposed between the first and second impurity regions and the first and second impurity regions, which are spaced at predetermined intervals, and have channels formed therebetween. And a data storage stack formed on the semiconductor substrate.
상기 데이터 저장형 적층물은 터널링 산화막, 데이터가 저장되는 메모리 노드층, 차단막 및 전극층이 순차적으로 적층된 것이다.In the data storage stack, a tunneling oxide layer, a memory node layer in which data is stored, a blocking layer, and an electrode layer are sequentially stacked.
상기 터널링 산화막은 단층 또는 복층이다.The tunneling oxide film is a single layer or a multilayer.
상기 차단막은 단층 또는 복층이다.The blocking film is a single layer or a multilayer.
상기 메모리 노드층은 MON층 또는 MSiON층이다. 상기 MON 및 MSiON에서 "M"은 금속 물질을 나타낸다.The memory node layer is a MON layer or an MSiON layer. In the MON and MSiON "M" represents a metallic material.
상기 "M"은 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이다. 상기 란탄 계열 원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이다. "M" is Hf, Zr, Ta, Ti, Al, or lanthanum series element (Ln). The lanthanum-based element (Ln) is La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb or Lu.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판과 상기 반도체 기판 상에 데이터를 저장할 수 있는 게이트 적층물을 구비하는 메모리형 트랜지스터를 구비하는 소노스 메모리 소자의 제조 방법에 있어서, 게이트 적층물은In order to achieve the above another technical problem, the present invention provides a method for manufacturing a sonos memory device having a semiconductor transistor and a memory transistor having a gate stack capable of storing data on the semiconductor substrate, the gate stack silver
상기 반도체 기판 상에 제1 터널링 산화막, 데이터가 저장되는 금속산화질화물층, 제1 차단막 및 도전층을 순차적으로 형성하는 제1 단계, 상기 도전층의 소정 영역 상에 마스크를 형성하는 제2 단계, 상기 마스크 둘레의 상기 도전층, 제1 차단막, 금속산화질화물층 및 제1 터널링 산화막을 순차적으로 식각하는 제3 단계 및 상기 마스크를 제거하는 제4 단계를 거쳐 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법을 제공한다.A first step of sequentially forming a first tunneling oxide film, a metal oxynitride layer in which data is stored, a first blocking film, and a conductive layer on the semiconductor substrate, a second step of forming a mask on a predetermined region of the conductive layer, And a third step of sequentially etching the conductive layer, the first blocking layer, the metal oxynitride layer, and the first tunneling oxide layer around the mask and the fourth step of removing the mask. It provides a method of manufacturing.
상기 제1 단계에서 상기 제1 터널링 산화막과 상기 금속산화질화물층사이에 제2 터널링 산화막을 더 형성하고, 상기 제1 차단막과 상기 도전층사이에 제2 차단막을 더 형성한다.In the first step, a second tunneling oxide film is further formed between the first tunneling oxide film and the metal oxynitride layer, and a second blocking film is further formed between the first blocking film and the conductive layer.
상기 금속산화질화물층은 ALCVD, CVD, LPCVD, PECVD, 반응성 스퍼터링을 이용하여 형성한다.The metal oxynitride layer is formed using ALCVD, CVD, LPCVD, PECVD, reactive sputtering.
상기 금속산화질화물층은 MON막 또는 MSiON막(M은 금속물질)으로 형성한다. 이때, 상기 MON막 및 MSiON막은 각각 MO막과 MSiO막을 먼저 형성한 후, 그 결과물을 질화시켜 형성할 수 있다. 또한, 상기 MON막 및 MSiON막은 각각 MN막과 MSiN막을 먼저 형성한 후, 그 결과물을 산화시켜 형성할 수도 있다.The metal oxynitride layer is formed of a MON film or an MSiON film (M is a metal material). In this case, the MON film and the MSiON film may be formed by first forming the MO film and the MSiO film, and then nitriding the resultant. In addition, the MON film and the MSiON film may be formed by first forming an MN film and an MSiN film, respectively, and then oxidizing the resultant.
상기 MO막 또는 상기 MSiO막은 질소 함량이 1%∼80%가 되도록 질화한다.The MO film or the MSiO film is nitrided so that the nitrogen content is 1% to 80%.
이러한 본 발명의 소노스 메모리 소자를 이용하면, 종래의 소노스 메모리 소 자보다 데이터 기록시간 및 데이터 소거시간을 훨씬 짧게 할 수 있다. 따라서 데이터 처리속도를 종래보다 훨씬 높일 수 있다. 그리고 MOS 공정 후에도 메모리 노드층을 비정질 상태로 유지할 수 있다. 따라서 상기 메모리 노드층의 결정화에 기인한 종래의 문제들, 예를 들면 메모리 노드층의 트랩 사이트 밀도 감소하는 문제, 표면 거칠기 증가에 따른 리텐션 특성 저하되는 문제, 메모리 노드층을 구성하는 물질과 차단막을 구성하는 물질이 섞이는 문제 등을 개선할 수 있다. 이와 함께 열적 안정성도 확보할 수 있다.Using the Sonos memory element of the present invention, the data writing time and the data erasing time can be made much shorter than the conventional Sonos memory element. Therefore, the data processing speed can be much higher than before. After the MOS process, the memory node layer can remain in an amorphous state. Therefore, the conventional problems due to the crystallization of the memory node layer, for example, the problem of decreasing the trap site density of the memory node layer, the problem of deterioration of retention characteristics due to the increase of surface roughness, the material and the barrier film forming the memory node layer It is possible to improve the problem of mixing the materials constituting the. In addition, thermal stability can be secured.
이하, 본 발명의 실시예들에 의한 소노스 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a sonos memory device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity.
먼저, 소노스 메모리 소자에 대해 설명한다.First, the sonos memory element will be described.
도 3을 참조하면, 본 발명의 실시예에 의한 소노스 메모리 소자는 기판(40), 예컨대 p형 반도체 기판에 제1 및 제2 불순물 영역(42, 44)을 갖고 있다. 제1 및 제2 불순물 영역(42, 44)은 소정의 도전성 불순물, 예컨대 n형 도전성 불순물이 소정의 깊이로 이온 주입되어 형성된 것이다. 제1 및 제2 불순물 영역(42, 44)은 소정 간격으로 이격되어 있고, 두 영역들(42, 44)사이에 소정의 도전성 불순물이 주입된 채널 영역(46)이 형성되어 있다. 채널영역(46)은 제1 불순물 영역(42)에서 제2 불순물 영역(44)까지 형성되어 있다.Referring to FIG. 3, a sonos memory device according to an embodiment of the present invention has first and
이하, 제1 및 제2 불순물 영역(42, 44)을 각각 소오스 및 드레인 영역이라 한다.
Hereinafter, the first and
소오스 및 드레인 영역(42, 44)사이의 반도체 기판(40), 곧 채널 영역(46) 상에 데이터 저장형 게이트 적층물(60)(이하, 게이트 적층물이라 함)이 형성되어 있다. 게이트 적층물(60)은 터널링 산화막(48a), 메모리 노드층(50a), 차단막(52a) 및 전극층(54a)이 순차적으로 적층되어 구성된다. 터널링 산화막(48a)은 채널영역(46)의 전면과 접촉되고, 가장자리는 소오스 및 드레인 영역(42, 44)과 접촉된다. 터널링 산화막(48a)은 1.5nm∼4nm의 실리콘 산화막(SiO2)인 것이 바람직하나, 다른 절연막일 수 있다.A data storage gate stack 60 (hereinafter referred to as a gate stack) is formed on the
전극층(54a)에 적정 전압이 인가되어 터널링 산화막(48a)을 통과한 전자들은 메모리 노드층(50a)에 트랩된다. 메모리 노드층(50a)에 전자가 트랩된 경우와 그렇지 않은 경우는 각각 데이터 1이 저장된 경우와 0이 저장된 경우에 대응될 수 있다. 게이트 적층물(60)에 이러한 메모리 노드층(50a)이 포함되어 있기 때문에, 게이트 적층물(60)을 데이터 저장형이라 부를 수 있다.Electrons that pass through the
상기한 바와 같이 메모리 노드층(50a)은 전자가 트랩되는 트랩층으로 사용되기 때문에, 메모리 노드층(50a)의 트랩 사이트 밀도는 가능한 높은 것이 바람직하다. 이러한 측면에서 메모리 노드층(50a)은 900℃이상의 고온 MOS 공정에서 결정화되지 않는 것이 바람직하다. 이러한 점을 고려할 때, 메모리 노드층(50a)은 질소(N) 함량이 많은 MON층 또는 MSiON층인 것이 바람직하다. 상기 MON층 및 MSiON층은 모두 비정질로써, 질소(N) 함량은 1%∼80%정도이다. 상기 MON층 및 MSiON층에서 "M"은 금속물질로써 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이다. 상기 란탄계열원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이 다. 차단막(52a)은 메모리 노드층(50a)과 전극층(54a)사이에서 캐리어, 특히 메모리 노드층(50a)에 트랩된 전자들이 전극층(54a)으로 이동되는 것을 방지하기 위한 것이다. 차단막(52a)은 고유전율을 갖는 절연막, 예를 들면 알루미나(Al2O3)막이거나 실리콘 산화막(SiO2)이다. 전극층(54a)은 게이트 전극으로 사용되며, 도전성 불순물이 도핑된 폴리 실리콘층이다. 전극층(54a)은 다른 도전층, 예컨대 텅스텐 실리사이드층일 수 있다.As described above, since the
한편, 게이트 적층물(60)의 전극층(54a)에 인가되는 전압의 크기에 따라 소오스 및 드레인 영역(42, 44)사이의 채널영역(46)이 턴온(turn on)되거나 턴오프 (turn off)된다. 곧, 전극층(54a)에 적정 전압을 인가함으로써, 채널영역(46)의 상태를 스위칭할 수 있다. 따라서 소오스 및 드레인 영역(42, 44)과 게이트 적층물(60)은 스위칭 기능을 갖는 소자(예컨대, 트랜지스터)가 된다. 또한, 게이트 적층물(60)에 상기한 바와 같이 데이터가 저장될 수 있는 메모리 노드층(50a)이 포함되어 있기 때문에, 상기 스위칭 기능을 갖는 소자는 데이터 저장 기능을 갖는 것으로 볼 수 있다. 결국, 소오스 및 드레인 영역(42, 44)과 게이트 적층물(60)을 포함하는 상기 소자는 스위칭 기능과 데이터 저장 기능을 갖는 다기능 소자가 된다. 상기 다기능 소자는 그 구성만을 놓고 볼 때, 트랜지스터라 할 수 있으나, 상기한 바와 같이 스위칭 기능뿐만 아니라 데이터 저장 기능도 갖고 있기 때문에, 데이터 저장형 또는 메모리 형 트랜지스터라 부를 수 있다.Meanwhile, the
한편, 도 4에 도시한 바와 같이 제1 터널링 산화막(48a)과 메모리 노드층(50a)사이에 제2 터널링 산화막(48a')이 더 구비될 수 있다. 이 경우, 제1 터널링 산화막(48a)은 0.5nm∼1nm 정도의 두께를 갖는 실리콘 산화막이고, 제2 터널링 산화막(48a')은 2nm∼5nm 정도의 두께를 갖는 알루미나막인 것이 바람직하다.4, a second
도 4에서 참조부호 60'은 상기한 바와 같이 복층으로 된 터널링 산화막을 포함하는 제1 게이트 적층물을 나타낸다.In FIG. 4,
다른 한편으로, 도 5에 도시한 바와 같이, 도 3에 도시한 소노스 메모리 소자에서 제1 차단막(52a)과 전극층(54a)사이에 제2 차단막(52a')이 더 구비될 수 있다. 곧, 메모리 노드층(50a)과 전극층(54a)사이에 복층의 차단막이 구비될 수 있다. 이 경우에 제1 차단막(52a)은 2nm∼4nm 정도의 두께를 갖는 알루미나막이고, 제2 차단막(52a')은 3nm∼30nm의 두께를 갖는 고유전율의 절연막인 것이 바람직하다. 상기 상기 고유전율의 절연막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5) 또는 티타늄 산화막(TiO2) 등이 될 수 있다.On the other hand, as shown in FIG. 5, the
또한, 도면에 도시하지는 않았지만, 도 4 및 도 5에 도시한 경우를 모두 포함하는 소노스 메모리 소자가 있을 수 있다.Although not illustrated in the drawings, there may be a sonos memory device including both the cases illustrated in FIGS. 4 and 5.
도 3, 도 4 또는 도 5에 도시한 소노스 메모리 소자의 동작을 설명하면, 전극층(54a)을 통해서 게이트 적층물(60)에 소정의 게이트 전압(Vg)을 인가하고, 드레인 영역(44)에 소정의 드레인 전압(Vd)을 인가하여 메모리 노드층(50a)에 데이터를 저장한다. 저장된 데이터는 게이트 적층물(60)에 소정의 게이트 전압(Vg'<Vg)을 인가하고, 드레인 영역(44)에 소정의 드레인 전압(Vd'<Vd)을 인가한 다음, 소오스 및 드레인 영역(42, 44)사이에 흐르는 전류값의 대소를 판단하여 읽는다.Referring to the operation of the sonos memory device shown in FIG. 3, 4, or 5, a predetermined gate voltage Vg is applied to the
다음에는 상술한 소노스 메모리 소자의 제조 방법에 대해 설명한다. Next, the method of manufacturing the above-described Sonos memory element will be described.
먼저, 도 6을 참조하면, 소정의 불순물, 예컨대 p형 불순물이 도핑된 반도체 기판(40) 상에 제1 절연막(48), 메모리 노드용 물질층(50), 제2 절연막(52) 및 도전층(54)을 순차적으로 형성한다. 이어서 도전층(54)의 소정 영역 상에 게이트 적층물이 형성될 영역을 한정하는 감광막 패턴(62)을 형성한다. 제1 절연막(48)은 단층 또는 복층으로 형성할 수 있다. 전자의 경우, 제1 절연막(48)은 실리콘 산화막으로 형성하되, 그 두께는 1.5nm∼4nm 정도가 되도록 형성한다. 후자의 경우, 0.5nm∼1nm 정도의 두께로 실리콘 산화막을 먼저 형성한 다음, 상기 실리콘 산화막 상에 2nm∼5nm정도의 두께로 알루미나막을 형성할 수 있다. 이와 같이 단층 또는 복층으로 형성되는 제1 절연막(48)은 터널링 산화막으로 사용된다. 메모리 노드용 물질층(50)은 소정 두께를 갖는 MON층 또는 MSiON층으로 형성한다. 상기 MON층 및 MSiON층에서 "M"은 금속물질을 나타낸다. 상기 "M"은 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이다. 상기 란탄 계열 원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이다.First, referring to FIG. 6, a first insulating
메모리 노드용 물질층(50)을 상기 MON층 또는 MSiON층으로 형성하는 경우, 다음 세가지 방법이 사용될 수 있다.When the
첫째는 제1 절연막(48) 상에 한 공정으로 MON층 또는 MSiON층을 형성하는 방법이다.The first method is to form the MON layer or the MSiON layer on the first insulating
둘째는 제1 절연막(48) 상에 MO막 또는 MSiO막을 먼저 형성한 다음, 상기 MO막 또는 MSiO막을 질화시키는 방법이다.The second method is to first form an MO film or an MSiO film on the first insulating
셋째는 제1 절연막(48) 상에 MN막 또는 MsiN막을 먼저 형성한 다음, 그 결과 물을 산화시키는 방법이다.Third, an MN film or an MsiN film is first formed on the first insulating
상기 첫 번째 방법의 경우, 상기 MON층 또는 MSiON층은 ALCVD(Atomic Layer Chemical Vapor Deposition), CVD, LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 반응성 스퍼터링을 이용하여 형성한다. 그러나 이외의 다른 장치를 이용하여 형성할 수도 있다.In the first method, the MON layer or the MSiON layer is formed using atomic layer chemical vapor deposition (ALCVD), CVD, low pressure CVD (LPCVD), plasma enhanced CVD (PECVD), or reactive sputtering. However, it can also form using other apparatuses.
상기 두 번째 방법의 경우, 상기 MO막 또는 MSiO막의 질화처리는 질소(N2)나 암모늄(NH3) 분위기에서 플라즈마처리하는 방법, 암모늄 분위기에서 급속열처리(RTA)하는 방법, 암모늄 분위기의 노(furnace)에서 처리하는 방법, 질소(N)를 이온주입하는 방법을 이용하여 수행할 수 있다. 이때, 상기 RTA를 이용하거나 노(furnace)를 이용하는 경우, 그 공정 온도는 200℃∼1,300℃인 것이 바람직하다.In the second method, nitriding of the MO film or MSiO film is performed by plasma treatment in an atmosphere of nitrogen (N 2) or ammonium (NH 3), rapid thermal treatment (RTA) in an ammonium atmosphere, and furnace of ammonium atmosphere. It can be carried out using a method of treating in, a method of ion implanting nitrogen (N). In this case, when using the RTA or using a furnace (furnace), the process temperature is preferably 200 ℃ to 1,300 ℃.
상기 세 번째 방법의 경우, 상기 산화는 100℃∼1,300℃에서 산소 분위기의 노(furnace)를 이용하거나 산소 분위기에서 RTA를 이용하여 수행할 수 있다. 이때, 상기 산소 분위기를 위한 가스는 산소(O2), 수증기(H20) 오존(O3) 또는 산화질소(N2O)를 사용한다.In the third method, the oxidation may be performed using a furnace in an oxygen atmosphere at 100 ° C. to 1,300 ° C. or using RTA in an oxygen atmosphere. At this time, the gas for the oxygen atmosphere uses oxygen (O2), water vapor (H20) ozone (O3) or nitrogen oxide (N2O).
이와 같이, 상기 MON층 또는 MSiON층을 형성하는 경우에 질소(N) 함량은 1%∼80% 정도가 되게 하는 것이 바람직하다.Thus, when forming the said MON layer or MSiON layer, it is preferable to make nitrogen (N) content into about 1%-about 80%.
한편, 본 발명자는 실험을 통해서 상기 두 번째 방법으로 상기 MON층 또는 MSiON층을 형성하는 경우, 공정 조건(온도)에 따라 상기 MON층 또는 MSiON층에 유입되는 질소량이 달라지고, 그 결과 소노스 메모리 소자의 히스테리시스 특성이 달 라지는 것을 알 수 있었다.On the other hand, when the inventors formed the MON layer or the MSiON layer by the second method through an experiment, the amount of nitrogen flowing into the MON layer or the MSiON layer varies according to the process conditions (temperature), and as a result, the sonos memory It can be seen that the hysteresis characteristics of the device are different.
본 발명자는 상기 실험에서 MON층과 MSiON층 중에서 MON층을 상기 두 번째 방법으로 형성하였고, 질소분위기의 RTA공정, 곧 RTN(Rapid Thermal Nitridation)공정을 이용하였다.The present inventors formed the MON layer among the MON layer and the MSiON layer by the second method in the above experiment, and used an RTA process of a nitrogen atmosphere, that is, a Rapid Thermal Nitridation (RTN) process.
아래의 표 1은 본 발명의 실험 결과를 나타낸다.Table 1 below shows the experimental results of the present invention.
표 1을 참조하면, 공정온도가 높아질수록 히스테리시스가 증가하는 것을 알 수 있는데, 이는 공정온도가 높아질수록 MON층으로 더 많은 질소가 유입되어 상기 MON층의 트랩 사이트 밀도가 높아진 것에 따른 것으로 보여진다.Referring to Table 1, it can be seen that hysteresis increases as the process temperature increases, which is due to the increase in the trap site density of the MON layer due to more nitrogen flowing into the MON layer as the process temperature increases.
이를 통해서 상기 MON층을 형성할 때, 공정온도를 조절함으로써, MON층에 유입되는 질소량을 조절할 있고, 그 결과 상기 MON층의 열적 안정성과 트랩 사이트 밀도를 효과적으로 조절할 수 있음을 알 수 있다.Through this, when forming the MON layer, by adjusting the process temperature, it can be seen that the amount of nitrogen flowing into the MON layer can be adjusted, and as a result, it is possible to effectively control the thermal stability and trap site density of the MON layer.
다음, 제2 절연막(52)은 제1 절연막(48)과 마찬가지로 단층 또는 복층으로 형성할 수 있는데, 전자의 경우는 알루미나막 또는 실리콘 산화막으로 형성하고, 후자의 경우는 2nm∼4nm 정도의 두께로 알루미나막을 먼저 형성한 다음, 이 위에 3nm∼20nm 정도의 두께로 고유전율 절연막을 형성한다. 상기 고유전율 절연막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5) 또는 티타늄 산화막(TiO2) 등으로 형성한다. 도전층(54)은 도전성 불순물이 도핑된 폴리 실리콘층 으로 형성하거나 다른 도전성 물질층, 예컨대 텅스텐 실리사이드층으로 형성한다.Next, the second insulating
계속해서, 도 7을 참조하면, 감광막 패턴(62)을 식각 마스크로 사용하여 반도체 기판(40) 상에 형성된 적층물들을 역순으로 반도체 기판(40)이 노출될 때까지 단계적으로 식각한다. 이 결과, 반도체 기판(40)의 소정 영역 상에 제1 터널링 산화막(48a), 메모리 노드층(50a), 제1 차단막(52a) 및 전극층(54a)으로 이루어진 게이트 적층물(60)이 형성된다. 제1 터널링 산화막(48a), 메모리 노드층(50a), 제1 차단막(52a) 및 전극층(54a)은 각각 제1 절연막(48), 메모리 노드용 물질층(50), 제2 절연막(52) 및 도전층(54)을 패터닝한 결과물이다. 상기 식각 후, 감광막 패턴(62)을 제거한다.Subsequently, referring to FIG. 7, using the
도 8을 참조하면, 게이트 적층물(60)을 마스크로 하여 반도체 기판(40)에 소정의 도전성 불순물, 예컨대 반도체 기판(40)에 주입된 불순물과 반대되는 타입의 도전성 불순물을 소정의 깊이로 이온 주입한다. 이렇게 해서, 게이트 적층물(60) 둘레의 반도체 기판(40)에 제1 및 제2 불순물 영역(42, 44), 곧 소오스 및 드레인 영역이 형성된다.Referring to FIG. 8, ion-conductive impurities of a type opposite to impurity implanted into the
이후, 소오스 및 드레인 영역(42, 44)의 도전성 불순물을 활성화시키기 위한 고온 열처리 공정을 진행한다.Thereafter, a high temperature heat treatment process for activating conductive impurities in the source and drain
한편, 본 발명자는 이러한 열처리 후, MO층 및 MON층에 대한 TEM사진 분석을 통해서, 상기 MO층의 경우 결정화된 반면, 상기 MON층의 경우, 비정질 상태가 그대로 유지된 것을 알 수 있었다.On the other hand, the present inventors, after the heat treatment, through the TEM photograph analysis of the MO layer and the MON layer, it was found that the crystallization of the MO layer, while in the case of the MON layer, the amorphous state was maintained as it is.
또한, AFM(Atomic Force Microscope)을 이용한 표면 거칠기(roughness) 분석 에서 상기 MO층은 표면 거칠기가 5.3Å정도인 반면, 상기 MON층의 표면 거칠기는 2.3Å정도로, 상기 MON층의 표면 거칠기가 훨씬 작다는 것을 알 수 있었다.In addition, in the surface roughness analysis using AFM (Atomic Force Microscope), the MO layer has a surface roughness of about 5.3 GPa, whereas the surface roughness of the MON layer is about 2.3 GPa, and the surface roughness of the MON layer is much smaller. Could know.
본 발명자는 또한 상술한 본 발명의 실시예에 의한 소노스 메모리 소자의 열적 안정성을 검증하기 위한 실험(이하, 제1 실험)을 실시하였다.The present inventors also conducted an experiment (hereinafter referred to as a first experiment) for verifying the thermal stability of the sonos memory device according to the embodiment of the present invention described above.
본 발명의 실시예에 의한 소노스 메모리 소자의 열적 안정성은 바로 제1 절연막(48), 메모리 노드용 물질층(50) 및 제2 절연막(52)으로 구성되는 적층물의 열적 안정성과 직결된다.The thermal stability of the Sonos memory device according to the embodiment of the present invention is directly connected to the thermal stability of the stack including the first insulating
이에 따라, 본 발명자는 도 6에 도시한 제조과정에서 제1 절연막(48)을 실리콘 산화막(SiO2)으로 형성하였다. 그리고 메모리 노드용 물질층(50), 곧 MON층을 HfON층으로 형성하였다. 또한, 제2 절연막(52)을 알루미늄 산화막(Al2O3)으로 형성하였다.Accordingly, the inventor formed the first insulating
이후, 본 발명자는 도 7에 도시한 바와 같은 게이트 적층물(60)을 형성하였다. 그리고 도 7에 도시한 바와 같이 기판(40)에 소오스 및 드레인 영역들(42, 44)을 형성하기에 앞서 전극층(54a)에 게이터 전압(Vg)을 인가하여 게이트 적층물(60)이 형성된 결과물에 대한 C-V특성을 측정(이하, 제1 측정)하였다.The inventor then formed a
계속해서, 본 발명자는 상기 제1 측정 이후에 게이트 적층물(60)이 형성된 결과물을 900℃ 정도로 어닐(anneal)한 후, 전극층(54a)에 게이트 전압(Vg)을 인가하여 게이트 적층물(60)이 형성된 결과물에 대한 C-V특성을 측정(이하, 제2 측정)하였다.Subsequently, the present inventors anneal the resultant in which the
한편, 본 발명자는 상기 제2 측정을 위한 게이트 적층물(60)에 대한 어닐을 도 7에 도시한 바와 같이 기판(40)에 소오스 및 드레인 영역들(42, 44)을 형성하는 과정을 통해 실시할 수도 있었다.On the other hand, the inventor performed the annealing of the
도 9는 상기 제1 및 제2 측정에 대한 결과를 보여준다.9 shows the results for the first and second measurements.
도 9에서 참조부호 G3는 상기 제1 측정에 대한 결과를 보여주는 제1 그래프를 나타내고, G4는 상기 제2 측정에 대한 결과를 보여주는 제2 그래프를 나타낸다.In FIG. 9, reference numeral G3 denotes a first graph showing the result of the first measurement, and G4 denotes a second graph showing the result of the second measurement.
제3 및 제4 그래프들(G3, G4)을 비교하면, 종래 기술에 의한 소노스 메모리 소자의 C-V특성을 보여주는 도 2에 도시된 제1 및 제2 그래프들(G1, G2)일 일치하지 않는 것과 달리, 제3 및 제4 그래프들(G3, G4)을 정확하게 일치하는 것을 알 수 있다.Comparing the third and fourth graphs G3 and G4, the first and second graphs G1 and G2 illustrated in FIG. 2, which show the CV characteristics of the Sonos memory device according to the related art, do not coincide with each other. In contrast, it can be seen that the third and fourth graphs G3 and G4 correspond exactly.
제3 및 제4 그래프들(G3, G4)이 정확하게 일치한다는 것은 본 발명의 실시예에 의한 소노스 메모리 소자의 경우, 종래와 달리 어닐과 관계없이 열정 안정성이 한결같다는 것을 의미한다.Exactly matching the third and fourth graphs G3 and G4 means that in the case of the Sonos memory device according to the embodiment of the present invention, the passion stability is the same regardless of the annealing, unlike the conventional art.
다음, 본 발명자는 기록시간(programming time)에 따른 플랫 밴드 전압의 변화와 소거시간(erasing time)에 따른 플랫 밴드 전압의 변화를 알아보기 위한 실험(이하, 제2 실험)을 실시하였다.Next, the present inventors conducted an experiment (hereinafter referred to as a second experiment) to determine a change in the flat band voltage according to a programming time and a change in the flat band voltage according to an erasing time.
상기 제2 실험에서 본 발명자는 도 8에 도시한 본 발명의 실시예에 의한 소노스 메모리 소자(이하, 제1 메모리 소자)의 제1 터널링 산화막(48a), 메모리 노드층(50a) 및 제1 차단막(52a)을 각각 SiO2막, HfON막 및 Al2O3막으로 형성하였다. 그리고 상기 제1 메모리 소자와 비교하기 위한 대상으로 제1 터널링 산화막(48a), 메모리 노드층(50a) 및 제1 차단막(52a)을 각각 SiO2막, HfO2막 및 Al2O3막으로 형 성한 종래의 소노스 메모리 소자(이하, 제2 메모리 소자)를 준비하였다. 상기 제1 및 제2 메모리 소자들을 준비하는 과정에서 제1 터널링 산화막(48a), 메모리 노드층(50a) 및 제1 차단막(52a)이 포함된 결과물을 900℃ 정도로 어닐하였다.In the second experiment, the inventors of the present invention show a first
이와 같이 상기 제1 및 제2 메모리 소자들을 준비한 후, 본 발명자는 상기 제1 및 제2 메모리 소자들에 대한 데이터 기록시간에 따른 플랫 밴드 전압의 변화를 측정(이하, 제3 측정)하였다. 상기 제3 측정에서 10V 정도의 기록전압 및 소거전압을 인가하였다.After preparing the first and second memory devices as described above, the present inventors measured a change in the flat band voltage according to the data writing time for the first and second memory devices (hereinafter, referred to as a third measurement). In the third measurement, a write voltage and an erase voltage of about 10V were applied.
도 10은 상기 제3 측정 결과를 보여준다.10 shows the third measurement result.
도 10에서 참조부호 G5는 상기 제2 메모리 소자에 대한 상기 제3 측정 결과를 보여주는 제5 그래프이다. 그리고 참조부호 G6은 상기 제1 메모리 소자에 대한 상기 제3 측정 결과를 보여주는 제6 그래프이다.
제5 및 제6 그래프들(G5, G6)을 비교하면, 기록시간에 따른 플랫 밴드 전압(Vfb)의 변화 또는 플랫 밴드의 이동은 제6 그래프(G6)에서 훨씬 큰 것을 알 수 있다.In FIG. 10, reference numeral G5 is a fifth graph showing the third measurement result for the second memory device. Reference numeral G6 denotes a sixth graph showing the third measurement result for the first memory device.
Comparing the fifth and sixth graphs G5 and G6, it can be seen that the change in the flat band voltage Vfb or the flat band shift with the recording time is much larger in the sixth graph G6.
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기록시간의 변화가 매우 작은데도 플랫 밴드 전압 또는 플랫 밴드의 이동이 크게 증가하는 것은 상기 기록시간의 변화 동안에 데이터를 충분히 기록할 수 있음을 의미한다. 따라서 상기 제1 메모리 소자의 경우, 데이터 기록시간을 상기 제2 메모리 소자보다 훨씬 짧게 할 수 있다.The large increase in the flat band voltage or the flat band movement even though the change in the recording time is very small means that the data can be sufficiently recorded during the change in the recording time. Therefore, in the case of the first memory device, the data writing time can be much shorter than that of the second memory device.
계속해서, 본 발명자는 또한 상기와 같이 준비한 제1 및 제2 메모리 소자에 대해서 소거시간에 따른 플랫 밴드 전압의 변화를 측정(이하, 제4 측정)을 실시하 였다.Subsequently, the present inventors also measured the change of the flat band voltage according to the erase time (hereinafter referred to as fourth measurement) for the first and second memory elements prepared as described above.
도 11은 상기 제4 측정에 대한 결과를 보여준다.
도 11에서 참조부호 G8은 상기 제1 메모리 소자에 대한 상기 제4 측정 결과를 나타낸 제8 그래프이다. 그리고 참조부호 G7은 상기 제2 메모리 소자에 대한 상기 제4 측정 결과를 나타낸 제7 그래프이다.
제7 및 제8 그래프들(G7, G8)을 비교하면, 소거시간에 따른 플랫 밴드 전압의 변화는 제8 그래프(G8)에서 훨씬 큰 것을 알 수 있다. 곧, 제8 그래프(G8)의 경우, 소거시간이 증가함에 따라 플랫 밴드 전압의 감소 정도가 제7 그래프(G7)보다 훨씬 크게 나타난다.11 shows the results for the fourth measurement.
In FIG. 11, reference numeral G8 is an eighth graph showing the fourth measurement result with respect to the first memory device. Reference numeral G7 is a seventh graph showing the fourth measurement result with respect to the second memory device.
Comparing the seventh and eighth graphs G7 and G8, it can be seen that the change of the flat band voltage according to the erase time is much larger in the eighth graph G8. In other words, in the eighth graph G8, as the erase time increases, the degree of decrease of the flat band voltage is much larger than that of the seventh graph G7.
이러한 결과는 제8 그래프(G8)가 적용되는 메모리 소자의 소거시간이 제7 그래프(G7)가 적용되는 메모리 소자의 소거시간보다 훨씬 짧다는 것을 의미하는 바, 상기 제1 메모리 소자의 소거시간을 상기 제2 메모리 소자의 소거시간보다 훨씬 짧게 할 수 있다.This result means that the erase time of the memory device to which the eighth graph G8 is applied is much shorter than the erase time of the memory device to which the seventh graph G7 is applied. The erase time of the second memory device may be much shorter.
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상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 제1 터널링 산화막(48a)과 메모리 노드층(50a)사이에 및/또는 메모리 노드층(50a)과 제1 차단막(52a)사이에 이종의 다른 메모리 노드층을 더 구비할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may have a relationship between the first
상술한 바와 같이, 본 발명의 실시예에 의한 소노스 메모리 소자는 고유전율을 갖는 MON층 또는 MSiON층을 메모리 노드층으로 구비한다. 이에 따라 고온 MOS 공정에서도 메모리 노드층이 비정질 상태로 유지될 수 있다. 따라서 본 발명의 실시예에 의한 소노스 메모리 소자를 이용하면, 도 9에 도시한 바와 같이 열적 안정성을 확보할 수 있다. 그리고 도 10 및 도 11에 도시한 데이터 기록 및 소거시간에 따른 플랫 밴드 전압의 변화에서 볼 수 있듯이, 데이터 기록시간 및 데이터 소거시간을 짧게 할 수 있으므로, 데이터 처리속도를 종래보다 훨씬 높일 수 있다. 또한, 리텐션 특성을 정상적으로 유지할 수 있다. 아울러, 상기 메모리 노드층의 트랩 사이트 밀도를 종래보다 증가시킬 수 있고, 표면 거칠기 증가에 따라 리텐션 특성이 저하되는 것과 외부 확산에 의해 메모리 노드층을 구성하는 물질과 차단막을 구성하는 물질이 서로 섞이는 것을 방지할 수 있다.As described above, the sonos memory device according to the embodiment of the present invention includes a MON layer or an MSiON layer having a high dielectric constant as a memory node layer. As a result, the memory node layer may remain in an amorphous state even in a high temperature MOS process. Therefore, when the Sonos memory device according to the embodiment of the present invention is used, thermal stability can be ensured as shown in FIG. 9. As can be seen from the change of the flat band voltage according to the data writing and erasing time shown in Figs. 10 and 11, the data writing time and the data erasing time can be shortened, which makes the data processing speed much higher than before. In addition, retention characteristics can be maintained normally. In addition, it is possible to increase the trap site density of the memory node layer as compared to the conventional method, and the retention property is reduced with increasing surface roughness, and the material constituting the memory node layer and the material constituting the barrier layer are mixed with each other by external diffusion. Can be prevented.
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