KR100973281B1 - SONOS memory device and method of manufacturing the same - Google Patents

SONOS memory device and method of manufacturing the same Download PDF

Info

Publication number
KR100973281B1
KR100973281B1 KR1020030063362A KR20030063362A KR100973281B1 KR 100973281 B1 KR100973281 B1 KR 100973281B1 KR 1020030063362 A KR1020030063362 A KR 1020030063362A KR 20030063362 A KR20030063362 A KR 20030063362A KR 100973281 B1 KR100973281 B1 KR 100973281B1
Authority
KR
South Korea
Prior art keywords
method
layer
film
memory device
sonos memory
Prior art date
Application number
KR1020030063362A
Other languages
Korean (ko)
Other versions
KR20040108309A (en
Inventor
김정우
김주형
전상훈
채수두
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020030037136 priority Critical
Priority to KR20030037136 priority
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority claimed from EP04253382A external-priority patent/EP1487013A3/en
Publication of KR20040108309A publication Critical patent/KR20040108309A/en
Application granted granted Critical
Publication of KR100973281B1 publication Critical patent/KR100973281B1/en

Links

Images

Abstract

소노스 메모리 소자 및 그 제조 방법에 관해 개시되어 있다. It is disclosed about the SONOS memory device and a method of manufacturing the same. 개시된 본 발명은 반도체 기판과 상기 반도체 기판에 형성되어 스위칭 기능과 데이터 저장기능 모두를 갖는 다기능 소자를 구비하는 것을 특징으로 하는 소노스 메모리 소자를 제공한다. The disclosed invention provides a SONOS memory device comprising the multi-functional element is formed on the semiconductor substrate and the semiconductor substrate having the switching function and a data storage function. 여기서, 상기 다기능 소자는 상기 반도체 기판에 소정의 도전성 불순물이 주입되어 형성된 것으로, 소정 간격으로 이격되어 있고, 사이에 채널이 형성되어 있는 제1 및 제2 불순물 영역과 상기 제1 및 제2 불순물 영역사이의 반도체 기판 상에 형성된 데이터 저장형 적층물을 포함한다. Here, the multi-function device to be formed with a predetermined conductive impurity in the semiconductor substrate are implanted, and are spaced at a predetermined interval, a channel is formed between the first and second impurity regions and said first and second impurity regions in include data storage-type stacked structure formed on the semiconductor substrate between. 그리고 상기 데이터 저장형 적층물은 터널링 산화막, 데이터가 저장되는 메모리 노드층, 차단막 및 전극층이 순차적으로 적층된 것이다. And it is sequentially stacked a data storage-type laminate tunneling oxide layer, a memory node to the data storage layer, a blocking layer and an electrode layer.

Description

소노스 메모리 소자 및 그 제조 방법{SONOS memory device and method of manufacturing the same} SONOS memory device and a method of manufacturing {SONOS memory device and method of manufacturing the same}

도 1은 종래 기술에 의한 소노스 메모리 소자의 단면도이다. 1 is a cross-sectional view of a SONOS memory device according to the prior art.

도 2는 도 1에 도시한 소노스 메모리 소자의 대안으로 제시된, 저 전압 동작을 위해 게이트에 MO(Oxide/high k)스택을 포함하는 소노스 메모리 소자의 문제점을 보여주는 그래프이다. Figure 2 is a graph showing the problems of the SONOS memory device including a predetermined MO (Oxide / high k) gate stack for the low voltage operation shown as an alternative to the North memory device shown in Fig.

도 3은 본 발명의 실시예에 의한 소노스 메모리 소자의 단면도이다. Figure 3 is a cross-sectional view of a SONOS memory device according to an embodiment of the present invention.

도 4는 도 3에 도시한 소노스 메모리 소자에서 터널링 절연막이 복층으로 구성된 경우를 보여주는 단면도이다. 4 is a cross-sectional view showing a case in which the tunneling insulation film consisting of a multi-layer in a SONOS memory device shown in Fig.

도 5는 도 3에 도시한 소노스 메모리 소자에서 차단막이 복층으로 구성된 경우를 보여주는 단면도이다. 5 is a sectional view showing a case where a protection film consisting of a multi-layer in a SONOS memory device shown in Fig.

도 6 내지 도 8은 도 3에 도시한 소노스 메모리 소자의 제조 방법을 단계별로 보여주는 단면도들이다. 6 to 8 are sectional views showing step by step a method of manufacturing a SONOS memory device shown in Fig.

도 9는 도 3에 도시한 소노스 메모리 소자의 CV특성을 보여주는 그래프이다. 9 is a graph showing the CV characteristic of a SONOS memory device shown in Fig.

도 10은 900℃로 어닐링한 본 발명의 실시예 및 종래 기술에 의한 메모리 소자의 데이터 기록시간(programming time)에 따른 플랫 밴드 전압의 변화를 보여주 는 그래프이다. Figure 10 illustrates the variation of the flat band voltage according to one embodiment and a data recording time (programming time) of the memory device according to the related art of the present invention annealed at 900 ℃ state is a graph.

도 11은 900℃로 어닐링한 본 발명의 실시예 및 종래 기술에 의한 메모리 소자의 데이터 소거시간(erasing time)에 따른 플랫 밴드 전압의 변화를 보여주는 그래프이다. 11 is a graph showing the change of the flat band voltage according to an embodiment and the data erase time (erasing time) of the memory device according to the related art of the present invention annealed at 900 ℃.

*도면의 주요 부분에 대한 부호설명* * Code Description of the Related Art *

40:반도체 기판 42:제1 불순물 영역(소오스 영역) 40: Semiconductor substrate 42: a first impurity region (source region)

44:제2 불순물 영역(드레인 영역) 46:채널영역 44: a second impurity region (drain region) 46: channel region

48, 52:제1 및 제2 절연막 50:메모리 노드용 물질층 48, 52: first and second insulating films 50: material layer for a memory node,

48a, 48':제1 및 제2 터널링 산화막 50a:메모리 노드층 48a, 48 ': first and second tunneling oxide layer 50a: memory node layer

52a, 52a':제1 및 제2 차단막 54a:전극층 52a, 52a ': the first and second blocking layer 54a: electrode

54:도전층 62:감광막 패턴 54: conductive layer 62: photoresist pattern

본 발명은 반도체 메모리 소자에 관한 것으로서, 자세하게는 열적 안정성을 높일 수 있는 소노스 메모리 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor memory device, particularly, to a SONOS memory device and a method of manufacturing the same that can increase the thermal stability.

반도체 메모리 장치의 데이터 저장 용량은 단위 면적당 메모리 셀의 수, 곧 집적도에 비례한다. The data storage capacity of the semiconductor memory device is the number of memory cells per unit area, is proportional to the degree of integration soon. 반도체 메모리 장치는 회로적으로 연결된 많은 메모리 셀들을 포함한다. The semiconductor memory device includes a number of memory cells connected to the circuit enemy.

반도체 메모리 장치, 예컨대 DRAM의 경우, 메모리 셀 하나는 한 개의 트랜지 스터와 한 개의 커패시터로 구성되는 것이 일반적이다. For semiconductor memory devices, such as DRAM, a memory cell is generally composed of a single transitional requester and a single capacitor. 따라서 반도체 메모리 장치의 집적도를 높이기 위해서는 트랜지스터 및/또는 커패시터의 부피를 줄여야 한다. Therefore, in order to increase the degree of integration of the semiconductor memory device to reduce the volume of the transistor and / or capacitor.

집적도가 낮은 초기의 반도체 메모리 장치의 경우, 사진 및 식각 공정에서 충분한 공정 마진을 갖고 있었다. In the case of the semiconductor memory device of a low initial density, it had sufficient process margin in a photo and etching process. 때문에 상기와 같이 트랜지스터 및/또는 커패시터의 부피를 줄이는 방법으로 반도체 메모리 장치의 집적도를 높이는데 어느 정도 효과를 얻을 수 있었다. Since to increase the degree of integration of the semiconductor memory device with a transistor and / or a method of reducing the volume of the capacitor as described above could be obtained more or less effective.

그런데 반도체 기술의 발전과 관련 전자산업의 발전함에 따라 보다 높은 집적도를 갖는 반도체 메모리 장치에 대한 필요성이 대두되었으나, 기존의 방법은 이러한 필요성을 충족시키기에 역부족이었다. But although there is a need for a semiconductor memory device having a higher density as the development of advances in semiconductor technology and related electronic industries emerged, the old way was not enough to meet this need.

한편, 반도체 메모리 장치의 집적도는 그 제조 공정에 적용되는 디자인 룰(design rule)과 밀접한 관계가 있다. On the other hand, degree of integration of the semiconductor memory device is closely related to the design rule (design rule) to be applied to the production process. 따라서 반도체 메모리 장치의 집적도를 높이기 위해서는 보다 엄격한 디자인 룰이 그 제조 공정에 적용되어야 한다. Therefore, in order to increase the degree of integration of the semiconductor memory device is more strict design rule should be applied to the production process. 이것은 곧 사진 및 식각공정의 공정 마진이 매우 낮다는 것을 의미하는 바, 다시 말하면 반도체 메모리 장치의 제조에 적용되는 사진 및 식각공정이 기존보다 훨씬 정밀해져야 함을 뜻한다. Soon bar which means that the process margin of the photo and etching process is very low, in other words means that a photo and etching process applied to the manufacture of the semiconductor memory device haejyeoya more precisely than before.

반도체 메모리 장치의 제조 공정에서 사진 및 식각공정의 마진이 낮은 경우, 수율(yield)도 낮아진다. If the manufacturing process of the semiconductor memory device, a low margin of the photo and etching process, the lower the yield (yield). 때문에 수율 저하를 방지하면서 반도체 메모리 장치의 집적도를 높일 수 있는 새로운 방법을 찾을 필요가 있다. Because while preventing a yield decrease, it is necessary to find a new way to increase the degree of integration of the semiconductor memory device.

이에 따라 트랜지스터 위쪽에 GMR 혹은 TMR 같은, 기존의 커패시터와 데이터 저장 작용이 다른 데이터 저장 매체를 구비하여 기존의 반도체 메모리 소자와 전혀 다른 구조를 갖는 반도체 메모리 소자들이 소개되고 있다. Accordingly, such GMR or TMR on the top transistor, the semiconductor memory devices have been introduced that has a very different structure to the existing semiconductor memory device provided with a conventional capacitor and a data storage function of different data storage media.

소노스(SONOS) 메모리 소자도 새로이 등장한 반도체 메모리 소자 중의 하나인데, 도 1은 종래 기술에 의한 소노스 메모리 소자(이하, 종래의 메모리 소자)의 단면을 보여준다. SONOS (SONOS) memory device also inde One emerging semiconductor memory device, Fig. 1 shows a cross-section of a SONOS memory device (hereinafter referred to as conventional memory device) according to the prior art.

도 1을 참조하면, 종래의 메모리 소자는 p형 반도체 기판(10)(이하, 반도체 기판이라 함)에 n형 도전성 불순물이 주입된 소오스 영역(12)과 드레인 영역(14)이 설정되어 있고, 소오스 및 드레인 영역들(12, 14)사이에 채널영역(16)이 설정되어 있다. 1, the conventional memory device and the p-type semiconductor substrate 10 (hereinafter, referred to as the semiconductor substrate also) n-type conductivity impurities are implanted source region 12 and drain region (14) is set, has the source and drain regions a channel region (16) between 12 and 14 is set. 이러한 반도체 기판(10)의 채널영역(16) 상에 게이트 적층물(30)이 형성되어 있다. The gate stack 30 on the channel region 16 of the semiconductor substrate 10 is formed. 게이트 적층물(30)은 터널링 산화막(18), 질화막(Si3N4)(20), 블록킹 산화막(22) 및 게이트 전극(24)이 순차적으로 적층되어 구성된다. Gate stack 30 includes a tunneling oxide film 18, a nitride film (Si3N4), (20), a blocking oxide layer 22 and gate electrode 24 is configured by sequentially stacked. 터널링 산화막(18)은 소오스 및 드레인 영역들(12, 14)과 접촉된다. Tunneling oxide layer 18 is in contact with the source and drain regions 12,14. 질화막(20)은 소정 밀도의 트랩 사이트(trap site)를 갖고 있다. Nitride film 20 has a trap site (trap site) of a predetermined density. 따라서 게이트 전극(24)에 소정의 전압이 인가되면서 터널링 산화막(18)을 통과한 전자들은 질화막(20)의 상기 트랩 사이트에 트랩(trap)된다. Therefore, as a predetermined voltage to the gate electrode 24 is passing through the tunneling oxide layer 18, the electrons are trapped (trap) to the trap site of the nitride film 20.

블로킹 산화막(22)은 상기 전자들이 트랩되는 과정에서 전자들이 게이트 전극(24)으로 이동되는 것을 차단하기 위한 것이다. Blocking oxide film 22 is to prevent that the electrons move to the gate electrode 24 in the process in which the electrons are trapped.

이와 같은 종래의 메모리 소자는 질화막(20)의 상기 트랩 사이트에 전자가 트랩되었을 때와 트랩되지 않았을 때 문턱 전압(threshold voltage)이 달라진다. The conventional memory device, such as will vary the threshold voltage (threshold voltage) when it is not trapped when the electrons are trapped in the trap site of the nitride film 20. 종래의 메모리 소자는 이러한 성질을 이용하여 정보를 저장하고 읽을 수 있다. A conventional memory device can store and read information by using such properties.

그러나, 종래와 같은 소노스 메모리 소자는 데이터 소거 시간이 길뿐만 아니 라 저장된 데이터를 정상적으로 유지할 수 있는 시간, 곧 리텐션 시간(retention time)이 짧은 문제가 있다. However, small as in the conventional memory device North time, even the retention time (retention time) to keep the stored data, as well as the way the data erase time is normally a short problem.

이러한 문제를 해소하기 위해, 트랩층인 질화막(20)을 고유전율을 갖는 산화막인 HfO2막으로 대체하고, 블록킹 산화막(22)을 Al2O3막으로 대체한 소노스 메모리 소자가 제시된 바 있다. In order to solve these problems, replacing the traps in the nitride film layer 20 with the oxide film HfO2 film having a high dielectric constant, and the bar has a blocking oxide 22 is shown a SONOS memory device replaced by Al2O3 film.

이와 같이 질화막(20)과 블록킹 산화막(22)을 각각 HfO2막과 Al2O3막으로 대체하는 경우, 상기 문제들이 개선될 수 있다. Thus, when replacing the nitride film 20 and a blocking oxide layer 22, respectively HfO2 film and Al2O3 film, it may be the problem that improvement. 하지만, 대부분 고유전율을 갖는 금속 산화막의 결정화 온도가 700℃∼800℃인 반면, 일반적인 MOS 공정의 온도, 예컨대 소오스 및 드레인 영역(12, 14)에 주입된 도전성 불순물을 활성화시키기 위한 공정의 온도가 900℃이상인 점을 감안하면, 질화막(20)과 블록킹 산화막(22)을 상기한 바와 같은 고유전율을 갖는 금속 산화막으로 대체하더라도 상기 MOS 공정에서 상기 고유전율을 갖는 금속 산화막이 결정화되는 것은 피할 수 없다. However, while most the crystallization temperature of the metal oxide film having a high dielectric constant of 700 ℃ ~800 ℃, the temperature of the general MOS process, such as the source and drain regions of the temperature process for activating the impurities injected into the electrically conductive (12, 14) Given that more than 900 ℃, it is a metal oxide film having the high dielectric constant crystallization in the MOS process can not be avoided even if replaced by a metal oxide film having a high dielectric constant, such as a nitride film 20 and a blocking oxide layer 22 described above, .

상기 고유전율을 갖는 금속 산화막의 결정화에 따르는 문제점은 다음과 같다. Problem according to the crystallization of the metal oxide film having the high dielectric constant is as follows.

첫째, 상기 트랩층의 표면 거칠기(roughness)가 커지게 되어, 트랩층으로 사용된 금속 산화막과 블록킹 산화막으로 사용된 금속 산화막사이의 유효거리가 일정하지 않게 되고, 결국 리텐션 특성이 저하될 수 있다. First, the surface roughness (roughness) of the trap layer becomes large, the effective distance between the metal oxide film is used as the metal oxide film and a blocking oxide film used as a trap layer is not constant, the end retention characteristic can be degraded .

둘째, 상기 트랩층의 트랩 사이트 밀도는 상기 트랩층이 비정질일 때 가장 높다. Second, the trap site density of the trap layer is the highest when the trap layer is amorphous. 그런데, 상기 트랩층이 결정화되는 경우, 상기 트랩층의 트랩 사이트 밀도가 낮아져서 상기 트랩층의 메모리 노드막으로서의 특성이 저하될 수 있다. However, in the case that the trap layer is crystallized, lowers the trap site density of the trap layer has memory characteristics as the node layer of the trap layer can be lowered.

셋째, 900℃이상의 고온 MOS 공정에서, 트랩층으로 사용되는 고유전율 금속 산화막을 구성하는 물질, 예컨대 HfO2와 블록킹 산화막으로 사용되는 고유전율 금속 산화막을 구성하는 물질, 예컨대 Al2O3가 섞이게 된다. Third, in the above high temperature 900 ℃ MOS process, the material constituting the high-k metal oxide layer is used as a trap layer, such as materials that make up the high-k metal oxide layer is used as HfO2 and a blocking oxide layer, for example, are mixed in the Al2O3. 이 결과, 상기 트랩층과 상기 블록킹 산화막의 경계를 구분하기 어렵게 된다. As a result, it is difficult to distinguish a boundary between the trap layer and the blocking oxide layer.

넷째, 열적으로 불안정하다. Fourth, it is thermally unstable. 이러한 사실은 도 2를 참조함으로써 보다 명확해진다. This fact becomes more apparent by reference to Fig.

구체적으로, 도 2에 도시된 CV특성곡선에서, 제1 그래프(G1)는 터널링 산화막(SiO2) 상에 HfO2막과 Al2O3막을 순차적으로 형성한 직후의 CV특성을 보여준다. Specifically, in the CV curve shown in Figure 2, a first graph (G1) shows the CV characteristics of the formed film immediately after the film HfO2 and Al2O3 in order on the tunneling oxide (SiO2). 그리고 제2 그래프(G2)는 터널링 산화막(SiO2) 상에 HfO2막과 Al2O3막을 순차적으로 형성한 다음, 그 결과물을 900℃에서 어닐한 후 측정한 CV특성을 보여준다. And a second graph (G2) shows a CV characteristic after annealing is measured and then the resultant film is formed HfO2 and Al2O3 film sequentially on the tunneling oxide layer (SiO2) in 900 ℃. 곧, 제1 그래프(G1)는 HfO2막 및 Al2O3막이 결정화되기 전의 CV특성을 보여주고, 제2 그래프(G2)는 결정화된 후의 CV특성을 보여준다. Soon, a first graph (G1) shows the CV characteristic before the HfO2 film and Al2O3 film is crystallized, the second graph (G2) shows the CV characteristic after the crystallization.

제1 및 제2 그래프들(G1, G2)을 비교하면, 결정화 전과 후에 CV특성이 일치하지 않는다는 것을 알 수 있다. Comparing the first and second graphs (G1, G2), it can be seen that it does not match the CV characteristic before and after crystallization. 특히, 게이트 전압(Vg)이 1V에 가까워지면서 제1 그래프(G1)는 심하게 왜곡(distortion)되는 것을 볼 수 있다. In particular, the gate voltage (Vg) As a 1V close to the first graph (G1) can be seen to be badly distortion (distortion).

이와 같이, 제1 및 제2 그래프들(G1, G2)이 일치하지 않고 심하게 왜곡되는 것은 결정화 전후의 열적 상태가 불안정하기 때문이다. In this manner, the first and the second is that the graph (G1, G2) is severely distorted because it does not match the thermal instability of the state before and after crystallization.

본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로써, 리텐션 특성을 정상적으로 유지하면서 트랩층, 곧 메모리 노드 층이 고온 MOS 공정에서 비정질 상태로 유지될 수 있는 소노스 메모리 소자(SONOS memory device)를 제공함에 있다. The present invention is a SONOS memory with a trap layer, even the memory node layer, while maintaining normally a write, the retention characteristics as to improve the problems of the aforementioned prior art can be maintained in an amorphous state at a high temperature MOS process, to provide a device (SONOS memory device).

본 발명이 이루고자 하는 다른 기술적 과제는 상기 소노스 메모리 소자의 제조 방법을 제공함에 있다. The present invention is to provide a method of manufacturing the SONOS memory device.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판과 상기 반도체 기판에 형성되어 스위칭 기능과 데이터 저장기능 모두를 갖는 다기능 소자를 구비하는 것을 특징으로 하는 소노스 메모리 소자를 제공한다. In order to achieve the above-mentioned technical problem, the present invention provides a SONOS memory device comprising the multi-functional element is formed on the semiconductor substrate and the semiconductor substrate having the switching function and a data storage function.

상기 다기능 소자는 상기 반도체 기판에 소정의 도전성 불순물이 주입되어 형성된 것으로, 소정 간격으로 이격되어 있고, 사이에 채널이 형성되어 있는 제1 및 제2 불순물 영역과 상기 제1 및 제2 불순물 영역사이의 반도체 기판 상에 형성된 데이터 저장형 적층물을 포함한다. The multi-functional device between the to be formed with a predetermined conductive impurity in the semiconductor substrate are implanted, and are spaced at a predetermined interval, a channel is formed between the first and second impurity regions and said first and second impurity regions in include data storage-type stacked structure formed on a semiconductor substrate.

상기 데이터 저장형 적층물은 터널링 산화막, 데이터가 저장되는 메모리 노드층, 차단막 및 전극층이 순차적으로 적층된 것이다. The data storage-type laminate is a tunneling oxide layer, a memory node layer in which data is stored, blocking film and the electrode layer is sequentially stacked.

상기 터널링 산화막은 단층 또는 복층이다. The tunneling oxide layer is a single layer or multi-layer.

상기 차단막은 단층 또는 복층이다. The blocking layer is a single layer or multi-layer.

상기 메모리 노드층은 MON층 또는 MSiON층이다. The memory node layer is a layer or MON MSiON layer. 상기 MON 및 MSiON에서 "M"은 금속 물질을 나타낸다. In the MON and MSiON "M" represents a metal material.

상기 "M"은 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이다. Wherein "M" is a Hf, Zr, Ta, Ti, Al, or lanthanides (Ln). 상기 란탄 계열 원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이다. The lanthanide series element is (Ln) is La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb or Lu.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판과 상기 반도체 기판 상에 데이터를 저장할 수 있는 게이트 적층물을 구비하는 메모리형 트랜지스터를 구비하는 소노스 메모리 소자의 제조 방법에 있어서, 게이트 적층물은 In order to achieve the above another aspect, the present invention provides a method of manufacturing a SONOS memory device including a memory type transistor including a gate stack for storing data on a semiconductor substrate and the semiconductor substrate, the gate stack silver

상기 반도체 기판 상에 제1 터널링 산화막, 데이터가 저장되는 금속산화질화물층, 제1 차단막 및 도전층을 순차적으로 형성하는 제1 단계, 상기 도전층의 소정 영역 상에 마스크를 형성하는 제2 단계, 상기 마스크 둘레의 상기 도전층, 제1 차단막, 금속산화질화물층 및 제1 터널링 산화막을 순차적으로 식각하는 제3 단계 및 상기 마스크를 제거하는 제4 단계를 거쳐 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법을 제공한다. A second step of forming a mask on a predetermined area of ​​a first step of forming a first tunneling oxide, metal oxy-nitride layer in which data is stored, the first protection film and the conductive layer on the semiconductor substrate successively, the conductive layer, SONOS memory device as to form through the fourth step of removing the third step, and the mask for etching the conductive layer of the mask periphery, the first protection film, the metal oxy-nitride layer and the first tunneling oxide layer are sequentially It provides a process for the production of.

상기 제1 단계에서 상기 제1 터널링 산화막과 상기 금속산화질화물층사이에 제2 터널링 산화막을 더 형성하고, 상기 제1 차단막과 상기 도전층사이에 제2 차단막을 더 형성한다. In the first step to form further a second barrier between the first tunneling oxide layer and the metal oxide, and further forming a second tunneling oxide layer between the nitride layer, the first protection film and the conductive layer.

상기 금속산화질화물층은 ALCVD, CVD, LPCVD, PECVD, 반응성 스퍼터링을 이용하여 형성한다. The metal oxy-nitride layer is formed using ALCVD, CVD, LPCVD, PECVD, reactive sputtering.

상기 금속산화질화물층은 MON막 또는 MSiON막(M은 금속물질)으로 형성한다. The metal oxynitride layer is formed as a film or a MON MSiON film (M is a metal material). 이때, 상기 MON막 및 MSiON막은 각각 MO막과 MSiO막을 먼저 형성한 후, 그 결과물을 질화시켜 형성할 수 있다. In this case, after forming the film and MON MSiON MO film, each film and the first MSiO film it can be formed by nitriding the resultant. 또한, 상기 MON막 및 MSiON막은 각각 MN막과 MSiN막을 먼저 형성한 후, 그 결과물을 산화시켜 형성할 수도 있다. In addition, the MON film and then the film each film MN MSiN film and the first MSiON, can be formed by oxidizing the resultant.

상기 MO막 또는 상기 MSiO막은 질소 함량이 1%∼80%가 되도록 질화한다. Is nitrided to a nitrogen content in the film or the film MO MSiO is 1-80%.

이러한 본 발명의 소노스 메모리 소자를 이용하면, 종래의 소노스 메모리 소 자보다 데이터 기록시간 및 데이터 소거시간을 훨씬 짧게 할 수 있다. With such a SONOS memory device of the present invention, it is possible to significantly shorten the time of data recording and data erasing time than the conventional SONOS memory lowercase. 따라서 데이터 처리속도를 종래보다 훨씬 높일 수 있다. Therefore, the data processing speed can be significantly improved than before. 그리고 MOS 공정 후에도 메모리 노드층을 비정질 상태로 유지할 수 있다. And even after the MOS process can maintain the memory node layer to an amorphous state. 따라서 상기 메모리 노드층의 결정화에 기인한 종래의 문제들, 예를 들면 메모리 노드층의 트랩 사이트 밀도 감소하는 문제, 표면 거칠기 증가에 따른 리텐션 특성 저하되는 문제, 메모리 노드층을 구성하는 물질과 차단막을 구성하는 물질이 섞이는 문제 등을 개선할 수 있다. Therefore, material and the barrier film constituting the conventional problem due to the crystallization of the memory node layer, for example, a problem to decrease the trap site density of the memory node layer, the problem of reduced retention characteristics corresponding to the surface roughness increases, the memory node layer a can improve the problems of substance mixed configuration. 이와 함께 열적 안정성도 확보할 수 있다. In addition, it is possible to ensure thermal stability also.

이하, 본 발명의 실시예들에 의한 소노스 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. With reference to the appended drawings the SONOS memory device and a method of manufacturing the same according to embodiments of the present invention will be described in detail. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. The thickness of layers and regions illustrated in the figures in this process is shown exaggerated for clarity.

먼저, 소노스 메모리 소자에 대해 설명한다. First, a description will be given of the SONOS memory device.

도 3을 참조하면, 본 발명의 실시예에 의한 소노스 메모리 소자는 기판(40), 예컨대 p형 반도체 기판에 제1 및 제2 불순물 영역(42, 44)을 갖고 있다. 3, the SONOS memory device according to an embodiment of the present invention has a substrate 40, for example, the first and second impurity regions 42 and 44 on the p-type semiconductor substrate. 제1 및 제2 불순물 영역(42, 44)은 소정의 도전성 불순물, 예컨대 n형 도전성 불순물이 소정의 깊이로 이온 주입되어 형성된 것이다. Claim to the first and second impurity regions 42 and 44 is predetermined conductive impurities, for example, n-type conductive impurities is formed is ion-implanted to a predetermined depth. 제1 및 제2 불순물 영역(42, 44)은 소정 간격으로 이격되어 있고, 두 영역들(42, 44)사이에 소정의 도전성 불순물이 주입된 채널 영역(46)이 형성되어 있다. First and second impurity regions (42, 44) which are spaced apart at a predetermined interval, the two regions (42, 44) of the predetermined injection channel region 46 is formed between the conductive impurity. 채널영역(46)은 제1 불순물 영역(42)에서 제2 불순물 영역(44)까지 형성되어 있다. Channel region 46 is formed in the first impurity region 42 to the second impurity region (44).

이하, 제1 및 제2 불순물 영역(42, 44)을 각각 소오스 및 드레인 영역이라 한다. Hereinafter, the first and second impurity regions 42 and 44, respectively referred to as the source and drain regions.

소오스 및 드레인 영역(42, 44)사이의 반도체 기판(40), 곧 채널 영역(46) 상에 데이터 저장형 게이트 적층물(60)(이하, 게이트 적층물이라 함)이 형성되어 있다. Source and drain regions 42, 44 semiconductor substrate 40, even the channel region 46, a data storage-type gate stack 60 on (hereinafter, referred to as a gate stack hereinafter) between is formed. 게이트 적층물(60)은 터널링 산화막(48a), 메모리 노드층(50a), 차단막(52a) 및 전극층(54a)이 순차적으로 적층되어 구성된다. Gate stack 60 includes a tunneling oxide layer (48a), a memory node layer (50a), protection film (52a) and an electrode layer (54a) is configured by sequentially stacked. 터널링 산화막(48a)은 채널영역(46)의 전면과 접촉되고, 가장자리는 소오스 및 드레인 영역(42, 44)과 접촉된다. Tunneling oxide layer (48a) is in contact with the entire surface of the channel region 46, the edge is in contact with the source and drain regions (42, 44). 터널링 산화막(48a)은 1.5nm∼4nm의 실리콘 산화막(SiO2)인 것이 바람직하나, 다른 절연막일 수 있다. Tunneling oxide layer (48a) may be one preferable that the silicon oxide film (SiO2) of 1.5nm~4nm, another insulating film.

전극층(54a)에 적정 전압이 인가되어 터널링 산화막(48a)을 통과한 전자들은 메모리 노드층(50a)에 트랩된다. The required voltage is applied to the electrode layers (54a) passing through the tunneling oxide layer (48a) electrons are trapped in the memory node layer (50a). 메모리 노드층(50a)에 전자가 트랩된 경우와 그렇지 않은 경우는 각각 데이터 1이 저장된 경우와 0이 저장된 경우에 대응될 수 있다. With and without the electrons are trapped in the memory node layer (50a) may correspond to the case and 0 is stored when each of the data 1 is stored. 게이트 적층물(60)에 이러한 메모리 노드층(50a)이 포함되어 있기 때문에, 게이트 적층물(60)을 데이터 저장형이라 부를 수 있다. Because it is the gate stack 60 contain all of these memory node layer (50a), it may be a gate stack (60) parts as a data storage type.

상기한 바와 같이 메모리 노드층(50a)은 전자가 트랩되는 트랩층으로 사용되기 때문에, 메모리 노드층(50a)의 트랩 사이트 밀도는 가능한 높은 것이 바람직하다. Since it is used as a memory node layer (50a) is a trap layer that electrons are trapped, as described above, the trap site density of the memory node layer (50a) is preferably as high as possible. 이러한 측면에서 메모리 노드층(50a)은 900℃이상의 고온 MOS 공정에서 결정화되지 않는 것이 바람직하다. In this respect, it is the memory node layer (50a) is not crystallized at a high temperature more than 900 ℃ MOS process is preferred. 이러한 점을 고려할 때, 메모리 노드층(50a)은 질소(N) 함량이 많은 MON층 또는 MSiON층인 것이 바람직하다. In view of this point, the memory node layer (50a) is preferably a nitrogen (N) content of a layer or many layers MON MSiON. 상기 MON층 및 MSiON층은 모두 비정질로써, 질소(N) 함량은 1%∼80%정도이다. The MON layer and MSiON layer are all as amorphous, nitrogen (N) content of about 1-80%. 상기 MON층 및 MSiON층에서 "M"은 금속물질로써 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이다. MON in the layer and the layer MSiON "M" is a Hf, Zr, Ta, Ti, Al, or lanthanides (Ln) as a metal material. 상기 란탄계열원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이 다. The lanthanides (Ln) is the La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb or Lu. 차단막(52a)은 메모리 노드층(50a)과 전극층(54a)사이에서 캐리어, 특히 메모리 노드층(50a)에 트랩된 전자들이 전극층(54a)으로 이동되는 것을 방지하기 위한 것이다. Protection film (52a) is to prevent the mobile node to the memory layers (50a) and the electrode carrier, in particular, memory node layer (50a) of electrons to the electrode layer (54a) trapped in between (54a). 차단막(52a)은 고유전율을 갖는 절연막, 예를 들면 알루미나(Al2O3)막이거나 실리콘 산화막(SiO2)이다. Protection film (52a) is an insulating film, for example, alumina (Al2O3) film or a silicon oxide film (SiO2) having a high dielectric constant. 전극층(54a)은 게이트 전극으로 사용되며, 도전성 불순물이 도핑된 폴리 실리콘층이다. Electrode layer (54a) is used as the gate electrode, the polysilicon layer, a conductive impurity is doped. 전극층(54a)은 다른 도전층, 예컨대 텅스텐 실리사이드층일 수 있다. Electrode layer (54a) can be a layer other conductive layer, such as tungsten silicide.

한편, 게이트 적층물(60)의 전극층(54a)에 인가되는 전압의 크기에 따라 소오스 및 드레인 영역(42, 44)사이의 채널영역(46)이 턴온(turn on)되거나 턴오프 (turn off)된다. On the other hand, the channel region 46 between the electrode layer (54a) according to the magnitude of the voltage source and drain regions (42, 44) applied to the gate stack 60 is turned on (turn on) or turned off (turn off) do. 곧, 전극층(54a)에 적정 전압을 인가함으로써, 채널영역(46)의 상태를 스위칭할 수 있다. Soon, by applying an appropriate voltage to the electrode layer (54a), it may switch the state of the channel region 46. 따라서 소오스 및 드레인 영역(42, 44)과 게이트 적층물(60)은 스위칭 기능을 갖는 소자(예컨대, 트랜지스터)가 된다. Therefore, the source and drain regions 42, 44 and gate stack 60 is the device (e.g. transistor) having a switching function. 또한, 게이트 적층물(60)에 상기한 바와 같이 데이터가 저장될 수 있는 메모리 노드층(50a)이 포함되어 있기 때문에, 상기 스위칭 기능을 갖는 소자는 데이터 저장 기능을 갖는 것으로 볼 수 있다. In addition, because it is in the memory node layer (50a) to which data can be stored as described above, the gate stack 60, the elements having the switching function can be viewed as having a data storage function. 결국, 소오스 및 드레인 영역(42, 44)과 게이트 적층물(60)을 포함하는 상기 소자는 스위칭 기능과 데이터 저장 기능을 갖는 다기능 소자가 된다. Consequently, the device comprising source and drain regions 42, 44 and gate stack 60 is a multi-function device having a switching function and a data storage function. 상기 다기능 소자는 그 구성만을 놓고 볼 때, 트랜지스터라 할 수 있으나, 상기한 바와 같이 스위칭 기능뿐만 아니라 데이터 저장 기능도 갖고 있기 때문에, 데이터 저장형 또는 메모리 형 트랜지스터라 부를 수 있다. The multi-function device may be called the configuration only when it comes, but it the transistor, since not only a switching function as described above also has data storage function, called a data storage type or a memory type transistor.

한편, 도 4에 도시한 바와 같이 제1 터널링 산화막(48a)과 메모리 노드층(50a)사이에 제2 터널링 산화막(48a')이 더 구비될 수 있다. On the other hand, a second tunneling oxide layer (48a ') in between, as shown in Figure 4 the first tunneling oxide layer (48a) and the memory node layer (50a) may be further provided. 이 경우, 제1 터널링 산화막(48a)은 0.5nm∼1nm 정도의 두께를 갖는 실리콘 산화막이고, 제2 터널링 산화막(48a')은 2nm∼5nm 정도의 두께를 갖는 알루미나막인 것이 바람직하다. In this case, the first tunneling oxide layer (48a) is a silicon oxide film having a thickness on the order of 0.5nm~1nm, a second tunneling oxide layer (48a ') is preferably in the alumina film having a thickness on the order of 2nm~5nm.

도 4에서 참조부호 60'은 상기한 바와 같이 복층으로 된 터널링 산화막을 포함하는 제1 게이트 적층물을 나타낸다. Reference numeral 60 in FIG. 4 "shows a first gate stack comprising a tunneling oxide in multi-layer as described above.

다른 한편으로, 도 5에 도시한 바와 같이, 도 3에 도시한 소노스 메모리 소자에서 제1 차단막(52a)과 전극층(54a)사이에 제2 차단막(52a')이 더 구비될 수 있다. On the other hand, may be a second protection film (52a ') is further provided between a 5, a SONOS first protection film (52a) and electrode layers (54a) in the memory device shown in Fig. 곧, 메모리 노드층(50a)과 전극층(54a)사이에 복층의 차단막이 구비될 수 있다. Soon, it can be provided with a double layer of the barrier film between the memory node layer (50a) and electrode layers (54a). 이 경우에 제1 차단막(52a)은 2nm∼4nm 정도의 두께를 갖는 알루미나막이고, 제2 차단막(52a')은 3nm∼30nm의 두께를 갖는 고유전율의 절연막인 것이 바람직하다. A first protection film (52a) in this case is an alumina film having a thickness on the order of 2nm~4nm, the second protection film (52a ') is preferably a high-k insulating film having a thickness of 3nm~30nm. 상기 상기 고유전율의 절연막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5) 또는 티타늄 산화막(TiO2) 등이 될 수 있다. The insulating film of the high dielectric constant may be a hafnium oxide film, such as (HfO2), zirconium oxide (ZrO2), tantalum oxide (Ta2O5) or titanium oxide (TiO2).

또한, 도면에 도시하지는 않았지만, 도 4 및 도 5에 도시한 경우를 모두 포함하는 소노스 메모리 소자가 있을 수 있다. In addition, although not shown in the figure, there may be a SONOS memory device including both the case shown in Figs.

도 3, 도 4 또는 도 5에 도시한 소노스 메모리 소자의 동작을 설명하면, 전극층(54a)을 통해서 게이트 적층물(60)에 소정의 게이트 전압(Vg)을 인가하고, 드레인 영역(44)에 소정의 드레인 전압(Vd)을 인가하여 메모리 노드층(50a)에 데이터를 저장한다. 3 and 4, or a SONOS The operation of the memory device, the gate stack 60, through the electrode layer (54a) and applying a predetermined gate voltage (Vg), a drain region 44 shown in Figure 5 by the application of a predetermined drain voltage (Vd) and stores the data in the memory node layer (50a). 저장된 데이터는 게이트 적층물(60)에 소정의 게이트 전압(Vg'<Vg)을 인가하고, 드레인 영역(44)에 소정의 드레인 전압(Vd'<Vd)을 인가한 다음, 소오스 및 드레인 영역(42, 44)사이에 흐르는 전류값의 대소를 판단하여 읽는다. The stored data by applying a '(<Vd predetermined drain voltage Vd) for applying a (<Vg and a drain region 44, a predetermined gate voltage Vg)' to the gate stack 60. Next, source and drain regions ( 42, 44) read by determining the magnitude of the current flowing between.

다음에는 상술한 소노스 메모리 소자의 제조 방법에 대해 설명한다. It will now be described a manufacturing method of the memory device described above North cattle.

먼저, 도 6을 참조하면, 소정의 불순물, 예컨대 p형 불순물이 도핑된 반도체 기판(40) 상에 제1 절연막(48), 메모리 노드용 물질층(50), 제2 절연막(52) 및 도전층(54)을 순차적으로 형성한다. First, referring to Figure 6, a predetermined impurity, for example, the first insulating film 48 on the p-type impurities, the semiconductor substrate 40 is doped, the material layer 50 for a memory node, a second insulating film 52 and the conductive to form the layer 54 in sequence. 이어서 도전층(54)의 소정 영역 상에 게이트 적층물이 형성될 영역을 한정하는 감광막 패턴(62)을 형성한다. Then form a photoresist pattern 62 for defining an area to be a gate stack formed on a predetermined region of the conductive layer 54. 제1 절연막(48)은 단층 또는 복층으로 형성할 수 있다. A first insulating film 48 may be formed as a single layer or multi-layer. 전자의 경우, 제1 절연막(48)은 실리콘 산화막으로 형성하되, 그 두께는 1.5nm∼4nm 정도가 되도록 형성한다. In the former case, the first insulating film 48, but is formed of a silicon oxide film, the thickness thereof is formed to be approximately 1.5nm~4nm. 후자의 경우, 0.5nm∼1nm 정도의 두께로 실리콘 산화막을 먼저 형성한 다음, 상기 실리콘 산화막 상에 2nm∼5nm정도의 두께로 알루미나막을 형성할 수 있다. In the latter case, the formation of the first silicon oxide film to a thickness of about 0.5nm~1nm can be formed, and then an alumina film with a thickness of approximately 2nm~5nm on the silicon oxide film. 이와 같이 단층 또는 복층으로 형성되는 제1 절연막(48)은 터널링 산화막으로 사용된다. Thus, the first insulating film 48 is formed as a single layer or multi-layer is used as a tunneling oxide. 메모리 노드용 물질층(50)은 소정 두께를 갖는 MON층 또는 MSiON층으로 형성한다. It means for the memory node layer 50 is formed in a layer or MON MSiON layer having a predetermined thickness. 상기 MON층 및 MSiON층에서 "M"은 금속물질을 나타낸다. MON in the layer and the layer MSiON "M" represents a metal material. 상기 "M"은 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이다. Wherein "M" is a Hf, Zr, Ta, Ti, Al, or lanthanides (Ln). 상기 란탄 계열 원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이다. The lanthanide series element is (Ln) is La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb or Lu.

메모리 노드용 물질층(50)을 상기 MON층 또는 MSiON층으로 형성하는 경우, 다음 세가지 방법이 사용될 수 있다. In the case of forming a memory node layer of material (50) to the MON MSiON layer or layer, there are the following three methods may be used.

첫째는 제1 절연막(48) 상에 한 공정으로 MON층 또는 MSiON층을 형성하는 방법이다. The first is the method for forming the layer or MON MSiON layer with a process on the first insulating film 48.

둘째는 제1 절연막(48) 상에 MO막 또는 MSiO막을 먼저 형성한 다음, 상기 MO막 또는 MSiO막을 질화시키는 방법이다. The second is a method of nitriding the first insulating film 48, a film is formed on the MO film or MSiO first, and then the film or MO film MSiO.

셋째는 제1 절연막(48) 상에 MN막 또는 MsiN막을 먼저 형성한 다음, 그 결과 물을 산화시키는 방법이다. The third is a method of forming the first insulating film 48 in the MN film or MsiN first oxide film and then the resulting water.

상기 첫 번째 방법의 경우, 상기 MON층 또는 MSiON층은 ALCVD(Atomic Layer Chemical Vapor Deposition), CVD, LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 반응성 스퍼터링을 이용하여 형성한다. Is formed using the first case of the second method, the MON MSiON layer or layers (Atomic Layer Chemical Vapor Deposition), CVD, LPCVD (Low Pressure CVD), PECVD (Plasma Enhanced CVD) ALCVD or reactive sputtering. 그러나 이외의 다른 장치를 이용하여 형성할 수도 있다. But it may be formed using any other device other than the.

상기 두 번째 방법의 경우, 상기 MO막 또는 MSiO막의 질화처리는 질소(N2)나 암모늄(NH3) 분위기에서 플라즈마처리하는 방법, 암모늄 분위기에서 급속열처리(RTA)하는 방법, 암모늄 분위기의 노(furnace)에서 처리하는 방법, 질소(N)를 이온주입하는 방법을 이용하여 수행할 수 있다. The case of the second method, the MO film or MSiO film nitriding is nitrogen (N2) or ammonium (NH3) method of plasma treatment in an atmosphere, rapid thermal annealing (RTA) method in an ammonium atmosphere, a furnace of the ammonium atmosphere (furnace) how to handle in, it can be carried out using the method of ion implantation of nitrogen (N). 이때, 상기 RTA를 이용하거나 노(furnace)를 이용하는 경우, 그 공정 온도는 200℃∼1,300℃인 것이 바람직하다. At this time, when using the RTA, or through the furnace (furnace), the process temperature is preferably 200 ℃ ~1,300 ℃.

상기 세 번째 방법의 경우, 상기 산화는 100℃∼1,300℃에서 산소 분위기의 노(furnace)를 이용하거나 산소 분위기에서 RTA를 이용하여 수행할 수 있다. For the third method, the oxidation may be carried out using a furnace (furnace) in an oxygen atmosphere at 100 ℃ ~1,300 ℃ or using a RTA in an oxygen atmosphere. 이때, 상기 산소 분위기를 위한 가스는 산소(O2), 수증기(H20) 오존(O3) 또는 산화질소(N2O)를 사용한다. At this time, the gas for the oxygen atmosphere are used an oxygen (O2), water vapor (H20) ozone (O3) or nitrogen oxide (N2O).

이와 같이, 상기 MON층 또는 MSiON층을 형성하는 경우에 질소(N) 함량은 1%∼80% 정도가 되게 하는 것이 바람직하다. Thus, in the case of forming the layer or MON MSiON layer of nitrogen (N) content to preferably be about 1-80%.

한편, 본 발명자는 실험을 통해서 상기 두 번째 방법으로 상기 MON층 또는 MSiON층을 형성하는 경우, 공정 조건(온도)에 따라 상기 MON층 또는 MSiON층에 유입되는 질소량이 달라지고, 그 결과 소노스 메모리 소자의 히스테리시스 특성이 달 라지는 것을 알 수 있었다. On the other hand, the inventors have been through an experiment wherein two different the nitrogen flowing into the MON layer or MSiON layer in accordance with process conditions (temperature) in the case of forming the MON layer or MSiON layer to the second method, as a result SONOS memory it was found that the hysteresis characteristics of the device two months is large.

본 발명자는 상기 실험에서 MON층과 MSiON층 중에서 MON층을 상기 두 번째 방법으로 형성하였고, 질소분위기의 RTA공정, 곧 RTN(Rapid Thermal Nitridation)공정을 이용하였다. The present inventors were formed as in Experimental MON layer and the second layer MSiON how the layers in the MON, was used as the RTA process, even RTN (Rapid Thermal Nitridation) process in a nitrogen atmosphere.

아래의 표 1은 본 발명의 실험 결과를 나타낸다. Table 1 below shows the experimental results of the present invention.

공정 조건 Process Conditions 히스테리시스(mV) Hysteresis (mV)
RTN 700℃ RTN 700 ℃ 75 75
RTN 800℃ RTN 800 ℃ 120 120
RTN 900℃ RTN 900 ℃ 150 150

표 1을 참조하면, 공정온도가 높아질수록 히스테리시스가 증가하는 것을 알 수 있는데, 이는 공정온도가 높아질수록 MON층으로 더 많은 질소가 유입되어 상기 MON층의 트랩 사이트 밀도가 높아진 것에 따른 것으로 보여진다. Referring to Table 1, the higher the process temperature, there can be seen that the hysteresis is increased, it is shown that the higher the process temperature, according to the more nitrogen is introduced into the MON layer increased the trap site density of the MON layer.

이를 통해서 상기 MON층을 형성할 때, 공정온도를 조절함으로써, MON층에 유입되는 질소량을 조절할 있고, 그 결과 상기 MON층의 열적 안정성과 트랩 사이트 밀도를 효과적으로 조절할 수 있음을 알 수 있다. When this, the MON layer be formed through, by controlling the process temperature, and to control the amount of nitrogen flowing into the MON layer, it can be seen that as a result to control the thermal stability of the trap site density of the MON layer effectively.

다음, 제2 절연막(52)은 제1 절연막(48)과 마찬가지로 단층 또는 복층으로 형성할 수 있는데, 전자의 경우는 알루미나막 또는 실리콘 산화막으로 형성하고, 후자의 경우는 2nm∼4nm 정도의 두께로 알루미나막을 먼저 형성한 다음, 이 위에 3nm∼20nm 정도의 두께로 고유전율 절연막을 형성한다. Next, a second insulating film 52 is in the latter case may be formed as a single layer or a multi-layer like the first insulating film 48, in the case of the former, and formed into an alumina film or a silicon oxide film, it has a thickness of about 2nm~4nm forming an alumina film first, and then the above to form a high-k dielectric film to a thickness of about 3nm~20nm. 상기 고유전율 절연막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5) 또는 티타늄 산화막(TiO2) 등으로 형성한다. The high dielectric constant insulating film is formed of a hafnium oxide (HfO2), zirconium oxide (ZrO2), tantalum oxide (Ta2O5) or titanium oxide (TiO2) or the like. 도전층(54)은 도전성 불순물이 도핑된 폴리 실리콘층 으로 형성하거나 다른 도전성 물질층, 예컨대 텅스텐 실리사이드층으로 형성한다. Conductive layer 54 is formed of a conductive impurity is a polyester or other conductive material to form a silicon layer doped layer, for example tungsten suicide layer.

계속해서, 도 7을 참조하면, 감광막 패턴(62)을 식각 마스크로 사용하여 반도체 기판(40) 상에 형성된 적층물들을 역순으로 반도체 기판(40)이 노출될 때까지 단계적으로 식각한다. Subsequently, the etching step by step until 7, using the photoresist pattern 62 as an etch mask to be in reverse order the semiconductor substrate 40 is exposed in the laminate waters formed on a semiconductor substrate 40. 이 결과, 반도체 기판(40)의 소정 영역 상에 제1 터널링 산화막(48a), 메모리 노드층(50a), 제1 차단막(52a) 및 전극층(54a)으로 이루어진 게이트 적층물(60)이 형성된다. As a result, the first tunneling oxide layer (48a), a memory node layer (50a), the first protection film gate stack 60, consisting of (52a) and an electrode layer (54a) on a predetermined region of the semiconductor substrate 40 is formed . 제1 터널링 산화막(48a), 메모리 노드층(50a), 제1 차단막(52a) 및 전극층(54a)은 각각 제1 절연막(48), 메모리 노드용 물질층(50), 제2 절연막(52) 및 도전층(54)을 패터닝한 결과물이다. The first tunneling oxide layer (48a), a memory node layer (50a), the first protection film (52a) and an electrode layer (54a) has each of the first insulating film 48, a material layer 50 for a memory node, a second insulating film 52 and a a result pattern the conductive layer 54. 상기 식각 후, 감광막 패턴(62)을 제거한다. After the etch to remove the photoresist pattern (62).

도 8을 참조하면, 게이트 적층물(60)을 마스크로 하여 반도체 기판(40)에 소정의 도전성 불순물, 예컨대 반도체 기판(40)에 주입된 불순물과 반대되는 타입의 도전성 불순물을 소정의 깊이로 이온 주입한다. 8, a gate stack 60 as a mask to a predetermined conductive impurity in the semiconductor substrate 40, for example, ions of the impurity and the conductive impurities that are opposite type injected into the semiconductor substrate 40 to a predetermined depth inject. 이렇게 해서, 게이트 적층물(60) 둘레의 반도체 기판(40)에 제1 및 제2 불순물 영역(42, 44), 곧 소오스 및 드레인 영역이 형성된다. In this way, the first and second impurity regions 42 and 44 to the gate stack 60, the semiconductor substrate 40 in the periphery, is soon formed on the source and drain regions.

이후, 소오스 및 드레인 영역(42, 44)의 도전성 불순물을 활성화시키기 위한 고온 열처리 공정을 진행한다. Then, the process proceeds to a high temperature heat treatment step for activating the conductive impurities of the source and drain regions (42, 44).

한편, 본 발명자는 이러한 열처리 후, MO층 및 MON층에 대한 TEM사진 분석을 통해서, 상기 MO층의 경우 결정화된 반면, 상기 MON층의 경우, 비정질 상태가 그대로 유지된 것을 알 수 있었다. On the other hand, the inventors of the present invention, while the heat treatment after this, through the TEM image analysis for the MO layer and MON layer, in the case of the MO layer crystallization, if the MON layer, it was found that the amorphous state is retained.

또한, AFM(Atomic Force Microscope)을 이용한 표면 거칠기(roughness) 분석 에서 상기 MO층은 표면 거칠기가 5.3Å정도인 반면, 상기 MON층의 표면 거칠기는 2.3Å정도로, 상기 MON층의 표면 거칠기가 훨씬 작다는 것을 알 수 있었다. Further, the MO layer in a surface roughness (roughness) analysis using AFM (Atomic Force Microscope) is surface roughness while the 5.3Å degree, the surface roughness of the layer is about 2.3Å MON, MON surface roughness of the layer is much smaller I could see that.

본 발명자는 또한 상술한 본 발명의 실시예에 의한 소노스 메모리 소자의 열적 안정성을 검증하기 위한 실험(이하, 제1 실험)을 실시하였다. The present inventor also conducted an experiment (the first experiment) to verify the thermal stability of the SONOS memory device according to an embodiment of the present invention described above.

본 발명의 실시예에 의한 소노스 메모리 소자의 열적 안정성은 바로 제1 절연막(48), 메모리 노드용 물질층(50) 및 제2 절연막(52)으로 구성되는 적층물의 열적 안정성과 직결된다. Thermal stability of the SONOS memory device according to an embodiment of the present invention is very directly related to the thermal stability of the stack consisting of the first insulating film 48, the memory node layer of material 50 and the second insulating film 52 for.

이에 따라, 본 발명자는 도 6에 도시한 제조과정에서 제1 절연막(48)을 실리콘 산화막(SiO2)으로 형성하였다. Accordingly, the present inventor forms a first insulating film 48 in the manufacturing process shown in Figure 6 of a silicon oxide film (SiO2). 그리고 메모리 노드용 물질층(50), 곧 MON층을 HfON층으로 형성하였다. And material layer 50 for the memory node, and soon form a MON layer HfON layer. 또한, 제2 절연막(52)을 알루미늄 산화막(Al2O3)으로 형성하였다. Further, to form a second insulating film 52 of aluminum oxide (Al2O3).

이후, 본 발명자는 도 7에 도시한 바와 같은 게이트 적층물(60)을 형성하였다. Then, the present inventors have formed the gate stack 60, as shown in FIG. 그리고 도 7에 도시한 바와 같이 기판(40)에 소오스 및 드레인 영역들(42, 44)을 형성하기에 앞서 전극층(54a)에 게이터 전압(Vg)을 인가하여 게이트 적층물(60)이 형성된 결과물에 대한 CV특성을 측정(이하, 제1 측정)하였다. And the source and drain regions in the substrate 40 as shown in FIG 7 (42, 44) is formed to output gate stack 60 is formed by applying a gaiter voltage (Vg) to the electrode layer (54a) prior to the the CV characteristic of the measured (hereinafter referred to as the first measurement).

계속해서, 본 발명자는 상기 제1 측정 이후에 게이트 적층물(60)이 형성된 결과물을 900℃ 정도로 어닐(anneal)한 후, 전극층(54a)에 게이트 전압(Vg)을 인가하여 게이트 적층물(60)이 형성된 결과물에 대한 CV특성을 측정(이하, 제2 측정)하였다. Subsequently, the present inventors have first and then the subsequent output gate stack 60 is formed on the measurements taken by the annealing (anneal) about 900 ℃, by applying a gate voltage (Vg) to the electrode layer (54a) gate stack (60 ) were measured (hereinafter referred to as second measurement) the CV characteristic of the output is formed.

한편, 본 발명자는 상기 제2 측정을 위한 게이트 적층물(60)에 대한 어닐을 도 7에 도시한 바와 같이 기판(40)에 소오스 및 드레인 영역들(42, 44)을 형성하는 과정을 통해 실시할 수도 있었다. On the other hand, embodiments the present inventors in a process of forming the source and drain regions 42 and 44 to the substrate 40, as the annealing of the gate stack (60) for the second measurement shown in Fig. 7 It could have been.

도 9는 상기 제1 및 제2 측정에 대한 결과를 보여준다. Figure 9 shows the results for the first and second measurements.

도 9에서 참조부호 G3는 상기 제1 측정에 대한 결과를 보여주는 제1 그래프를 나타내고, G4는 상기 제2 측정에 대한 결과를 보여주는 제2 그래프를 나타낸다. Reference numeral 9 in Fig G3 represents a first graph showing the results for the first measurement, G4 represents a second graph showing the results for the second measurement.

제3 및 제4 그래프들(G3, G4)을 비교하면, 종래 기술에 의한 소노스 메모리 소자의 CV특성을 보여주는 도 2에 도시된 제1 및 제2 그래프들(G1, G2)일 일치하지 않는 것과 달리, 제3 및 제4 그래프들(G3, G4)을 정확하게 일치하는 것을 알 수 있다. The third and fourth graphs (G3, G4) for comparison, the prior art predetermined first and second curves shown in Figure 2 shows the CV characteristics of the North memory device according to (G1, G2) one mismatched Whereas, it is possible to know an exact match for the third and fourth graphs (G3, G4).

제3 및 제4 그래프들(G3, G4)이 정확하게 일치한다는 것은 본 발명의 실시예에 의한 소노스 메모리 소자의 경우, 종래와 달리 어닐과 관계없이 열정 안정성이 한결같다는 것을 의미한다. The means that the third and fourth graphs (G3, G4) are not exactly match that passion Stability Constant equal without For SONOS memory device according to an embodiment of the invention, and annealing, unlike the conventional relationship.

다음, 본 발명자는 기록시간(programming time)에 따른 플랫 밴드 전압의 변화와 소거시간(erasing time)에 따른 플랫 밴드 전압의 변화를 알아보기 위한 실험(이하, 제2 실험)을 실시하였다. Next, the present inventors have carried out a recording time (programming time) experiments to find out the change of the flat band voltage corresponding to a flat band shift and the erase time (erasing time) of the voltage as a function of (the second experiment).

상기 제2 실험에서 본 발명자는 도 8에 도시한 본 발명의 실시예에 의한 소노스 메모리 소자(이하, 제1 메모리 소자)의 제1 터널링 산화막(48a), 메모리 노드층(50a) 및 제1 차단막(52a)을 각각 SiO2막, HfON막 및 Al2O3막으로 형성하였다. The first tunneling oxide layer (48a) of the SONOS memory device (hereinafter referred to as first memory device) according to an embodiment of the present invention shown in Fig. 8 The present inventor also in the second experiment, the memory node layer (50a) and the first a protection film (52a) SiO2 film was formed as HfON film and Al2O3 film, respectively. 그리고 상기 제1 메모리 소자와 비교하기 위한 대상으로 제1 터널링 산화막(48a), 메모리 노드층(50a) 및 제1 차단막(52a)을 각각 SiO2막, HfO2막 및 Al2O3막으로 형 성한 종래의 소노스 메모리 소자(이하, 제2 메모리 소자)를 준비하였다. And the first memory as the target for comparison with the element a first tunneling oxide layer (48a), a memory node layer (50a) and the first protection film (52a) of each SiO2 film, HfO2 film and an Al2O3 film as a type that generated the conventional SONOS a memory device (hereinafter referred to as a second memory device) was prepared. 상기 제1 및 제2 메모리 소자들을 준비하는 과정에서 제1 터널링 산화막(48a), 메모리 노드층(50a) 및 제1 차단막(52a)이 포함된 결과물을 900℃ 정도로 어닐하였다. The first and second memory elements process the first tunneling oxide layer (48a), a memory node layer (50a) and a first output includes a blocking film (52a) in preparing the annealing was about 900 ℃.

이와 같이 상기 제1 및 제2 메모리 소자들을 준비한 후, 본 발명자는 상기 제1 및 제2 메모리 소자들에 대한 데이터 기록시간에 따른 플랫 밴드 전압의 변화를 측정(이하, 제3 측정)하였다. Thus, after preparing the first and second memory devices, the inventors have first and second measuring changes in the flat band voltage according to the data recording time for the memory device (hereinafter referred to as the third measurement). 상기 제3 측정에서 10V 정도의 기록전압 및 소거전압을 인가하였다. In the third measurement it was applied to a write voltage and an erase voltage of about 10V.

도 10은 상기 제3 측정 결과를 보여준다. 10 shows the third measurement result.

도 10에서 참조부호 G5는 상기 제2 메모리 소자에 대한 상기 제3 측정 결과를 보여주는 제5 그래프이다. Reference numeral 10 in FIG G5 is a fifth graph showing the measurement results for the third to the second memory element. 그리고 참조부호 G6은 상기 제1 메모리 소자에 대한 상기 제3 측정 결과를 보여주는 제6 그래프이다. And reference numeral G6 is a sixth graph showing a third measurement result for the first memory device.
제5 및 제6 그래프들(G5, G6)을 비교하면, 기록시간에 따른 플랫 밴드 전압(Vfb)의 변화 또는 플랫 밴드의 이동은 제6 그래프(G6)에서 훨씬 큰 것을 알 수 있다. Fifth and sixth Comparing the graphs (G5, G6), change or movement of the flat-band of the flat-band voltage (Vfb) of the write time can be seen that much larger in the sixth graph (G6).

삭제 delete

기록시간의 변화가 매우 작은데도 플랫 밴드 전압 또는 플랫 밴드의 이동이 크게 증가하는 것은 상기 기록시간의 변화 동안에 데이터를 충분히 기록할 수 있음을 의미한다. It is very jakeunde change of the recording time is also the movement of the flat-band voltage or flat band greatly increases means that it is possible to sufficiently record data during a change of the recording time. 따라서 상기 제1 메모리 소자의 경우, 데이터 기록시간을 상기 제2 메모리 소자보다 훨씬 짧게 할 수 있다. Therefore, the first case may be a memory element, the data write time is much shorter than the second memory element.

계속해서, 본 발명자는 또한 상기와 같이 준비한 제1 및 제2 메모리 소자에 대해서 소거시간에 따른 플랫 밴드 전압의 변화를 측정(이하, 제4 측정)을 실시하 였다. Subsequently, the inventors of the present invention was carried out and also a first and a second memory device for measuring changes in the flat band voltage corresponding to the erase time (hereinafter referred to as the fourth measurement) prepared as described above.

도 11은 상기 제4 측정에 대한 결과를 보여준다. Figure 11 shows the results for the fourth measurement.
도 11에서 참조부호 G8은 상기 제1 메모리 소자에 대한 상기 제4 측정 결과를 나타낸 제8 그래프이다. Reference numeral G8 in Fig. 11 is an eighth graph showing a fourth measurement result in the first memory device. 그리고 참조부호 G7은 상기 제2 메모리 소자에 대한 상기 제4 측정 결과를 나타낸 제7 그래프이다. And reference numeral G7 is a seventh graph showing a fourth measurement result for the second memory element.
제7 및 제8 그래프들(G7, G8)을 비교하면, 소거시간에 따른 플랫 밴드 전압의 변화는 제8 그래프(G8)에서 훨씬 큰 것을 알 수 있다. Compared to the seventh and the eighth graph (G7, G8), changes in the flat band voltage corresponding to the erase time can be seen that far greater in the eighth graph (G8). 곧, 제8 그래프(G8)의 경우, 소거시간이 증가함에 따라 플랫 밴드 전압의 감소 정도가 제7 그래프(G7)보다 훨씬 크게 나타난다. Soon, an eighth case of the graph (G8), when the degree reduction in the flat-band voltage is much larger than the seventh graph (G7) as the erase time increases.

이러한 결과는 제8 그래프(G8)가 적용되는 메모리 소자의 소거시간이 제7 그래프(G7)가 적용되는 메모리 소자의 소거시간보다 훨씬 짧다는 것을 의미하는 바, 상기 제1 메모리 소자의 소거시간을 상기 제2 메모리 소자의 소거시간보다 훨씬 짧게 할 수 있다. The results of the clearing period of the bar, the first memory device, which means that much shorter than the erase time of the memory device configured to be the eighth graph (G8) is a seventh graph (G7) erase time of the memory device to be applied applied the second can be much shorter than the erase time of the memory device.

삭제 delete

삭제 delete

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. Many details in the foregoing description, but this is specifically described, they are, rather than to limit the scope of the invention, should be interpreted as illustrating the preferred embodiment. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 제1 터널링 산화막(48a)과 메모리 노드층(50a)사이에 및/또는 메모리 노드층(50a)과 제1 차단막(52a)사이에 이종의 다른 메모리 노드층을 더 구비할 수 있을 것이다. Between For example, if a person of ordinary skill in the art the first tunneling oxide layer (48a) and the memory node layer (50a) and / or a memory node layer (50a) and the first protection film (52a) between the It will be able to further include other memory node layer of a heterogeneous. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다. The scope of the invention because it is not to be appointed by the described embodiments should be appointed by the technical spirit described in the claims.

상술한 바와 같이, 본 발명의 실시예에 의한 소노스 메모리 소자는 고유전율을 갖는 MON층 또는 MSiON층을 메모리 노드층으로 구비한다. As described above, the SONOS memory device according to the embodiment of the present invention includes the MON MSiON layer or a layer having a high dielectric constant as a memory node layer. 이에 따라 고온 MOS 공정에서도 메모리 노드층이 비정질 상태로 유지될 수 있다. Accordingly, the memory node layer in the MOS process is a high temperature can be maintained in an amorphous state. 따라서 본 발명의 실시예에 의한 소노스 메모리 소자를 이용하면, 도 9에 도시한 바와 같이 열적 안정성을 확보할 수 있다. Therefore, when using the SONOS memory device according to an embodiment of the present invention, it is possible to ensure thermal stability as shown in Fig. 그리고 도 10 및 도 11에 도시한 데이터 기록 및 소거시간에 따른 플랫 밴드 전압의 변화에서 볼 수 있듯이, 데이터 기록시간 및 데이터 소거시간을 짧게 할 수 있으므로, 데이터 처리속도를 종래보다 훨씬 높일 수 있다. And so it Figures 10 and can also, as shown in the variation of the flat band voltage according to a data write and erase times shown in 11, the shorter the data recording time and data erase time and can significantly increase the data processing speed than the conventional. 또한, 리텐션 특성을 정상적으로 유지할 수 있다. In addition, it is possible to properly maintain the retention properties. 아울러, 상기 메모리 노드층의 트랩 사이트 밀도를 종래보다 증가시킬 수 있고, 표면 거칠기 증가에 따라 리텐션 특성이 저하되는 것과 외부 확산에 의해 메모리 노드층을 구성하는 물질과 차단막을 구성하는 물질이 서로 섞이는 것을 방지할 수 있다. Further, the it is possible to the memory increasing the trap site density of the node layer than the prior art, the material constituting the material and the barrier to that which the retention characteristics in accordance with the surface roughness increasing reduced by out-diffusion constituting the memory node layer cross-contamination It can be prevented.

Claims (30)

  1. 반도체 기판; A semiconductor substrate; And
    상기 반도체 기판에 형성되어 스위칭 기능과 데이터 저장기능 모두를 갖는 다기능 소자를 구비하며, 상기 다기능 소자는, The multi-function device is provided with a multi-functional element is formed on the semiconductor substrate having the switching function and a data storage function,
    상기 반도체 기판에 소정의 도전성 불순물이 주입된 것으로, 소정 간격으로 이격되어 있고, 사이에 채널이 형성되어 있는 제1 및 제2 불순물 영역; That the predetermined conductive impurity in the semiconductor substrate implanted, and are spaced at a predetermined interval, the first and second impurity regions in the channel is defined between; And
    상기 제1 및 제2 불순물 영역사이의 반도체 기판 상에 형성된 데이터 저장형 적층물을 포함하며, 상기 데이터 저장형 적층물은, The first and the second comprises a data storage-type stacked structure formed on the semiconductor substrate between impurity regions, wherein the data storage-type laminate,
    제1 터널링 산화막, 데이터가 저장되는 메모리 노드층, 제1 차단막 및 전극층이 순차적으로 적층되어 형성되며, 상기 메모리 노드층은 MON층 또는 MSiON층(M은 금속물질)인 것을 특징으로 하는 소노스 메모리 소자. The first tunneling oxide layer, a memory node layer in which data is stored, the cow, characterized in that the first protection film and the electrode layer is formed are sequentially stacked, wherein the memory node layer MON layer or MSiON layer (M is a metal material) North memory device.
  2. 삭제 delete
  3. 삭제 delete
  4. 제 1 항에 있어서, 상기 제1 터널링 산화막과 상기 메모리 노드층 사이에 제2 터널링 산화막이 구비된 것을 특징으로 하는 소노스 메모리 소자. The method of claim 1, wherein the SONOS memory device, characterized in that the tunnel oxide film between the first and the second memory node layer comprises the tunneling oxide.
  5. 제 1 항에 있어서, 상기 제1 차단막과 상기 전극층사이에 제2 차단막이 더 구비된 것을 특징으로 하는 소노스 메모리 소자. The method of claim 1, wherein the SONOS memory device according to claim between the first protection film and the electrode layer to the second barrier film is further provided.
  6. 삭제 delete
  7. 제 1 항에 있어서, 상기 제1 터널링 산화막은 실리콘 산화막인 것을 특징으로 하는 소노스 메모리 소자. The method of claim 1, wherein the SONOS memory device of the first tunneling oxide layer is characterized in that the silicon oxide film.
  8. 제 4 항에 있어서, 상기 제2 터널링 산화막은 알루미나(Al2O3)막인 것을 특징으로 하는 소노스 메모리 소자. The method of claim 4, wherein the SONOS memory device according to claim 2 tunneling oxide is alumina (Al2O3) film.
  9. 제 1 항에 있어서, 상기 제1 차단막은 알루미나막 또는 실리콘 산화막인 것을 특징으로 하는 소노스 메모리 소자. The method of claim 1, wherein the SONOS memory device of the first barrier film is characterized in that the alumina film or a silicon oxide film.
  10. 제 5 항에 있어서, 상기 제2 차단막은 HfO 2 , ZrO 2 , Ta 2 O 5 또는 TiO 2 막인 것을 특징으로 하는 소노스 메모리 소자. The method of claim 5, wherein the SONOS memory device of the second barrier film is characterized in that HfO 2, ZrO 2, Ta 2 O 5 or TiO 2 film.
  11. 제 1 항에 있어서, 상기 M은 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이고, 상기 란탄 계열 원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu인 것을 특징으로 하는 소노스 메모리 소자. 2. The method of claim 1, wherein M is Hf, Zr, Ta, Ti, and Al, or lanthanides (Ln), and the lanthanides (Ln) is La, Ce, Pr, Nd, Sm, Eu, Gd, Tb , SONOS memory device, characterized in that Dy, Ho, Er, Tm, Yb or Lu.
  12. 제 1 항에 있어서, 상기 MON층 또는 MSiON층의 질소 함량은 1%∼80%인 것을 특징으로 하는 소노스 메모리 소자. The method of claim 1, wherein the SONOS memory device, characterized in that the nitrogen content of the layer or MON MSiON layer is 1-80%.
  13. 반도체 기판과 상기 반도체 기판 상에 데이터를 저장할 수 있는 게이트 적층물을 구비하는 메모리형 트랜지스터를 구비하는 소노스 메모리 소자의 제조 방법에 있어서, A method of manufacturing a SONOS memory device including a memory type transistor including a gate stack for storing data on a semiconductor substrate and the semiconductor substrate,
    게이트 적층물은, Gate stack is
    상기 반도체 기판 상에 제1 터널링 산화막, 데이터가 저장되는 금속산화질화물층, 제1 차단막 및 도전층을 순차적으로 형성하는 제1 단계; A first step of forming a first tunneling oxide, metal oxy-nitride layer in which data is stored, the first protection film and the conductive layer on the semiconductor substrate in sequence;
    상기 도전층의 소정 영역 상에 마스크를 형성하는 제2 단계; A second step of forming a mask on a predetermined region of the conductive layer;
    상기 마스크 둘레의 상기 도전층, 제1 차단막, 금속산화질화물층 및 제1 터널링 산화막을 순차적으로 식각하는 제3 단계; A third step of etching the conductive layer of the mask periphery, the first protection film, the metal oxy-nitride layer and the first tunneling oxide layer in sequence; And
    상기 마스크를 제거하는 제4 단계를 거쳐 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. Method of manufacturing a SONOS memory device as to form through the fourth step of removing the mask.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다. Claim 14 is set when the registration fee has been paid to give up.
    제 13 항에 있어서, 상기 제1 단계에서 상기 제1 터널링 산화막과 상기 금속산화질화물층사이에 제2 터널링 산화막을 더 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조 방법. 14. The method of claim 13, wherein in the first step of process for producing a SONOS memory device according to claim 1, further forming a second tunneling oxide between the first tunneling oxide layer and the metal oxynitride layer.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다. 15. The registration fee has been set to give up when due.
    제 13 항에 있어서, 상기 제1 단계에서 상기 제1 차단막과 상기 도전층사이에 제2 차단막을 더 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. 14. The method of claim 13 wherein manufacturing a SONOS memory device in the first step characterized in that further form a second barrier between the first protection film and the conductive layer.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다. Claim 16 has been abandoned readable medium upon payment.
    제 13 항에 있어서, 상기 제1 터널링 산화막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. 14. The method of claim 13 wherein manufacturing a SONOS memory device characterized in that the first tunneling oxide layer is formed of a silicon oxide film.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다. 17. The readable medium giving upon payment.
    제 14 항에 있어서, 상기 제2 터널링 산화막은 Al 2 O 3 막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. The method of claim 14 wherein the method of manufacturing a SONOS memory device characterized in that the second tunneling oxide layer is formed by Al 2 O 3 film.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다. 18. The readable medium giving upon payment.
    제 13 항에 있어서, 상기 제1 차단막은 Al 2 O 3 막 또는 SiO 2 막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. 14. The method of claim 13 wherein manufacturing a SONOS memory device, characterized in that forming in said first blocking layer is Al 2 O 3 film or SiO 2 film.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다. Claim 19 has been abandoned readable medium upon payment.
    제 15 항에 있어서, 상기 제2 차단막은 HfO 2 , ZrO 2 , Ta 2 O 5 또는 TiO 2 막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. The method of claim 15, wherein the second blocking film is HfO 2, ZrO 2, Ta 2 O 5 or the method of manufacturing a SONOS memory device, characterized in that for forming the TiO 2 film.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다. 20. The readable medium giving upon payment.
    제 13 항에 있어서, 상기 금속산화질화물층은 ALCVD, CVD, LPCVD, PECVD, 반응성 스퍼터링을 이용하여 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. 14. The method of claim 13, wherein the metallic oxynitride layer is produced in the SONOS memory device characterized in that it formed using ALCVD, CVD, LPCVD, PECVD, reactive sputtering.
  21. 제 13 항에 있어서, 상기 금속산화질화물층은 MON막 또는 MSiON막(M은 금속물질)으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. 14. The method of claim 13 wherein manufacturing a SONOS memory device as to form the metal oxynitride layer is a film or a MON MSiON film (M is a metal material).
  22. 제 21 항에 있어서, 상기 MON막 및 MSiON막은 각각 MO막 및 MSiO막을 먼저 형성한 다음, 그 결과물을 질화시켜 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. The method of claim 21, wherein the method of manufacturing a SONOS memory device, characterized in that to form the film and the film, each film is formed MON MO film and a first MSiO MSiON to nitriding and then, the resultant.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다. Claim 23 is set when the registration fee has been paid to give up.
    제 22 항에 있어서, 상기 MO막 및 MSiO막을 질화시킨 후, 그 결과물을 산화시키는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. The method of claim 22 wherein the method of manufacturing a SONOS memory device, comprising a step of after said nitride film and a MO film MSiO, oxidizing the resultant.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다. Claim 24 is set when the registration fee has been paid to give up.
    제 22 항에 있어서, 상기 MO막과 상기 MSiO막은, 23. The method of claim 22, wherein the MO film layer and the MSiO,
    질소(N2)나 암모늄(NH3) 분위기에서 플라즈마처리하는 방법, 암모늄 분위기에서 급속열처리(RTA)하는 방법, 암모늄 분위기의 노(furnace)에서 처리하는 방법 또는 질소(N)를 이온주입하는 방법을 이용하여 질화하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. Using the method of ion implantation of nitrogen (N2) or ammonium (NH3) method of plasma treatment in an atmosphere, rapid thermal annealing (RTA) method in an ammonium atmosphere, a method of treatment in the ammonium atmosphere furnace (furnace) or a nitrogen (N) the method of manufacturing a SONOS memory device characterized in that the nitride.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다. Claim 25 is set when the registration fee has been paid to give up.
    제 24 항에 있어서, 상기 RTA를 이용하거나 노(furnace)를 이용하는 경우, 공정 온도는 200℃∼1,300℃인 것을 특징으로 하는 소노스 메모리 소자의 제조방법. 25. The method of claim 24, wherein when using the RTA, or through the furnace (furnace), the process temperature is method of manufacturing a SONOS memory device, characterized in that 200 ℃ ~1,300 ℃.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다. 26. The registration fee has been abandoned when due.
    제 23 항에 있어서, 상기 산화는 100℃∼1,300℃에서 산소 분위기의 노(furnace)를 이용하거나 산소분위기의 RTA를 이용하여 실시하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. The method of claim 23, wherein the method for manufacturing a SONOS memory device, characterized in that the oxidation is used for the furnace (furnace) in an oxygen atmosphere at 100 ℃ ~1,300 ℃ or carried out using a RTA in an oxygen atmosphere.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다. Claim 27 is set when the registration fee has been paid to give up.
    제 26 항에 있어서, 상기 산소 분위기를 위한 가스로 산소(O2), 수증기(H20) 또는 산화 질소(N2O)를 사용하는 것을 특징으로 하는 소노스 메모리 소자의 제조방 법. The method of claim 26, wherein the manufacturing method of the SONOS memory device according to claim the use of oxygen (O2), water vapor (H20), or nitric oxide (N2O) in the gas for the oxygen atmosphere.
  28. 제 22 항에 있어서, 상기 MO막 또는 상기 MSiO막은 질소 함량이 1%∼80%가 되도록 질화하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법. The method of claim 22 wherein the method of manufacturing a SONOS memory device characterized in that the nitride film or the MO film MSiO nitrogen content is such that 1-80%.
  29. 제 21 항에 있어서, 상기 M은 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이고, 상기 란탄계열원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu인 것을 특징으로 하는 소노스 메모리 소자의 제조방법. 22. The method of claim 21, wherein M is Hf, Zr, Ta, Ti, and Al, or lanthanides (Ln), and the lanthanides (Ln) is La, Ce, Pr, Nd, Sm, Eu, Gd, Tb , Dy, Ho, Er, method of manufacturing a SONOS memory device, characterized in that Tm, Yb or Lu.
  30. 제 21 항에 있어서, 상기 MON막 및 MSiON막은 각각 MN막과 MsiN막을 먼저 형성한 후, 그 결과물을 산화시켜 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조 방법. The method of claim 21, wherein the method of manufacturing a SONOS memory device, characterized in that for forming the film and after MON film respectively form a film MN film and the first MsiN MSiON, by oxidizing the resultant.
KR1020030063362A 2003-06-10 2003-09-09 SONOS memory device and method of manufacturing the same KR100973281B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030037136 2003-06-10
KR20030037136 2003-06-10

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
EP04253382A EP1487013A3 (en) 2003-06-10 2004-06-07 SONOS memory device and method of manufacturing the same
CN 200410076664 CN100483716C (en) 2003-06-10 2004-06-10 SONOS memory device and method of manufacturing the same
JP2004172645A JP2005005715A (en) 2003-06-10 2004-06-10 Sonos memory device and its manufacturing method
US10/864,499 US8217445B2 (en) 2003-06-10 2004-06-10 SONOS memory device using an amorphous memory node material
US11/896,698 US20070296026A1 (en) 2003-06-10 2007-09-05 SONOS memory device

Publications (2)

Publication Number Publication Date
KR20040108309A KR20040108309A (en) 2004-12-23
KR100973281B1 true KR100973281B1 (en) 2010-07-30

Family

ID=37382266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030063362A KR100973281B1 (en) 2003-06-10 2003-09-09 SONOS memory device and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR100973281B1 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US7473959B2 (en) 2001-06-28 2009-01-06 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices and methods of fabricating the same
JP4901048B2 (en) 2001-06-28 2012-03-21 三星電子株式会社Samsung Electronics Co.,Ltd. Floating trap type non-volatile memory element
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US8253183B2 (en) 2001-06-28 2012-08-28 Samsung Electronics Co., Ltd. Charge trapping nonvolatile memory devices with a high-K blocking insulation layer
US7927950B2 (en) 2002-05-07 2011-04-19 Samsung Electronics Co., Ltd. Method of fabricating trap type nonvolatile memory device
KR100682913B1 (en) * 2005-01-06 2007-02-15 삼성전자주식회사 Hybrid multi-bit non-volatile memory device and method of operating the same
KR100623177B1 (en) * 2005-01-25 2006-09-13 삼성전자주식회사 Dielectric structure having a high dielectric constant, method of forming the dielectric structure, non-volatile semiconductor memory device including the dielectric structure, and method of manufacturing the non-volatile semiconductor memory device
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
KR101338158B1 (en) 2007-07-16 2013-12-06 삼성전자주식회사 Non-volatile memory devices and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291867B1 (en) * 1997-07-24 2001-09-18 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
KR20030002298A (en) * 2001-06-28 2003-01-08 삼성전자 주식회사 Floating trap type memory device of non-volatile semiconductor memory device
US20040094809A1 (en) 2002-11-20 2004-05-20 Agere Systems, Inc. Process for semiconductor device fabrication in which an insulating layer is formed over a semiconductor substrate
KR100594266B1 (en) 2004-03-17 2006-06-30 삼성전자주식회사 SONOS type memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291867B1 (en) * 1997-07-24 2001-09-18 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
KR20030002298A (en) * 2001-06-28 2003-01-08 삼성전자 주식회사 Floating trap type memory device of non-volatile semiconductor memory device
US20040094809A1 (en) 2002-11-20 2004-05-20 Agere Systems, Inc. Process for semiconductor device fabrication in which an insulating layer is formed over a semiconductor substrate
KR100594266B1 (en) 2004-03-17 2006-06-30 삼성전자주식회사 SONOS type memory device

Also Published As

Publication number Publication date
KR20040108309A (en) 2004-12-23

Similar Documents

Publication Publication Date Title
KR100545706B1 (en) Semiconductor device manufacturing method
CN100353556C (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US6486028B1 (en) Method of fabricating a nitride read-only-memory cell vertical structure
EP1338034B1 (en) Simultaneous formation of charge storage and bitline for wordline isolation
US7019351B2 (en) Transistor devices, and methods of forming transistor devices and circuit devices
KR100555810B1 (en) Semiconductor device comprising dual silicon nitride layers and manufacturing method thereof
US7816727B2 (en) High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
US5923056A (en) Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials
US7199023B2 (en) Atomic layer deposited HfSiON dielectric films wherein each precursor is independendently pulsed
KR100413740B1 (en) A semiconductor device and a method for manufacturing the same
US7112539B2 (en) Dielectric layer for semiconductor device and method of manufacturing the same
US6784101B1 (en) Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
US6642573B1 (en) Use of high-K dielectric material in modified ONO structure for semiconductor devices
KR100688521B1 (en) Semiconductor Device comprising High-k insulating layer and Manufacturing Method for the Same
US8343840B2 (en) Blocking dielectric engineered charge trapping memory cell with high speed erase
CN1757114B (en) Charge-trapping memory arrays resistant to damage from contact hole formation
US7169674B2 (en) Complementary metal oxide semiconductor (CMOS) gate stack with high dielectric constant gate dielectric and integrated diffusion barrier
US7221018B2 (en) NROM flash memory with a high-permittivity gate dielectric
US7371633B2 (en) Dielectric layer for semiconductor device and method of manufacturing the same
US6436768B1 (en) Source drain implant during ONO formation for improved isolation of SONOS devices
US6743681B2 (en) Methods of Fabricating Gate and Storage Dielectric Stacks having Silicon-Rich-Nitride
US7427536B2 (en) High density stepped, non-planar nitride read only memory
US7528037B2 (en) Flash memory having a high-permittivity tunnel dielectric
JP4290421B2 (en) Semiconductor device and manufacturing method thereof
US8541821B2 (en) Method of forming a non-volatile electron storage memory and the resulting device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee