KR100973272B1 - Soi device and method for fabricating the same - Google Patents

Soi device and method for fabricating the same Download PDF

Info

Publication number
KR100973272B1
KR100973272B1 KR1020080038841A KR20080038841A KR100973272B1 KR 100973272 B1 KR100973272 B1 KR 100973272B1 KR 1020080038841 A KR1020080038841 A KR 1020080038841A KR 20080038841 A KR20080038841 A KR 20080038841A KR 100973272 B1 KR100973272 B1 KR 100973272B1
Authority
KR
South Korea
Prior art keywords
silicon layer
insulating film
film
groove
layer
Prior art date
Application number
KR1020080038841A
Other languages
Korean (ko)
Other versions
KR20090113001A (en
Inventor
구동철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080038841A priority Critical patent/KR100973272B1/en
Publication of KR20090113001A publication Critical patent/KR20090113001A/en
Application granted granted Critical
Publication of KR100973272B1 publication Critical patent/KR100973272B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Abstract

본 발명은 전하 저장 능력을 개선하여 센싱 마진을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 SOI 소자는, 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 SOI 기판; 상기 홈의 표면 상에 형성된 절연막; 상기 절연막 및 실리콘층 상에 형성된 에피 실리콘층; 상기 홈 상부의 에피 실리콘층 부분 상에 형성된 게이트; 및 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;을 포함한다.The present invention discloses an SOI device and a method of manufacturing the same, which can improve the charge storage capability to improve the sensing margin. The SOI device according to the present invention includes a stacked structure of a silicon substrate, a buried insulating film, and a silicon layer, wherein a groove for exposing the buried insulating film portion in the silicon layer comprises: an SOI substrate; An insulating film formed on the surface of the groove; An epitaxial silicon layer formed on the insulating layer and the silicon layer; A gate formed on a portion of the epi silicon layer over the groove; And a junction region formed in portions of the epitaxial silicon layers on both sides of the gate to contact the insulating layer at both sides.

Description

ＳＯＩ 소자 및 그의 제조방법{SOI DEVICE AND METHOD FOR FABRICATING THE SAME}SOI device and its manufacturing method {SOI DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 SOI 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 전하 저장 능력을 개선하여 센싱 마진을 향상시킬 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다.The present invention relates to an SOI device and a method of manufacturing the same, and more particularly, to an SOI device and a method of manufacturing the same that can improve the sensing margin by improving the charge storage capacity.

반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI(Silicon On Insulator) 기판 이용한 반도체 소자(이하, SOI 소자)가 주목되고 있다. 이는, 상기 SOI 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 동작 속도의 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖기 때문이다.As high integration, high speed, and low power consumption of semiconductor devices progress, semiconductor devices using SOI (Silicon On Insulator) substrates (hereinafter, SOI devices) have been attracting attention in place of substrates made of bulk silicon. This is because the device formed on the SOI substrate is faster than the device formed on the substrate made of bulk silicon, and the operation speed is increased due to the small junction capacitance, the low voltage due to the low threshold voltage, and the latch-up due to complete device isolation. This is because it has advantages such as elimination of (latch-up).

이하에서는, 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.Hereinafter, the SOI device according to the prior art will be briefly described.

상기 SOI 소자는 소자 전체를 지지하는 실리콘 기판과, 소자가 형성되는 실리콘층 및 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 절연막으로 이루어지 는 SOI 기판 상에 형성된다. The SOI device is formed on an SOI substrate comprising a silicon substrate supporting the entire device, a silicon layer on which the device is formed, and a buried insulating film formed between the silicon substrate and the silicon layer.

그리고, 상기 SOI 소자는 상기 SOI 기판의 실리콘층에 형성된 게이트와 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역을 포함한다. 여기서, 상기 접합 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성되기 때문에, 상기 게이트 아래의 실리콘층 부분, 즉, SOI 소자의 바디(Body) 부분은 상기 접합 영역과 매몰 산화막에 의해 차단되어 플로팅된다.The SOI device includes a gate formed in the silicon layer of the SOI substrate and a junction region formed in the silicon layer on both sides of the gate. Here, since the junction region is formed to be in contact with the buried insulating film, the silicon layer portion under the gate, that is, the body portion of the SOI element is blocked and floated by the junction region and the buried oxide film. .

그러므로, 이러한 SOI 소자는 상기 접합 영역과 매몰 절연막에 의해 차단된 바디 부분이 플로팅된 FBC(Floating Body Cell) 구조를 가지며, 상기 플로팅된 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 감소시킬 수 있다.Therefore, the SOI device has a floating body cell (FBC) structure in which the body portion blocked by the junction region and the buried insulating layer is floated, and charges can be stored in the floated body portion, thereby eliminating the need for a capacitor. Accordingly, the cell size can be reduced.

그러나, 전술한 종래 기술은 반도체 소자의 고집적화 추세에 부합하여 셀 사이즈가 감소함에 따라 상기 바디 부분의 부피가 감소하며, 이 때문에, 상기 바디 부분의 전하 저장 능력이 저하된다. 그 결과, 전술한 종래 기술의 경우에는 문턱 전압의 조절이 용이하지 않으며, 이로 인해, 센싱 마진이 저하된다.However, in the above-described prior art, the volume of the body portion decreases as the cell size decreases in accordance with the trend of high integration of semiconductor devices, and thus, the charge storage capability of the body portion is reduced. As a result, in the case of the above-described prior art, the adjustment of the threshold voltage is not easy, and thus, the sensing margin is lowered.

본 발명은 전하 저장 능력을 개선할 수 있는 SOI 소자 및 그의 제조방법을 제공한다.The present invention provides an SOI device and a method of manufacturing the same that can improve the charge storage capability.

또한, 본 발명은 센싱 마진을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.The present invention also provides an SOI device and a method of manufacturing the same, which can improve a sensing margin.

본 발명의 실시예에 따른 SOI 소자는, 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 SOI 기판; 상기 홈의 표면 상에 형성된 절연막; 상기 절연막 및 실리콘층 상에 형성된 에피 실리콘층; 상기 홈 상부의 에피 실리콘층 부분 상에 형성된 게이트; 및 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;을 포함한다.An SOI device according to an embodiment of the present invention includes a stacked structure of a silicon substrate, a buried insulating film, and a silicon layer, wherein the SOI substrate exposes a portion of the buried insulating film in the silicon layer; An insulating film formed on the surface of the groove; An epitaxial silicon layer formed on the insulating layer and the silicon layer; A gate formed on a portion of the epi silicon layer over the groove; And a junction region formed in portions of the epitaxial silicon layers on both sides of the gate to contact the insulating layer at both sides.

상기 매몰 절연막은 산화막을 포함한다.The buried insulating film includes an oxide film.

상기 절연막은 고유전체 물질로 이루어진다.The insulating film is made of a high dielectric material.

상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나이다.The high dielectric material is any one of a nitride film, an Al 2 O 3 film, and a ZrO 2 film.

상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성된다.The junction region extends to the inside of the silicon layer and is formed such that the buried insulating portion and the lower end thereof contact each other.

본 발명의 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층을 식각하여, 상기 매몰 절연막 부분을 노출시키는 홈을 형성하는 단계; 상기 홈의 표면을 포함하는 실리콘층 상에 절연막을 형성하는 단계; 상기 실리콘층이 노출되도록 상기 절연막 및 실리콘층을 CMP하는 단계; 상기 노출된 실리콘층 및 절연막 상에 에피 실리콘층을 형성하는 단계; 상기 홈 상부의 에피 실리콘층 부분 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계;를 포함한다.A method of manufacturing an SOI device according to an embodiment of the present invention includes etching a silicon layer of an SOI substrate including a stacked structure of a silicon substrate, an embedding insulating film, and a silicon layer to form a groove exposing the buried insulating film portion. ; Forming an insulating film on the silicon layer including the surface of the groove; CMPing the insulating film and the silicon layer to expose the silicon layer; Forming an epitaxial silicon layer on the exposed silicon layer and the insulating layer; Forming a gate on an epi silicon layer portion over the groove; And forming a junction region in the epi silicon layer portions at both sides of the gate to contact the insulating layer at both sides.

상기 매몰 절연막은 산화막을 포함한다.The buried insulating film includes an oxide film.

상기 절연막은 고유전체 물질로 형성한다.The insulating film is formed of a high dielectric material.

상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나를 포함한다.The high dielectric material includes any one of a nitride film, an Al 2 O 3 film, and a ZrO 2 film.

상기 질화막은 2∼20Å의 두께를 갖도록 형성한다.The nitride film is formed to have a thickness of 2 to 20 GPa.

상기 절연막 및 실리콘층의 CMP는, 150∼300Å의 실리콘층이 제거되도록 수행한다.CMP of the insulating film and the silicon layer is performed such that the silicon layer of 150 to 300 Å is removed.

상기 에피 실리콘층을 형성하는 단계는, 상기 노출된 실리콘층으로부터 상기 절연막을 포함한 홈을 매립하도록 에피 실리콘층을 성장시키는 단계; 및 상기 에피 실리콘층의 표면을 CMP하는 단계;를 포함한다.The forming of the epitaxial silicon layer may include growing an epitaxial silicon layer to fill a groove including the insulating layer from the exposed silicon layer; And CMP the surface of the epi silicon layer.

상기 에피 실리콘층은 SEG 방식으로 성장시킨다.The epi silicon layer is grown in an SEG manner.

상기 에피 실리콘층의 CMP는, 200∼1000Å의 에피 실리콘층이 잔류되도록 수행한다.The CMP of the epi silicon layer is performed so that an epi silicon layer of 200 to 1000 Å remains.

상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성한다.The junction region extends to the inside of the silicon layer so as to be in contact with the buried insulating portion and the lower end thereof.

본 발명은 SOI 기판의 실리콘층을 식각하여 홈을 형성하고, 상기 홈의 표면 상에 고유전체 물질을 사용하여 절연막을 형성하며, 상기 절연막을 포함하는 홈 및 실리콘층 상에 에피 실리콘층을 성장시킴으로써, 게이트 하부의 바디 부분 부피를 증가시킬 수 있다.According to the present invention, a silicon layer of an SOI substrate is etched to form a groove, an insulating film is formed using a high dielectric material on the surface of the groove, and an epi silicon layer is grown on the groove and silicon layer including the insulating film. The volume of the body portion under the gate can be increased.

따라서, 본 발명은 바디 부분의 부피를 증가시킴으로써, SOI 소자의 전하 저장 능력을 개선할 수 있으며, 이를 통해, SOI 소자의 센싱 마진을 향상시키는 등 셀 특성 및 소자 특성을 효과적으로 개선할 수 있다.Therefore, the present invention can improve the charge storage capability of the SOI device by increasing the volume of the body portion, thereby effectively improving the cell characteristics and device characteristics, such as to improve the sensing margin of the SOI device.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view for describing an SOI device according to an exemplary embodiment of the present invention.

도시된 바와 같이, 실리콘 기판(100)과 매몰 절연막(102) 및 실리콘층(104a)의 적층 구조를 포함하는 SOI 기판(106)의 상기 실리콘층(104a) 내에 홈(H)이 형성되어 있다. 상기 매몰 절연막(102)은, 예컨대, 산화막을 포함하며, 상기 홈(H)은, 바람직하게, 상기 매몰 절연막(102) 부분을 노출시키도록 형성되어 있다. 그리고, 상기 홈(H)의 표면 상에 절연막(110a)이 형성되어 있다. 여기서, 상기 절연막(110a)은 고유전체 물질로 이루어져 있으며, 상기 고유전체 물질은, 예컨대, 질화막, Al2O3막 및 ZrO2막 중 어느 하나이다.As shown, a groove H is formed in the silicon layer 104a of the SOI substrate 106 including the stacked structure of the silicon substrate 100, the buried insulating film 102, and the silicon layer 104a. The buried insulating film 102 includes, for example, an oxide film, and the groove H is preferably formed to expose a portion of the buried insulating film 102. The insulating film 110a is formed on the surface of the groove H. Here, the insulating film 110a is made of a high dielectric material, and the high dielectric material is, for example, any one of a nitride film, an Al 2 O 3 film, and a ZrO 2 film.

상기 절연막(110a) 및 실리콘층(104a) 상에 상기 절연막(110a)을 포함하는 홈(H)을 매립하도록 에피 실리콘층(112a)이 형성되어 있다. 상기 홈(H) 상부의 에피 실리콘층(112a) 부분 상에 게이트(120)가 형성되어 있으며, 상기 게이트(120) 양측의 에피 실리콘층(112a) 부분 내에 상기 절연막(110a)과 양측에서 접하도록 접 합 영역(124)이 형성되어 있다. 상기 게이트(120)는, 예컨대, 게이트 절연막(114)과 게이트 도전막(116) 및 게이트 하드마스크막(118)을 포함하며, 상기 게이트의 양측벽에는 스페이서(122)가 형성되어 있다. An epitaxial silicon layer 112a is formed on the insulating layer 110a and the silicon layer 104a to fill the groove H including the insulating layer 110a. A gate 120 is formed on a portion of the epitaxial silicon layer 112a above the groove H, and the gate 120 is in contact with both sides of the insulating layer 110a in the portion of the epitaxial silicon layer 112a on both sides of the gate 120. The joining region 124 is formed. The gate 120 includes, for example, a gate insulating layer 114, a gate conductive layer 116, and a gate hard mask layer 118, and spacers 122 are formed on both sidewalls of the gate.

한편, 본 발명의 다른 실시예로서, 도 2에 도시된 바와 같이, 상기 접합 영역(124a)은 상기 실리콘층(104a)의 내부까지 연장되어 상기 매몰 절연막(102) 부분과 그 하단부가 접하도록 형성되는 것도 가능하다. Meanwhile, as another embodiment of the present invention, as shown in FIG. 2, the junction region 124a extends to the inside of the silicon layer 104a and is formed to be in contact with a portion of the buried insulating layer 102 and a lower end thereof. It is also possible.

이상에서와 같이, 본 발명의 실시예에 따른 SOI 소자는 홈(H)이 구비된 실리콘층(104a)을 포함하는 SOI 기판(106)에 구현되고, 상기 홈(H)의 표면 상에는 고유전율을 갖는 절연막(110a)이 형성되어 있으므로, 상기 게이트(120) 아래의 에피 실리콘층(112a) 부분, 즉, 바디 부분의 부피가 증가된다.As described above, the SOI device according to the embodiment of the present invention is implemented in the SOI substrate 106 including the silicon layer 104a having the groove H, and has a high dielectric constant on the surface of the groove H. Since the insulating film 110a is formed, the volume of the epi silicon layer 112a portion, that is, the body portion, under the gate 120 is increased.

그러므로, 본 발명은 상기 바디 부분의 부피가 증가되어 SOI 소자의 전하 저장 능력을 효과적으로 개선할 수 있으며, 이를 통해, 센싱 마진을 향상시킬 수 있다. 따라서, 본 발명은 셀 특성 및 소자 특성을 효과적으로 개선할 수 있다.Therefore, the present invention can increase the volume of the body portion to effectively improve the charge storage capacity of the SOI device, thereby improving the sensing margin. Therefore, the present invention can effectively improve cell characteristics and device characteristics.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 SOI의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3G are cross-sectional views illustrating processes for manufacturing a SOI according to an exemplary embodiment of the present invention.

도 3a를 참조하면, 실리콘 기판(100)과 매몰 절연막(102) 및 실리콘층(104)의 적층 구조를 포함하는 SOI 기판(106)을 마련한다. 상기 매몰 절연막(102)은, 예컨대, 산화막을 포함한다. Referring to FIG. 3A, an SOI substrate 106 including a stacked structure of a silicon substrate 100, a buried insulating film 102, and a silicon layer 104 is prepared. The buried insulating film 102 includes, for example, an oxide film.

그런 다음, 상기 SOI 기판(106) 상에 상기 실리콘층(104) 부분을 노출시키는 마스크 패턴(108)을 형성한다. 상기 마스크 패턴(108)을 식각 마스크로 이용하여, 상기 노출된 실리콘층(104) 부분을 식각하여 홈(H)을 형성한다. 상기 홈(H)은, 바람직하게, 상기 매몰 절연막(102) 부분을 노출시키도록 형성한다. Next, a mask pattern 108 is formed on the SOI substrate 106 to expose a portion of the silicon layer 104. Using the mask pattern 108 as an etching mask, the exposed portion of the silicon layer 104 is etched to form a groove H. The groove H is preferably formed to expose a portion of the buried insulating film 102.

도 3b를 참조하면, 상기 홈(H)이 형성된 SOI 기판(106)의 결과물로부터 마스크 패턴을 제거한다. 그리고 나서, 상기 홈(H)의 표면을 포함하는 실리콘층(104) 상에 절연막(110)을 형성한다. 상기 절연막(110)은 고유전체 물질로 형성하며, 예컨대, 질화막, Al2O3막 및 ZrO2막 중 어느 하나, 바람직하게, 질화막으로 형성한다. 상기 질화막은 2∼20Å의 두께를 갖도록 형성한다.Referring to FIG. 3B, the mask pattern is removed from the resultant of the SOI substrate 106 having the grooves H formed therein. Then, the insulating film 110 is formed on the silicon layer 104 including the surface of the groove (H). The insulating film 110 is formed of a high dielectric material, for example, any one of a nitride film, an Al 2 O 3 film, and a ZrO 2 film, preferably, a nitride film. The nitride film is formed to have a thickness of 2 to 20 GPa.

도 3c를 참조하면, 상기 실리콘층(104a)이 노출되도록 상기 절연막(110a) 및 실리콘층(104a)을 CMP(Chemical Mechanical Polishing)한다. (104→104a, 110→110a) 상기 절연막(110a) 및 실리콘층(104a)의 CMP는, 상기 실리콘층(104a)이, 바람직하게, 150∼300Å의 두께가 제거되도록 수행한다.Referring to FIG. 3C, the insulating layer 110a and the silicon layer 104a are subjected to chemical mechanical polishing (CMP) so that the silicon layer 104a is exposed. (104 → 104a, 110 → 110a) The CMP of the insulating film 110a and the silicon layer 104a is performed such that the thickness of the silicon layer 104a is preferably 150 to 300 Å.

도 3d를 참조하면, 상기 노출된 실리콘층(104a)으로부터, 예컨대, SEG(Selective Epitaxial Growth) 방식을 통해 에피 실리콘층(112)을 성장시킨다. 상기 에피 실리콘층(112)은, 바람직하게, 상기 절연막(110a)을 포함한 홈(H)을 매립하도록 성장시킨다.Referring to FIG. 3D, the epitaxial silicon layer 112 is grown from the exposed silicon layer 104a through, for example, a selective epitaxial growth (SEG) method. The epi silicon layer 112 is preferably grown to fill the groove H including the insulating layer 110a.

도 3e를 참조하면, 상기 에피 실리콘층(112a)의 표면을 CMP한다. (112→112a) 상기 에피 실리콘층(112a)의 CMP는 상기 에피 실리콘층(112a)이 바디 부분으로 활용될 만한 적절한 두께, 바람직하게, 200∼1000Å 두께의 에피 실리콘층(112a)이 잔류되도록 수행한다.Referring to FIG. 3E, the surface of the epitaxial silicon layer 112a is CMP. CMP of the epitaxial silicon layer 112a is performed so that the epitaxial silicon layer 112a of an appropriate thickness, preferably 200 to 1000 占 thick, can be used as the body portion of the epitaxial silicon layer 112a. do.

도 3f를 참조하면, 상기 CMP된 에피 실리콘층(112a) 상에 게이트 절연막(114)과 게이트 도전막(116) 및 게이트 하드마스크막(118)을 차례로 형성한다. 이어서, 상기 게이트 하드마스크막(118)과 게이트 도전막(116) 및 게이트 절연막(114)을 식각하여, 홈(H) 상부의 에피 실리콘층(112a) 부분 상에 게이트(120)를 형성한다. 상기 게이트(120)의 양측벽에 스페이서(122)를 형성한다.Referring to FIG. 3F, a gate insulating layer 114, a gate conductive layer 116, and a gate hard mask layer 118 are sequentially formed on the CMP epitaxial silicon layer 112a. Subsequently, the gate hard mask layer 118, the gate conductive layer 116, and the gate insulating layer 114 are etched to form the gate 120 on the epitaxial silicon layer 112a above the groove H. Spacers 122 are formed on both sidewalls of the gate 120.

도 3g를 참조하면, 상기 게이트(120) 양측의 에피 실리콘층(112a) 부분 내에 상기 절연막(110a)과 양측에서 접하도록 접합 영역(124)을 형성한다. 상기 접합 영역(124)은, 예컨대, N형 이온주입층으로 형성한다. 그 결과, 상기 게이트(120) 하부의 에피 실리콘층(112a) 부분이 상기 접합 영역(124)과 절연막(110a)에 의해 차단되어, 플로팅 바디가 형성된다.Referring to FIG. 3G, a junction region 124 is formed in the epi silicon layer 112a on both sides of the gate 120 to be in contact with the insulating layer 110a on both sides. The junction region 124 is formed of, for example, an N-type ion implantation layer. As a result, a portion of the epitaxial silicon layer 112a under the gate 120 is blocked by the junction region 124 and the insulating layer 110a to form a floating body.

한편, 본 발명의 다른 실시예로서, 도 2에 도시된 바와 같이, 상기 접합 영역(124a)은 상기 실리콘층(104a)의 내부까지 연장되어 상기 매몰 절연막(102) 부분과 그 하단부가 접하도록 형성하는 것도 가능하다. Meanwhile, as another embodiment of the present invention, as shown in FIG. 2, the junction region 124a extends to the inside of the silicon layer 104a and is formed to be in contact with a portion of the buried insulating layer 102 and a lower end thereof. It is also possible.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자의 제조를 완성한다.Thereafter, although not shown, a series of subsequent known processes are sequentially performed to complete the fabrication of the SOI device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명의 실시예에서는 SOI 기판에 구비된 홈의 표면 상에 고유전체 물질을 사용하여 절연막을 형성하고, 상기 절연막이 형성된 홈 및 실리콘층 상에 에피 실리콘층을 형성함으로써, SOI 소자의 바디 부피를 종래보다 증가시킬 수 있다.As described above, in the embodiment of the present invention, an insulating film is formed on the surface of the groove provided in the SOI substrate by using a high dielectric material, and an epitaxial silicon layer is formed on the groove and silicon layer on which the insulating film is formed. The body volume of the device can be increased than before.

따라서, 본 발명은 종래보다 부피가 증가된 바디 부분에 종래보다 많은 양의 전하를 저장할 수 있으므로, SOI 소자의 전하 저장 능력을 효과적을 개선할 수 있다. 그러므로, 본 발명은 문턱 전압을 용이하게 조절하여 센싱 마진을 향상시킬 수 있으며, 이를 통해, 셀 특성 및 소자 특성을 개선할 수 있다.Therefore, the present invention can store a larger amount of charge in the body portion having a volume larger than that of the prior art, thereby effectively improving the charge storage capability of the SOI device. Therefore, the present invention can easily adjust the threshold voltage to improve the sensing margin, thereby improving the cell characteristics and device characteristics.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.1 is a cross-sectional view for explaining an SOI device according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 SOI 소자를 설명하기 위한 단면도.Figure 2 is a cross-sectional view for explaining an SOI device according to another embodiment of the present invention.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 SOI의 제조방법을 설명하기 위한 공정별 단면도.3A to 3G are cross-sectional views of processes for explaining a method of manufacturing SOI according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 실리콘 기판 102 : 매몰 절연막100 silicon substrate 102 buried insulating film

104, 104a : 실리콘층 106 : SOI 기판104, 104a: silicon layer 106: SOI substrate

108 : 마스크 패턴 H : 홈108: mask pattern H: groove

110, 110a : 절연막 112, 112a : 에피 실리콘층110, 110a: insulating film 112, 112a: epi silicon layer

114 : 게이트 절연막 116 : 게이트 도전막114: gate insulating film 116: gate conductive film

118 : 게이트 하드마스크막 120 : 게이트118: gate hard mask film 120: gate

122 : 스페이서 124, 124a : 접합 영역122: spacer 124, 124a: junction region

Claims (15)

실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 SOI 기판; An SOI substrate comprising a stacked structure of a silicon substrate, a buried insulating film, and a silicon layer, the groove exposing the buried insulating film portion in the silicon layer; 상기 홈의 측면과 바닥면을 포함한 표면 상에 형성된 절연막; An insulating film formed on a surface including side and bottom surfaces of the groove; 상기 절연막 및 실리콘층 상에 형성된 에피 실리콘층; An epitaxial silicon layer formed on the insulating layer and the silicon layer; 상기 홈 상부의 에피 실리콘층 부분 상에 형성된 게이트; 및 A gate formed on a portion of the epi silicon layer over the groove; And 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 형성된 접합 영역;A junction region formed in portions of the epitaxial silicon layers on both sides of the gate to contact the insulating layer at both sides; 을 포함하며,Including; 상기 게이트 하부의 에피 실리콘층 부분은 상기 절연막 및 접합 영역에 의해 차단된 것을 특징으로 하는 SOI 소자. And an epitaxial silicon layer under the gate is blocked by the insulating film and the junction region. 제 1 항에 있어서, The method of claim 1, 상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자.And the buried insulation film comprises an oxide film. 제 1 항에 있어서, The method of claim 1, 상기 절연막은 고유전체 물질로 이루어진 것을 특징으로 하는 SOI 소자.SOI device, characterized in that the insulating film is made of a high dielectric material. 제 3 항에 있어서, The method of claim 3, wherein 상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나인 것을 특징 으로 하는 SOI 소자.And the high dielectric material is any one of a nitride film, an Al 2 O 3 film, and a ZrO 2 film. 제 1 항에 있어서,The method of claim 1, 상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성된 것을 특징으로 하는 SOI 소자.And the junction region extends to the inside of the silicon layer so that the buried insulating portion and the lower end thereof contact each other. 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층을 식각하여, 상기 매몰 절연막 부분을 노출시키는 홈을 형성하는 단계; Etching the silicon layer of the SOI substrate including a stacked structure of a silicon substrate, a buried insulating film and a silicon layer to form a groove exposing the buried insulating film portion; 상기 홈의 표면을 포함하는 실리콘층 상에 절연막을 형성하는 단계; Forming an insulating film on the silicon layer including the surface of the groove; 상기 실리콘층이 노출되도록 상기 절연막 및 실리콘층을 CMP하는 단계;CMPing the insulating film and the silicon layer to expose the silicon layer; 상기 노출된 실리콘층 및 절연막 상에 에피 실리콘층을 형성하는 단계; Forming an epitaxial silicon layer on the exposed silicon layer and the insulating layer; 상기 홈 상부의 에피 실리콘층 부분 상에 게이트를 형성하는 단계; 및 Forming a gate on an epi silicon layer portion over the groove; And 상기 게이트 양측의 에피 실리콘층 부분 내에 상기 절연막과 양측에서 접하도록 접합 영역을 형성하는 단계;Forming a junction region in the epi silicon layer portions on both sides of the gate such that the junction region is in contact with both sides of the insulating film; 를 포함하는 SOI 소자의 제조방법. SOI device manufacturing method comprising a. 제 6 항에 있어서, The method of claim 6, 상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.And the buried insulating film comprises an oxide film. 제 6 항에 있어서, The method of claim 6, 상기 절연막은 고유전체 물질로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.And the insulating film is formed of a high dielectric material. 제 8 항에 있어서, The method of claim 8, 상기 고유전체 물질은 질화막, Al2O3막 및 ZrO2막 중 어느 하나를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.And the high dielectric material comprises any one of a nitride film, an Al 2 O 3 film, and a ZrO 2 film. 제 9 항에 있어서, The method of claim 9, 상기 질화막은 2∼20Å의 두께를 갖도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.The nitride film is formed so as to have a thickness of 2 to 20 GPa. 제 6 항에 있어서, The method of claim 6, 상기 절연막 및 실리콘층의 CMP는, 150∼300Å의 실리콘층이 제거되도록 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.CMP of the insulating film and the silicon layer, so that the silicon layer of 150 ~ 300Å is removed. 제 6 항에 있어서, The method of claim 6, 상기 에피 실리콘층을 형성하는 단계는, Forming the epi silicon layer, 상기 노출된 실리콘층으로부터 상기 절연막을 포함한 홈을 매립하도록 에피 실리콘층을 성장시키는 단계; 및 Growing an epitaxial silicon layer to fill the groove including the insulating layer from the exposed silicon layer; And 상기 에피 실리콘층의 표면을 CMP하는 단계;CMP the surface of the epi silicon layer; 를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.SOI device manufacturing method comprising a. 제 12 항에 있어서, 13. The method of claim 12, 상기 에피 실리콘층은 SEG 방식으로 성장시키는 것을 특징으로 하는 SOI 소자의 제조방법.The epi silicon layer is grown by SEG method. 제 12 항에 있어서, 13. The method of claim 12, 상기 에피 실리콘층의 CMP는, 200∼1000Å의 에피 실리콘층이 잔류되도록 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.The CMP of the epi silicon layer is a method of manufacturing an SOI device, characterized in that the epi silicon layer of 200 to 1000 잔류 remain. 제 6 항에 있어서,The method of claim 6, 상기 접합 영역은 상기 실리콘층의 내부까지 연장되어 상기 매몰 절연막 부분과 그 하단부가 접하도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.And the junction region extends to the inside of the silicon layer so as to be in contact with the buried insulation portion and a lower end thereof.
KR1020080038841A 2008-04-25 2008-04-25 Soi device and method for fabricating the same KR100973272B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080038841A KR100973272B1 (en) 2008-04-25 2008-04-25 Soi device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080038841A KR100973272B1 (en) 2008-04-25 2008-04-25 Soi device and method for fabricating the same

Publications (2)

Publication Number Publication Date
KR20090113001A KR20090113001A (en) 2009-10-29
KR100973272B1 true KR100973272B1 (en) 2010-08-02

Family

ID=41554143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080038841A KR100973272B1 (en) 2008-04-25 2008-04-25 Soi device and method for fabricating the same

Country Status (1)

Country Link
KR (1) KR100973272B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990002942A (en) * 1997-06-24 1999-01-15 문정환 Manufacturing method of SOI device
KR100351894B1 (en) * 1999-12-20 2002-09-12 주식회사 하이닉스반도체 Method for manufacturing single electron transistor
KR100743652B1 (en) * 2006-06-02 2007-07-30 주식회사 하이닉스반도체 Method for fabricating soi device
KR20090093396A (en) * 2008-02-29 2009-09-02 주식회사 하이닉스반도체 Soi device and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990002942A (en) * 1997-06-24 1999-01-15 문정환 Manufacturing method of SOI device
KR100351894B1 (en) * 1999-12-20 2002-09-12 주식회사 하이닉스반도체 Method for manufacturing single electron transistor
KR100743652B1 (en) * 2006-06-02 2007-07-30 주식회사 하이닉스반도체 Method for fabricating soi device
KR20090093396A (en) * 2008-02-29 2009-09-02 주식회사 하이닉스반도체 Soi device and method for fabricating the same

Also Published As

Publication number Publication date
KR20090113001A (en) 2009-10-29

Similar Documents

Publication Publication Date Title
US8633085B2 (en) Dual-depth self-aligned isolation structure for a back gate electrode
US6461903B2 (en) Method for fabricating a part depletion type SOI device preventing a floating body effect
JP2008533705A (en) Fabrication of carrier substrate contacts to trench-isolated SOI integrated circuits with high voltage components
TWI508297B (en) Semiconductor structure including a semiconductor-on-insulator region and a bulk region, and method for the formation thereof
US9105691B2 (en) Contact isolation scheme for thin buried oxide substrate devices
CN101728309A (en) Semiconductor device and manufacturing method thereof
TW201946221A (en) Method for forming a thin semiconductor-on-insulator (SOI) substrate
KR20130123363A (en) Thyristor random access memory device and method
TWI471947B (en) Transistor device and method for manufacturing the same
KR100886708B1 (en) Soi device and method for fabricating the same
CN107946230B (en) Semiconductor device and method for manufacturing the same
KR101052868B1 (en) SOI element and its manufacturing method
TWI502730B (en) Memory cells, and methods of forming memory cells
KR100973272B1 (en) Soi device and method for fabricating the same
CN109524355B (en) Structure and forming method of semiconductor device
KR100944342B1 (en) Semiconductor having floating body transistor and method for manufacturing thereof
KR101000472B1 (en) Soi device and method for fabricating the same
CN1310337C (en) Tunneling biasing metal oxide semiconductor transistor
CN113035878B (en) Vertical memory device, method of manufacturing the same, and electronic apparatus including the same
US11348944B2 (en) Semiconductor wafer with devices having different top layer thicknesses
CN109616472B (en) Semiconductor device structure and forming method
KR100944357B1 (en) Semiconductor devices and method for forming the same
KR100891525B1 (en) Semiconductor device and method of manufacturing the same
KR100997794B1 (en) Semiconductor device and method of manufacturing the same
KR100833594B1 (en) Mosfet device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee