KR100972909B1 - Semiconductor Device and The Method for Manufacturing Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 실리콘 에피택셜층을 형성한 후, 실리콘 에피택셜층 상에 실리콘 나노와이어를 수직으로 성장시킨 하부 전극을 형성하고, 상기 실리콘 나노와이어의 성장 조건의 조절을 통해 종횡비(Aspect Ratio)가 큰 실리콘 나노와이어를 형성하여 높은 정전 용량을 가지는 하부 전극을 형성함으로써, 반도체 소자의 공정 단순화 및 비용을 절감할 수 있는 발명에 관한 기술을 개시한다.The present invention relates to a semiconductor device and a method of forming the same, and after forming a silicon epitaxial layer on a semiconductor substrate including a lower electrode contact plug, a lower electrode having vertically grown silicon nanowires on the silicon epitaxial layer By forming the silicon nanowires having a high aspect ratio by controlling the growth conditions of the silicon nanowires to form a lower electrode having a high capacitance, thereby simplifying the process and reducing the cost of the semiconductor device. Disclosed is a technique relating to the invention.
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도.1A to 1D are cross-sectional views illustrating a semiconductor device and a method of forming the same according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100: 반도체 기판 110: 층간절연막100
120: 하부 전극 콘택홀 130: 하부 전극 콘택 플러그120: lower electrode contact hole 130: lower electrode contact plug
140: 실리콘 에피택셜층 150: 금속 나노점140: silicon epitaxial layer 150: metal nano dots
160: 실리콘 나노와이어 패턴 170: 유전체막 160: silicon nanowire pattern 170: dielectric film
180: 상부 전극180: upper electrode
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 실리콘 에피택셜층을 형성한 후, 실리콘 에피택셜층 상에 실리콘 나노와이어를 수직으로 성장시킨 하부 전극을 형성하고, 상기 실 리콘 나노와이어의 성장 조건의 조절을 통해 종횡비(Aspect Ratio)가 큰 실리콘 나노와이어를 형성하여 높은 정전 용량을 가지는 하부 전극을 형성함으로써, 반도체 소자의 공정 단순화 및 비용을 절감할 수 있는 발명에 관한 기술을 개시한다.The present invention relates to a semiconductor device and a method of forming the same, and after forming a silicon epitaxial layer on a semiconductor substrate including a lower electrode contact plug, a lower electrode having vertically grown silicon nanowires on the silicon epitaxial layer By forming the silicon nanowires having a high aspect ratio by controlling the growth conditions of the silicon nanowires to form a lower electrode having a high capacitance, thereby simplifying the process and reducing the cost of the semiconductor device. Disclosed is a technique relating to the invention.
현재 반도체 소자의 메모리 소자 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다. Recently, as the demand for memory devices in semiconductor devices has soared, various techniques for obtaining high capacity capacitors have been proposed.
커패시터는 저장 전극(Storage Node)용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. The capacitor has a structure in which a dielectric film is interposed between the lower electrode for the storage node and the upper electrode for the plate electrode. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film and is inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film.
따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법 즉 커패시터의 유효 면적을 늘리는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다. Therefore, a method of using a dielectric film having a high dielectric constant to manufacture a capacitor having a high capacitance, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, that is, a method of increasing the effective area of the capacitor, or reducing the distance between the electrodes And the like have been developed.
여기서, 커패시터의 유전율이 큰 유전체막을 사용하는 방법은 전기 용량을 증가시키는 좋은 방법 중 하나이다.Here, a method of using a dielectric film having a large dielectric constant of a capacitor is one of good ways to increase the capacitance.
최근의 기술들은 하부 전극의 유전체막 형성을 위한 재료로서, High-K(고 유전율) 물질 등을 사용하고 있다.Recent technologies use high-k (high dielectric constant) materials and the like as materials for forming the dielectric film of the lower electrode.
이러한 물질들에는 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta) 및 스트론듐(St)과 같은 원자량이 큰 금속들의 단독으로 쓰이거나 혹은 복합 산화물들이 사용되며, 이러한 유전 물질을 수 옹스트롬 정도로 얇게 증착하기 위해서는 원자층 증착 법(Atomic Layer Deposition; ALD)이 사용되어야 한다.These materials may be used alone or in combination with oxides of high atomic weight metals such as hafnium (Hf), zirconium (Zr), tantalum (Ta) and strontium (St). In order to deposit thinly, atomic layer deposition (ALD) should be used.
고 유전율 물질을 얇게 증착하여 유전체막을 형성할 때에 유전체막을 통한 누설전류가 문제될 수 있다. 이러한 누설 전류는 하부 전극에 저장된 전하의 손실을 가져와 저장된 정보의 손실을 초래하게 되어 이에 대한 제어가 필요하다.When forming a dielectric film by thinly depositing a high dielectric constant material, leakage current through the dielectric film may be a problem. This leakage current causes a loss of charge stored in the lower electrode, which leads to a loss of stored information, which requires control.
최근, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 더욱 어려워졌다. Recently, as device sizes gradually decrease due to an increase in the degree of integration of semiconductor memory devices, it has become more difficult to manufacture capacitors capable of securing sufficient capacitance.
결국, 하부 전극의 패턴이 미세화되면서 사진 식각 공정을 이용한 패터닝 공정 자체가 어려워지고 있다. As a result, as the pattern of the lower electrode becomes finer, the patterning process itself using the photolithography process becomes difficult.
또한, 하부 전극에 있어서 수평 방향 크기에 대한 수직 방향 크기의 비인 종횡비(Aspect Ratio)가 점차 증가하면서, 균일한 형태의 깊이로 식각해 내는 여러 공정에 어려움이 많고, 식각 공정 실시 후 패턴에서의 불량율도 점증적으로 높아지고 있다.In addition, as the aspect ratio, which is the ratio of the vertical size to the horizontal size in the lower electrode, is gradually increased, it is difficult for various processes to etch to a uniform shape depth, and the defective rate in the pattern after the etching process is performed. It is also gradually increasing.
상기 하부 전극의 종횡비(Aspect Ratio)가 증가하면서 하부 전극의 패턴 형성 후, 얇은 유전체막을 형성하는 공정의 난이도도 증대되고 있다.As the aspect ratio of the lower electrode increases, the difficulty of forming a thin dielectric film after pattern formation of the lower electrode is also increasing.
특히 고 유전율 물질을 균일한 두께로 증착하는 공정은 공정 개발 비용이 증가하고, 개발 완료 후 생산 비용에도 많은 비중을 차지하는 문제가 발생하고 있다.In particular, the process of depositing a high dielectric constant material with a uniform thickness increases a process development cost, a problem that takes a large portion in the production cost after the development is completed.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 실리콘 에피택셜층을 형성한 후, 실리콘 에피택 셜층 상에 실리콘 나노와이어를 수직으로 성장시킨 하부 전극을 형성하고, 상기 실리콘 나노와이어의 성장 조건의 조절을 통해 종횡비(Aspect Ratio)가 큰 실리콘 나노와이어를 형성하여 높은 정전 용량을 가지는 하부 전극을 형성함으로써, 반도체 소자의 공정 단순화 및 비용을 절감할 수 있는 소자의 형성 방법을 제공하는 것을 목적으로 한다.The present invention relates to a semiconductor device and a method of forming the same, and after forming a silicon epitaxial layer on a semiconductor substrate including a lower electrode contact plug, a lower electrode in which silicon nanowires are vertically grown on a silicon epitaxial layer. By forming the silicon nanowires having a high aspect ratio by controlling the growth conditions of the silicon nanowires to form a lower electrode having a high capacitance, thereby simplifying the process and reducing the cost of the semiconductor device. It is an object to provide a method of forming an element.
본 발명에 따른 반도체 소자의 형성 방법은, The method for forming a semiconductor device according to the present invention,
하부 전극 콘택 플러그를 포함한 반도체 기판상에 실리콘 에피택셜층을 형성하는 단계와,Forming a silicon epitaxial layer on a semiconductor substrate including a bottom electrode contact plug;
상기 실리콘 에피택셜층 표면에 금속 나노점을 형성하는 단계와,Forming a metal nanopoint on a surface of the silicon epitaxial layer;
상부에 실리콘 에피택셜층을 형성하는 단계와,Forming a silicon epitaxial layer thereon;
상기 실리콘 에피택셜층 표면에 금속 나노점을 형성하는 단계와,Forming a metal nanopoint on a surface of the silicon epitaxial layer;
상기 금속 나노점을 촉매로 하여 실리콘 에피택셜층과 금속 나노점 사이에 실리콘 나노와이어 패턴을 형성하는 단계 및Forming a silicon nanowire pattern between the silicon epitaxial layer and the metal nano dot using the metal nano dot as a catalyst; and
상기 금속 나노점을 제거하는 단계를 포함하는 것을 특징으로 한다.And removing the metal nanodots.
여기서, 상기 금속 나노점의 촉매제는 금(Au)으로 형성하는 것과,Here, the catalyst of the metal nano dot is formed of gold (Au),
상기 금속 나노점은 1 ~ 100nm 지름으로 형성하는 것과,The metal nano dot is formed to a diameter of 1 ~ 100nm,
상기 금속 나노점은 마스크를 이용한 감광 식각 공정, 전자선을 이용한 노광, 자기 정렬된 나노입자 사이의 공극을 이용한 증착 및 나노 임프린트의 방법 중 선택된 어느 하나를 이용하여 형성하는 것과,The metal nano dot is formed using any one selected from a photosensitive etching process using a mask, exposure using an electron beam, deposition using pores between self-aligned nanoparticles, and nanoimprinting,
상기 금속 나노점 촉매 시 360 ~ 500℃의 용융 온도로 형성하는 것과,Forming at a melting temperature of 360 ~ 500 ℃ when the metal nano point catalyst,
상기 실리콘 나노와이어 패턴은 400 ~ 500℃의 온도로 형성하는 것과,The silicon nanowire pattern is formed at a temperature of 400 ~ 500 ℃,
상기 실리콘 나노와이어 패턴은 VLSP(Vapor-Liquid-Solid Process)으로 이용하여 형성하는 것과,The silicon nanowire pattern is formed by using a vapor-liquid-solid process (VLSP),
상기 금속 나노점을 제거한 후, 유전체막을 형성하는 단계 및Removing the metal nanodots, forming a dielectric film, and
상기 유전체막 상부에 상부 전극을 형성하여 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a capacitor by forming an upper electrode on the dielectric film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and if it is mentioned that the layer is on another layer or substrate it may be formed directly on another layer or substrate, Alternatively, a third layer may be interposed therebetween.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.
도 1a 내지 도 1d는 본 발명에 따라 형성된 반도체 소자 및 그 형성 방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a semiconductor device formed in accordance with the present invention and a method of forming the same.
도 1a를 참조하면, 반도체 기판(100) 상에 활성 영역을 정의하는 소자분리막이 형성되며, 그 상부에 게이트로 구성되는 워드라인이 형성된다.Referring to FIG. 1A, an isolation layer defining an active region is formed on a
여기서, 워드라인에 의해서 3 분할된 활성 영역 중에 양 에지(Edge) 부에 스토리지 노드 콘택홀이 형성되며, 활성 영역의 중심부에는 비트라인 콘택홀이 형성된다. Here, the storage node contact hole is formed at both edges of the active region divided by the word line, and the bit line contact hole is formed at the center of the active region.
이때, 비트라인 콘택홀은 반도체 소자의 전기적 특성 및 공정 마진을 향상시키기 위하여 타원형으로 형성된다.At this time, the bit line contact hole is formed in an elliptical shape in order to improve the electrical characteristics and the process margin of the semiconductor device.
다음으로, 스토리지 노드 콘택홀 및 비트라인 콘택홀에 폴리실리콘층을 매립하여 스토리지 노드 콘택 플러그 및 비트라인 콘택 플러그를 형성한다.Next, a polysilicon layer is embedded in the storage node contact hole and the bit line contact hole to form the storage node contact plug and the bit line contact plug.
비트라인 콘택 플러그와 접속되는 비트라인으로 형성한다.The bit line is formed of a bit line connected to the contact plug.
상기 비트라인 상부에 층간 절연막(110)을 형성한다.An interlayer insulating
층간 절연막(110) 상에 감광막을 형성한다. A photosensitive film is formed on the
하부 전극 콘택용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.A photosensitive film pattern (not shown) is formed by an exposure and development process using an exposure mask for lower electrode contacts.
감광막 패턴을 마스크로 층간 절연막(110)을 식각하여 반도체 기판(100)을 노출시키는 하부 전극 콘택홀(120)을 형성한다.The interlayer insulating
감광막 패턴을 제거하고 하부 전극 콘택홀(120)을 매립하는 하부 전극 콘택 플러그(130)를 형성한다.The lower
이때, 하부 전극 콘택 플러그(130)는 하부 전극 콘택홀(120)을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.In this case, the lower
다음으로, 하부 전극 콘택 플러그(130) 상에 실리콘 에피택셜층(140)을 형성한다. Next, the
도 1b를 참조하면, 상기 실리콘 에피택셜층(140) 표면에 금속 나노점(150)을 형성한다. Referring to FIG. 1B,
이때, 상기 금속 나노점(150)은 촉매제로 금(Au)을 사용하는 것이 바람직하다.At this time, it is preferable that the
또한, 금속 나노점(150)은 1 ~ 100nm 지름으로 형성하는 것이 바람직하다.In addition, the
금속 나노점(150)은 마스크를 이용한 사진 식각 공정, 자기 정렬된 나노입자 사이의 공극을 이용한 증착 및 나노 임프린트의 방법 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.The
도 1c를 참조하면, 상기 금속 나노점(150)을 촉매로 하여 실리콘 에피택셜층(140)과 금속 나노점(150) 사이에 액체로 된 실리콘 에피택셜층(미도시)을 형성한다. Referring to FIG. 1C, a liquid silicon epitaxial layer (not shown) is formed between the
상기 액체 실리콘 에피택셜층(미도시)을 결정화하여 실리콘 나노와이어(160)패턴을 형성한다.The liquid silicon epitaxial layer (not shown) is crystallized to form a
이때, 금속 나노점 촉매 시 360 ~ 500℃ 용융 온도로 형성한다.At this time, the metal nano-catalyst is formed at a melting temperature of 360 ~ 500 ℃.
또한, 실리콘 나노와이어 패턴은 400 ~ 500℃ 온도로 형성하는 것이 바람직하며, VLSP(Vapor-Liquid-Solid Process)를 이용하여 형성하는 것이 바람직하다.In addition, the silicon nanowire pattern is preferably formed at a temperature of 400 ~ 500 ℃, it is preferable to form using a VLPP (Vapor-Liquid-Solid Process).
도 1d를 참조하면, 금속 나노점(150)을 제거하고, 유전체막(170)을 형성한다.Referring to FIG. 1D, the
유전체막(170) 상부에 플레이트 전극인 상부 전극(180)을 형성하여 커패시터를 완성한다.An
본 발명에 따른 반도체 소자 및 그 형성 방법은 실리콘 나노와이어의 성장 조건의 조절을 통해 종횡비(Aspect Ratio)가 큰 실리콘 나노와이어를 형성하여 높은 정전 용량을 가지는 하부 전극을 형성함으로써, 반도체 소자의 공정 단순화 및 비용을 절감할 수 있도록 하는 효과를 제공한다. The semiconductor device and the method of forming the same according to the present invention simplifies the process of the semiconductor device by forming a lower electrode having a high capacitance by forming a silicon nanowire having a high aspect ratio by controlling the growth conditions of the silicon nanowire And cost savings.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
Claims (9)
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