KR20040046177A - Capacitor and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 캐패시터 및 그 제조방법에 관한 것으로, 특히 초고밀도 및 초미세 전도성 와이어를 형성하고, 상기 전도성 와이어 상에 유전층과 전극층을 순차적으로 형성하여 전극층과 유전층과의 유효 접촉 면적을 증가시킴으로써 제한된 셀 면적에서 대용량 충전용량을 가지는 메모리 소자의 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor and a method of manufacturing the same, and in particular, to form an ultra-high density and ultra-fine conductive wire, and to sequentially form a dielectric layer and an electrode layer on the conductive wire to increase the effective contact area between the electrode layer and the dielectric layer. The present invention relates to a capacitor of a memory device having a large charge capacity in an area, and a method of manufacturing the same.
전자소자에 있어서, 메모리 소자(memory device), 예컨대 DRAMs(Dynamic Random Acess Memories)가 고집적화되어 감에 따라 전하를 저장하는 캐패시터의 면적 또한 이에 상응하여 감소하고 있다. 일반적으로, 메모리 소자가 안정적으로 동작되기 위해서는 일정량 이상의 전하량이 필요하다. 그러나, 메모리 소자가 고집적화되어 감에 따라 캐패시터의 면적 또한 감소하게 되어 메모리 소자를 안정적으로 구동시키기 위한 일정량의 전하량을 확보하기가 어려운 실정이다. 따라서, 캐패시터는 제한된 면적 내에서 가능한 많은 전하를 저장할 수 있는 능력이 요구되며, 이를 위해 고밀도의 전하를 저장할 수 있는 새로운 캐패시터의 구조가 요구되고 있다.In electronic devices, as memory devices, such as DRAMs (Dynamic Random Access Memories), become highly integrated, the area of capacitors storing charges is correspondingly reduced. In general, a certain amount of charge or more is required for the memory device to be stably operated. However, as the memory devices are highly integrated, the area of the capacitor is also reduced, making it difficult to secure a certain amount of charge to stably drive the memory devices. Therefore, capacitors are required to store as much charge as possible in a limited area, and a new capacitor structure capable of storing high-density charges is required for this purpose.
일반적으로 캐패시터에 저장되는 전하량(capacitance; C)은 하기의 수학식1과 같이 나타낼 수 있다.In general, the amount of charge (C) stored in the capacitor can be expressed by Equation 1 below.
여기서 'ε'는 캐패시터를 구성하는 유전체의 유전상수를 나타낸다, 'εo'는진공 유전율을 나타낸다. 'A'는 전극의 면적을 나타낸다. 그리고 'd'는 전극 간의 거리를 나타낸다.Here 'ε' represents the dielectric constant of the dielectric constituting the capacitor, 'ε o ' represents the vacuum dielectric constant. 'A' represents the area of the electrode. And 'd' represents the distance between the electrodes.
상기 수학식1을 토대로 하여 볼 때, 캐패시터 셀에 축적되는 총전하량을 증가시키기 위한 방법으로는 유전층의 두께를 감소시키는 방법, 고유전상수를 가지는 유전재료를 개발하여 사용하는 방법, 그리고 캐패시터의 유효면적을 증가시키는 방법 등이 있다. 최근에는 이러한 방법들에 대한 연구가 활발히 진행되고 있다. 이하에서는 상기 세가지 방법에 대한 간단한 기술적 발전 추이에 대해서 설명하기로 한다.Based on Equation 1, as a method for increasing the total charge accumulated in the capacitor cell, a method of reducing the thickness of the dielectric layer, a method of developing and using a dielectric material having a high dielectric constant, and the effective area of the capacitor How to increase the amount of time. Recently, researches on these methods have been actively conducted. Hereinafter, a brief technical development trend for the three methods will be described.
첫째, 유전층의 두께를 감소시키는 방법은 초기 세대의 반도체 메모리 소자, 예컨대 1Mb 이하의 메모리 소자의 캐패시터에서 적용된 방법이다. 초기 세대의 반도체 메모리 소자에서는 캐패시터의 유전체로 가장 널리 사용되는 SiO2등의 두께를 줄여 충전용량을 증가시켜 왔다. 그러나, 유전체 두께가 감소함에 따라 유전체를 통한 누설전류(leakage)가 증가하여 재충전 사이클 사이에서 저장된 전하를 유지하는데 어려움이 유발되었다. 작은 유전체 두께에서 누설 메카니즘(mechanism)은 양자역학적 터널링인데, 이것은 유전체의 물리적 특성 향상에 의하여 해결될 수 없기 때문에 그 두께 감소에는 한계가 있다. 예컨대, 'Lo S.H. Buchanan et al, IEEE Electron Device Lett. 18 (1997) 209'에 따르면 DRAM 커패시터의 SiO2경우에는 약 3 내지 4nm 이하로 감소시킬 수 없다. 라고 보고 되고 있다.First, the method of reducing the thickness of the dielectric layer is a method applied in the capacitor of the early generation of semiconductor memory devices, such as memory devices of 1 Mb or less. In earlier generations of semiconductor memory devices, the charge capacity has been increased by reducing the thickness of SiO 2 , which is the most widely used capacitor dielectric. However, as the dielectric thickness decreases, the leakage current through the dielectric increases, causing difficulties in maintaining stored charge between recharge cycles. At small dielectric thicknesses, the leakage mechanism is quantum mechanical tunneling, which is limited in its thickness reduction because it cannot be solved by improving the physical properties of the dielectric. See, for example, 'Lo SH Buchanan et al, IEEE Electron Device Lett. 18 (1997) 209'in the case of SiO 2 of the DRAM capacitor can not be reduced to less than about 3 to 4nm. It is reported.
둘째, 고유전상수를 가지는 유전재료를 개발하여 사용하는 방법은 캐패시터의 면적을 증가시켜 충전용량을 증가시키는 방법에서 발생하는 한계를 극복하기 위한 대안으로 대두되었다. 캐패시터의 면적을 증가시켜 충전용량을 증가시키는 방법은 메모리 소자 산업, 특히 반도체 산업에서 일반적으로 적용되었으나, 실제 이 방법은 복잡하고, 수율과 비용부담이 커 그 한계가 있다. 따라서, DRAM의 캐패시터 등의 메모리 소자에 고유전상수를 갖는 물질을 투입하는 것이 대안이 되어 1990년대 초부터 일본, 미국 등에서 다양한 유전재료에 대한 연구가 활발히 진행되어 오고 있다.Second, the development and use of dielectric materials with high dielectric constants has emerged as an alternative to overcome the limitations of the method of increasing the capacitance by increasing the capacitor area. The method of increasing the capacitance by increasing the area of the capacitor has been generally applied in the memory device industry, particularly in the semiconductor industry, but in reality, the method is complicated, and the yield and cost burden are limited. Therefore, the introduction of a material having a high dielectric constant into a memory device such as a capacitor of DRAM has become an alternative, and research into various dielectric materials has been actively conducted in Japan and the United States since the early 1990s.
Si-O-N의 대체를 위해 고유전율 유전재료로는 비정질 또는 결정질의 Al2O3(11), ZrO2(22), HfO2(21), Ta2O5(25), TiO2(30), SrTiO3(200), BST(300 내지 500)가 연구 대상이 되었다. 최근에는 다년 간의 개발 끝에 Ta2O5기반으로하는 DRAM의 캐패시터가 현재 몇 개의 제조업체에서 생산에 돌입하였으며, 이 재료는 제품화로의 응용 가능성이 가장 높은 것으로 알려져 있다. 한편, 상기 또는 이하의 괄홀에 기입된 숫자는 각 유전재료의 유전상수를 가리킨다.High-k dielectric materials for the replacement of Si-ON include amorphous or crystalline Al 2 O 3 (11), ZrO 2 (22), HfO 2 (21), Ta 2 O 5 (25), TiO 2 (30) , SrTiO 3 (200) and BST (300 to 500) were the subjects of study. Recently, after years of development, capacitors for DRAM based on Ta 2 O 5 have now begun production by several manufacturers, and this material is known to have the highest potential for commercialization. In addition, the number written in the said or below parenthesis indicates the dielectric constant of each dielectric material.
그러나, 유전상수가 25 정도인 Ta2O5로는 기가(giga)급에서 여러 세대 동안 사용되기에는 불충분하여 보다 높은 유전상수를 갖는 SrTiO3나 Ba-Sr-Ti-O 시스템이 지난 몇 년 동안 관심을 받고 많은 연구자들에 의해 연구가 활발히 진행되어 오고 있다. 하지만, 이들 소재들은 기존 반도체 공정에서 사용되지 않는 물질을 포함하고 있고, 하부전극 및 배리어층(barrier layer) 등이 필요하다는 점에서 실제 반도체 공정에서 사용될지는 미지수이다. 이 뿐만 아니라, 'A. I. Kingon et al.,Nature Vol.406, 1032 (2000)'에 따르면, 이 소재들은 전계에 따른 비선형적인 유전상수의 변화, 전하 손실 메카니즘의 시간 의존성, 화학양론(stoichiometry) 조절의 어려움 등의 문제로 소재의 신뢰성 측면에서도 장벽이 있다. 이러한 제약에도 불구하고 보다 높은 유전상수를 가지는 고품질의 유전막 재료 개발은 활발히 진행되고 있다.However, Ta 2 O 5 with a dielectric constant of 25 is insufficient to be used for many generations in the giga class, so that SrTiO 3 or Ba-Sr-Ti-O systems with higher dielectric constants are of interest over the past few years. The research has been actively conducted by many researchers. However, these materials include materials that are not used in the conventional semiconductor process, and it is unknown whether they will be used in the actual semiconductor process in that a lower electrode and a barrier layer are required. In addition, according to AI Kingon et al., Nature Vol. 406, 1032 (2000), these materials are characterized by the variation of the nonlinear dielectric constant with the electric field, the time dependence of the charge loss mechanism, and the stoichiometry control. There are also barriers in terms of reliability of the material due to problems such as difficulty. Despite these limitations, development of high quality dielectric film materials with higher dielectric constants is actively underway.
셋째, 캐패시터의 유효면적을 증가시키는 방법으로는 전극의 유효면적을 증가시켜 캐패시터의 축적 전하량을 증가시키려는 시도는 트렌치(trench)나 적층형 캐패시터와 같은 삼차원 구조의 제조방법 등이 알려져 있다. 예컨대, 이러한 방법으로는 미국특허 제5,340,765호와 같이 실린더 콘테이너 형태의 구조나 미국특허 제5,340,763호에서 제시한 'container-within-container' 또는 'multipin' 구조 등이 알려져 있다. 또한, 캐패시터의 유효면적을 증가시키는 방법으로는 전극 층의 표면을 거칠게 하여 유효면적을 증가시키는 방법이 있다. 이 방법은 주로 실리콘 전극을 이용하는 경우에 사용되고 있다. 예컨대, 실리콘 전극층의 상부 표면에 HSG(HemiSperical Grained) 실리콘을 형성하여 텍스쳐라이징(texturizing)된 전도층을 제조하는 것으로, 일례로 미국특허 제5,770,500호와 미국특허 제5,913,127호 등이 있다.Third, as a method of increasing the effective area of a capacitor, attempts to increase the amount of charge accumulated in the capacitor by increasing the effective area of the electrode have been known, such as a method of manufacturing a three-dimensional structure such as a trench or a stacked capacitor. For example, such a method is known as a cylinder container structure such as US Pat. No. 5,340,765, or a 'container-within-container' or 'multipin' structure as disclosed in US Pat. No. 5,340,763. In addition, a method of increasing the effective area of the capacitor is a method of increasing the effective area by roughening the surface of the electrode layer. This method is mainly used when using a silicon electrode. For example, HSG (HemiSperical Grained) silicon is formed on the upper surface of the silicon electrode layer to manufacture a textured conductive layer. Examples include US Pat. No. 5,770,500 and US Pat. No. 5,913,127.
지금까지 상기에서 설명한 다양한 방법들은 이미 메모리 소자의 캐패시터 제조공정에서 널리 이용되고 있다. 그러나, 이러한 방법들은 아직까지 초고밀도 메모리 소자를 제조하는데 있어서 그 응용에는 한계가 있다. 이에 따라 제한된 셀 면적 내에서 전하를 축적할 수 있는 능력, 즉, 전하용량을 증가시키기 위한 새로운 방법들이 제시되어야 할 필요성이 있다.The various methods described above have been widely used in the capacitor manufacturing process of the memory device. However, these methods are still limited in their application in manufacturing ultra-high density memory devices. Accordingly, there is a need to present new methods for increasing the charge capacity, that is, the ability to accumulate charge within a limited cell area.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 메모리 소자를 구성하는 가장 중요한 성분인 캐패시터를 제조함에 있어서, 초고밀도 및 초미세 전도성 와이어를 형성하고, 상기 전도성 와이어 상에 유전층과 전극층을 형성하여 전극층과 유전층과의 유효 접촉 면적을 증가시킴으로써 제한된 셀 면적에서 대용량 충전용량을 가지는 캐패시터 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art described above, in the manufacture of a capacitor which is the most important component constituting a memory device, to form an ultra-high density and ultra-fine conductive wire, and on the conductive wire It is an object of the present invention to provide a capacitor device having a large charge capacity in a limited cell area by forming a dielectric layer and an electrode layer on the substrate and increasing an effective contact area between the electrode layer and the dielectric layer.
도 1은 본 발명의 바람직한 실시예에 따른 캐패시터를 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor according to a preferred embodiment of the present invention.
도 2 내지 9는 본 발명의 바람직한 실시예에 따른 캐패시터의 제조방법을 설명하기 위하여 도시한 사시도 및 단면도들이다.2 to 9 are a perspective view and a cross-sectional view for explaining a method of manufacturing a capacitor according to an embodiment of the present invention.
도 10은 본 발명의 바람직한 실시예에 따른 캐패시터의 전도성 와이어의 개수에 따른 캐패시턴스 변화를 나타낸 도면이다.10 is a view showing a capacitance change according to the number of conductive wires of a capacitor according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
102 : 반도체 기판 104 : 삽입층102 semiconductor substrate 104 insertion layer
106 : 제1 전극층 108 : 전도성 와이어106: first electrode layer 108: conductive wire
110 : 유전층 112 : 제2 전극층110: dielectric layer 112: second electrode layer
107a : 템플릿층 107b : 변형 템플릿층107a: template layer 107b: variant template layer
10 : 채널10: channel
본 발명의 일측면에 따르면, 기판 상에 형성된 제1 전극층과, 상기 제1 전극층 상에 형성된 적어도 하나의 전도성 와이어와, 상기 전도성 와이어를 덮도록 형성된 유전층와, 상기 유전층 상에 형성된 제2 전극층을 포함하는 캐패시터를 제공한다.According to one aspect of the invention, the first electrode layer formed on the substrate, at least one conductive wire formed on the first electrode layer, a dielectric layer formed to cover the conductive wire, and a second electrode layer formed on the dielectric layer To provide a capacitor.
본 발명의 다른 측면에 따르면, 기판 상에 제1 전극층을 증착하는 단계와, 상기 제1 전극층 상에 템플릿층을 증착하는 단계와, 상기 제1 전극층의 일부가 노출되도록 상기 템플릿층에 다수의 채널을 형성하는 단계와, 상기 채널을 매립한 후 상기 템플릿층을 제거하여 전도성 와이어를 형성하는 단계와, 전체 구조 상부에 유전층을 증착하는 단계와, 상기 유전층 상에 제2 전극층을 형성하는 단계를 포함하는 캐패시터 제조방법을 제공한다.According to another aspect of the invention, depositing a first electrode layer on a substrate, depositing a template layer on the first electrode layer, a plurality of channels in the template layer to expose a portion of the first electrode layer Forming a conductive wire by filling the channel, removing the template layer after filling the channel, depositing a dielectric layer over the entire structure, and forming a second electrode layer on the dielectric layer. It provides a capacitor manufacturing method.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1은 본 발명의 바람직한 실시예에 따른 캐패시터를 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor according to a preferred embodiment of the present invention.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 캐패시터는 반도체 기판(102) 상에 형성된 전극층(이하, '제1 전극층'이라 함)(106), 제1 전극층(106)의 상부에 기둥형태로 형성된 다수의 전도성 와이어(108), 전도성 와이어(108)를 덮도록 형성된 유전층(110), 및 유전층(110) 상부에 형성된 전극층(이하, '제2 전극층'이라 함)(112)을 포함한다. 또한, 캐패시터는 반도체 기판(102)과 제1 전극층(106) 간의 부착력을 증가시키기 위하여 이 들(102 및 106) 간에 형성된 적어도 하나의 삽입층(104)을 더 포함할 수 있다.Referring to FIG. 1, a capacitor according to a preferred embodiment of the present invention includes an electrode layer (hereinafter, referred to as a “first electrode layer”) 106 formed on a semiconductor substrate 102 and a pillar on an upper portion of the first electrode layer 106. A plurality of conductive wires 108 formed in a shape, a dielectric layer 110 formed to cover the conductive wires 108, and an electrode layer (hereinafter, referred to as a “second electrode layer” 112) formed on the dielectric layer 110. do. In addition, the capacitor may further include at least one insertion layer 104 formed between the semiconductor substrate 102 and the first electrode layer 106 to increase the adhesion between the 102 and 106.
반도체 기판(102)으로는 단결정 무기물, 다결정 무기물 또는 플렉시블(flexible) 기판을 이용한다. 제1 전극층(106)은 일반적인 금속전극 또는 투명전극을 이용하여 형성한다. 전도성 와이어(108)은 금속전극 또는 투명전극을 이용하여 형성한다. 유전층(110)은 유전상수가 2 내지 1000의 값을 가지는 고상의 무기 또는 유기 유전체를 이용하여 형성한다. 제2 전극층(112)은 일반적인 금속전극 또는 투명전극을 이용하여 형성한다.As the semiconductor substrate 102, a single crystal inorganic material, a polycrystalline inorganic material, or a flexible substrate is used. The first electrode layer 106 is formed using a general metal electrode or a transparent electrode. The conductive wire 108 is formed using a metal electrode or a transparent electrode. The dielectric layer 110 is formed using a solid inorganic or organic dielectric having a dielectric constant of 2 to 1000. The second electrode layer 112 is formed using a general metal electrode or a transparent electrode.
이하에서는 도 1에 도시된 본 발명의 바람직한 실시예에 따른 캐패시터의 제조방법을 설명하면 다음과 같다. 한편, 이하에서 도시되는 참조부호들 중 도 1에 도시된 참조부호와 동일한 참조부호는 동일한 기능을 하는 동일한 부재(member)를 가리킨다.Hereinafter, a manufacturing method of a capacitor according to a preferred embodiment of the present invention shown in FIG. 1 will be described. Meanwhile, among the reference numerals shown below, the same reference numerals as those shown in FIG. 1 indicate the same member having the same function.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 캐패시터의 제조방법을 설명하기 위하여 도시한 도면들이다. 도 2 내지 도 4는 사시도들이고, 도 5 내지 도 8은 도 4를 A-A'로 절단한 단면도들이다.2 to 8 are diagrams for explaining a method of manufacturing a capacitor according to an embodiment of the present invention. 2 to 4 are perspective views, and FIGS. 5 to 8 are cross-sectional views taken along line AA ′ of FIG. 4.
도 2를 참조하면, 반도체 기판(102) 상에 물리적 기상증착(Physical Vapor Deposition; PVD)방식 또는 화학적 기상증착(Chemical Vapor Deposition; CVD)방식을 이용하여 제1 전극층(106)을 증착한다. 이때, 반도체 기판(102)은 그 상부 표면에 자연 산화막을 포함할 수도 있다. 통상, 반도체 기판(102)의 상부 표면에 생성된 자연 산화막 또는 불순물들은 세정공정을 통해 제거된다. 제1 전극층(106)은 금속전극 또는 투명전극을 이용하여 형성한다.Referring to FIG. 2, the first electrode layer 106 is deposited on the semiconductor substrate 102 by using physical vapor deposition (PVD) or chemical vapor deposition (CVD). In this case, the semiconductor substrate 102 may include a native oxide film on an upper surface thereof. Typically, the native oxide film or impurities generated on the upper surface of the semiconductor substrate 102 are removed through a cleaning process. The first electrode layer 106 is formed using a metal electrode or a transparent electrode.
한편, 제1 전극층(106)으로 반도체 기판(102)과의 부착력이 낮은 금속전극, 예컨대 'Pt'를 사용할 경우에는 이 들(102 및 106) 간의 부착력을 증진시키기 위하여 부차력이 뛰어난 재료를 이용하여 이 들(102 및 106) 간에 적어도 하나의 삽입층(104)을 형성할 수도 있다. 이때, 삽입층(104)은 물리적 기상증착방식 또는 화학적 기상증착방식을 이용하여 증착한다. 예컨대, 삽입층(104)으로는 'Ti' 또는 'TiN'을 이용하여 형성할 수도 있다.On the other hand, when using a metal electrode having a low adhesion force with respect to the semiconductor substrate 102, such as 'Pt' as the first electrode layer 106, a material having excellent secondary force is used to enhance the adhesion force between the 102 and 106. Thus, at least one insertion layer 104 may be formed between these 102 and 106. At this time, the insertion layer 104 is deposited using a physical vapor deposition method or a chemical vapor deposition method. For example, the insertion layer 104 may be formed using 'Ti' or 'TiN'.
도 3을 참조하면, 전체 구조 상부에, 바람직하게는 제1 전극층(106) 상에 물리적 기상증착방식 또는 화학적 기상증착방식으로 템플릿층(template layer; 107a)을 증착한다. 이때, 템플릿층(107a)은 10nm 내지 100㎛의 두께로 형성한다. 예컨대, 템플릿층(107a)은 'Al'을 이용하여 형성한다. 그러나, 경우에 따라서는 'Cu', 'Nd' 등의 불순물을 포함할 수도 있다.Referring to FIG. 3, a template layer 107a is deposited on the entire structure, preferably on the first electrode layer 106 by physical vapor deposition or chemical vapor deposition. At this time, the template layer 107a is formed to a thickness of 10nm to 100㎛. For example, the template layer 107a is formed using 'Al'. However, in some cases, it may contain impurities such as 'Cu' and 'Nd'.
도 4를 참조하면, 템플릿층(107a)에 대해 전기적화학적처리(electrochemical treatment)방식을 이용한 양극산화처리(anodizing)를 실시하여 임의의 배열 형태 또는 규칙적인 배열을 가진 템플릿층(이하, '변형 템플릿층'이라 함)(107b)을 형성한다. 예컨대, 변형 템플릿층(107b)으로 'Al'을 이용하여 증착한 경우에는 상기 전기적화학적처리방식을 이용하여 'Al'층을 임의의 배열 또는 규치적인 배열을 갖는 알루미나(Alumina; Al2O3) 층으로 변환시킨다.Referring to FIG. 4, the template layer 107a is subjected to anodizing using an electrochemical treatment method, and thus has a template layer having an arbitrary arrangement or regular arrangement (hereinafter, referred to as “deformation template”). Layer 107b '. For example, when the Al template is deposited using 'Al' as the modified template layer 107b, the alumina (Alumina; Al 2 O 3) having an arbitrary arrangement or an orderly arrangement of the 'Al' layer using the electrochemical treatment method is used. ) Into layers.
이어서, 미국특허 제4,687,551호 또는 미국특허 제5,581,091호에서 제시한 제조방법을 통해 변형 템플릿층(107b)에 실린더 형태의 다수의 홀(이하, '채널'이라 함)(10)을 형성한다. 채널(10)은 변형 템플릿층(107b)의 하부에 증착된 제1 전극층(106)을 외부로 노출시키기 위하여 완전히 변형 템플릿층(107b)이 관통되도록 형성된다.Subsequently, a plurality of holes (hereinafter, referred to as 'channels') 10 in the form of cylinders are formed in the deformation template layer 107b through the manufacturing method described in US Pat. No. 4,687,551 or US Pat. No. 5,581,091. The channel 10 is formed to completely penetrate the strain template layer 107b so as to expose the first electrode layer 106 deposited under the strain template layer 107b to the outside.
한편, 'H. Masuda.etc Science, vol. 268 pp.1466-1468(1995)'에서는 지름이 약 70nm이고, 두께가 3㎛인 채널(10)을 형성하는 것이 가능함을 보여주었다. 또한, 'A. P. Li. etc. Electrochemical and Solid-State Letters, vol.3, pp.131-134(2000)'에서는 지름이 약 120nm이고, 종횡비가 500인 채널(10)을 형성하는 것이 가능함을 보여주었다. 이러한 방법들로 형성된 변형 템플릿층(107b) 내부의채널(10)은 임의의 배열을 하고 있다.Meanwhile, 'H. Masuda. Et Science, vol. 268 pp. 1466-1468 (1995) showed that it is possible to form a channel 10 of about 70 nm in diameter and 3 μm thick. In addition, 'A. P. Li. etc Electrochemical and Solid-State Letters, vol. 3, pp. 131-134 (2000) 'showed that it is possible to form a channel 10 having a diameter of about 120 nm and an aspect ratio of 500. The channels 10 inside the strain template layer 107b formed by these methods have an arbitrary arrangement.
한편, 'H. Masuda. etc. Appl. Phys. Lett., vol. 71 pp. 2770-2772', 미국특허 제6,139,713호 또는 'H. Asoh. etc. J. Electrochem. Soc., vol.148, pp. B152-B156(2001)'에서는 일정한 배열을 가진 주문자(indentor)를 제작하고, 템플릿층(107a) 표면에 대해 선(先) 텍스쳐라이징하여 양극산화처리된 변형 템플릿층(107b) 내에 고밀도(~1010/cm2)의 규칙적인 배열을 가진 채널(10)을 형성하는 것이 가능함을 보여주었다.Meanwhile, 'H. Masuda. etc Appl. Phys. Lett., Vol. 71 pp. 2770-2772 ', US Pat. No. 6,139,713 or' H. Asoh. etc J. Electrochem. Soc., Vol. 148, pp. B152-B156 (2001) 'manufactures an indentor with a constant arrangement, pre-texturizes the surface of the template layer 107a, and has a high density (˜10) in the anodized strain template layer 107b. It has been shown that it is possible to form a channel 10 with a regular arrangement of 10 / cm 2 ).
도 5를 참조하면, 채널(10) 내부를 매립하도록 비정질 또는 결정질 물질로 전도성 와이어(108)를 형성한다. 전도성 와이어(108)는 물리적 기상증착방식 또는 화학적 기상증착방식을 이용하여 형성한다. 또한, 전도성 와이어(108)는 10nm 내지 1000nm와 같이 나노 크기로 형성할 경우 전기도금(electroplating)방식 또는 무전해도금(electroless plating)방식을 사용하는 것이 바람직하다. 한편, 전도성 와이어(108)는 일반적인 금속 도전성 재료 또는 투명 도전성 재료를 이용하여 형성한다.Referring to FIG. 5, the conductive wire 108 is formed of an amorphous or crystalline material to fill the channel 10. The conductive wire 108 is formed using a physical vapor deposition method or a chemical vapor deposition method. In addition, when the conductive wire 108 is formed in a nano size such as 10 nm to 1000 nm, it is preferable to use an electroplating method or an electroless plating method. Meanwhile, the conductive wire 108 is formed using a general metal conductive material or a transparent conductive material.
상기 금속 도전성 재료로는 'Pt'(H. Masuda. etc, Science, vol.268, pp. 1466-1468(1995); G. V. Kuznetsov. etc, J. Electrochem. Soc., vol 148 pp. C528-C532(2001); G. Kokkinidis. etc, J. Electroanal. Chem., vol.511 pp.20-30(2001); I. Lee. etc, Appl. Surf. Sci., vol.136, pp.321-330(1998)), 'Au'(미국특허 제5,728,433호), 'Cu'(미국특허 제5,965,211호), 'Ni'(미국특허제4,954,370호; A. J. Yin. etc, Appl. Phys. Lett., vol.79, pp.1039-1041(2001); H. Masuda. etc, Jpn. J. Appl. Phys., vol.37 pp.L1090-L1092(1998); K. Nielsch. etc, Appl. Phys. Lett., vol.79, pp.1360-1362(2001)), 'Bi'(미국특허 제6,231,744 B1호) 또는 'Co'(S. Ge. etc, J. Appl. Phys., vol.90, pp.509-511(2001))를 사용할 수 있다. 그러나, 본 발명의 바람직한 실시예에 따른 전도성 와이어(108)의 금속 도전성 재료는 상기에서 설명한 재료들로 한정되거나 제한되지 않는다.The metal conductive material is 'Pt' (H. Masuda. Etc, Science, vol. 268, pp. 1466-1468 (1995); GV Kuznetsov. Etc, J. Electrochem. Soc., Vol 148 pp. C528-C532 (2001); G. Kokkinidis. Etc, J. Electroanal. Chem., Vol. 511 pp. 20-30 (2001); I. Lee. Etc, Appl. Surf. Sci., Vol. 136, pp. 321- 330 (1998)), 'Au' (US Pat. No. 5,728,433), 'Cu' (US Pat. No. 5,965,211), 'Ni' (US Pat. No. 4,954,370; AJ Yin. Etc, Appl. Phys. Lett., vol. 79, pp. 1039-1041 (2001); H. Masuda. etc, Jpn. J. Appl. Phys., vol. 37 pp. L1090-L1092 (1998); K. Nielsch. etc, Appl. Phys. Lett., Vol. 79, pp. 1360-1362 (2001)), Bi (US Pat. No. 6,231, 744 B1) or Co (S. Ge. Etc, J. Appl. Phys., Vol. 90, pp. 509-511 (2001). However, the metal conductive material of the conductive wire 108 according to the preferred embodiment of the present invention is not limited or limited to the materials described above.
한편, 상기 투명 도전성 재료로는 'ITO(Sn-doped In2O3)'(M. J. Zheng. etc, Appl. Phys. Lett., vol.79, pp.839-841(2001); M. Zheng. etc, Chem. Phys. Lett., vol.334, pp.298-302(2001)) 또는 'ZnO'(Y. C. Kong. etc, Appl. Phys. Lett., vol.78, pp.407-409(2001); R. Knenkamp. etc, Appl. Phys. Lett., vol.77, pp.2575-2577(2000); Y. Li.etc, Appl. Phys. Lett., vol.76, pp.2011-2013(2000)) 등을 이용할 수 있다. 그러나, 본 발명의 바람직한 실시예에 따른 전도성 와이어(108)의 투명 도전성 재료는 상기에서 설명한 재료들로 한정되거나, 제한되지 않는다.Meanwhile, as the transparent conductive material, 'ITO (Sn-doped In 2 O 3 )' (MJ Zheng. Etc, Appl. Phys. Lett., Vol. 79, pp. 839-841 (2001); M. Zheng. etc, Chem. Phys. Lett., vol. 334, pp. 298-302 (2001)) or 'ZnO' (YC Kong. etc, Appl. Phys. Lett., vol. 78, pp. 407-409 (2001) R. Knenkamp.etc, Appl. Phys. Lett., Vol. 77, pp. 2575-2577 (2000); Y. Li.etc, Appl. Phys. Lett., Vol. 76, pp. 2011-2013 (2000)) and the like. However, the transparent conductive material of the conductive wire 108 according to the preferred embodiment of the present invention is not limited to or limited to the materials described above.
도 6을 참조하면, 세정공정 또는 식각공정을 실시하여 전도성 와이어(108)를 둘러 싸고 있는 변형 템플릿층(107b)을 선택적으로 제거한다. 상기 세정공정 또는 식각공정은 적절한 농도의 'NaOH'(H. Masuda. etc, Science, vol.268, pp. 1466-1468(1995)) 또는 적절한 농도의 인산(Phosphoric Acid)(H. Masuda. etc, Jpn. J.Appl. Phys., vol.37, pp.L1090-1092(1998)) 등을 이용하여 전도성 와이어(108)와 제1 전극층(106)의 물성에 변화를 유발시키지 않고 선택적으로 제거할 수 있도록 실시한다. 그러나, 세정공정 또는 식각공정에 사용되는 용액으로는 'NaOH' 또는 인산 등에 제한되지 않는다. 이로써, 제1 전극층(106) 상부에 다수의 기둥형태의 전도성 와이어(108)가 완성된다.Referring to FIG. 6, the deforming template layer 107b surrounding the conductive wire 108 is selectively removed by performing a cleaning process or an etching process. The cleaning or etching process may be performed at a suitable concentration of NaOH (H. Masuda. Etc, Science, vol. 268, pp. 1466-1468 (1995)) or a suitable concentration of Phosphoric Acid (H. Masuda. Etc. , Jpn. J. Appl. Phys., Vol. 37, pp. L 1090-1092 (1998)) and the like to selectively remove the conductive wire 108 and the first electrode layer 106 without causing a change in physical properties. Do so. However, the solution used in the cleaning process or the etching process is not limited to 'NaOH' or phosphoric acid. As a result, a plurality of pillar-shaped conductive wires 108 are completed on the first electrode layer 106.
도 7을 참조하면, 전체 구조 상부에 물리적 기상증착방식 또는 화학적 기상증착방식을 이용하여 유전층(110)을 증착한다. 이때, 유전층(110)은 1nm 내지 1000nm의 두께로 형성한다. 그러나, 유전층(28)의 두께는 상기에서 제시한 1nm 내지 1000nm에 제한되는 것이 아니며, 원하는 충전용량(C)을 얻기 위하여 적절히 변화시킬 수 있다. 한편, 유전층(110)은 2 내지 1000의 유전상수를 가지는 유전물질을 이용하여 형성할 수 있다. 즉, 유전층(110)은 유전상수가 2 내지 1000 범위 내에서 저유전상수를 갖는 저유전물질 또는 고유전상수를 갖는 고유전물질을 모두 이용하여 형성할 수 있다.Referring to FIG. 7, the dielectric layer 110 is deposited on the entire structure by using physical vapor deposition or chemical vapor deposition. In this case, the dielectric layer 110 is formed to a thickness of 1nm to 1000nm. However, the thickness of the dielectric layer 28 is not limited to 1 nm to 1000 nm described above, and may be appropriately changed to obtain a desired charging capacity (C). On the other hand, the dielectric layer 110 may be formed using a dielectric material having a dielectric constant of 2 to 1000. That is, the dielectric layer 110 may be formed using both a low dielectric material having a low dielectric constant or a high dielectric material having a high dielectric constant within a range of 2 to 1000.
구체적으로, 상기 저유전물질로는 SiO2또는 Si3N4등을 이용할 수 있다. 또한, 고유전물질로는 비정질 또는 결정질의 Al2O3(11), ZrO2(22), HfO2(21), Ta2O5(25), TiO2(30), SrTiO3(200), BST(300 내지 500)(D. E. Kotecki et al, IBM J. Res. Develop. Vol.43(3),(1999) 367) 등, 또는 이 물질들이 적어도 하나 이상 조합을 통한 다층 막으로 형성할 수 있다. 또한, 고유전 상수 및 강유전 특성을 갖고 있는 강유전체 재료(200 내지 1000), 예컨대, BaTiO3, Pb(Zr,Ti)O3,(Pb,La)(Zr,Ti)O3, (Pb,La)TiO3, SrBi2Ta2O9,(C. A. Araujo et al., Nature Vol.374,(1995)627), (Bi,La)4Ti3O12(B. H. Park et al, Nature, Vol.401 (1999) 682) 등, 또는 이 물질들이 적어도 하나 이상 조합을 통한 다층 막으로 형성할 수 있다. 상기에서 설명한 유전재료 이외에도, 유전층(110)의 유전물질로는 유기재료를 이용할 수 있다.Specifically, as the low dielectric material, SiO 2 or Si 3 N 4 may be used. In addition, as the high dielectric material, amorphous or crystalline Al 2 O 3 (11), ZrO 2 (22), HfO 2 (21), Ta 2 O 5 (25), TiO 2 (30), SrTiO 3 (200) , BST (300-500) (DE Kotecki et al, IBM J. Res. Develop. Vol. 43 (3), (1999) 367), or the like, or these materials may be formed into a multilayer film through at least one combination. have. In addition, ferroelectric materials (200 to 1000) having high dielectric constant and ferroelectric properties, such as BaTiO 3 , Pb (Zr, Ti) O 3 , (Pb, La) (Zr, Ti) O 3 , (Pb, La TiO 3 , SrBi 2 Ta 2 O 9 , (CA Araujo et al., Nature Vol. 374, (1995) 627), (Bi, La) 4 Ti 3 O 12 (BH Park et al, Nature, Vol. 401 (1999) 682) or the like, or these materials may be formed into a multilayer film through at least one combination. In addition to the dielectric materials described above, an organic material may be used as the dielectric material of the dielectric layer 110.
도 8을 참조하면, 전체 구조 상부에, 바람직하게는 유전층(110) 상에 물리적 기상증착방식 또는 화학적 기상증착방식을 이용하여 제2 전극층(112)을 증착한다. 이때, 제2 전극층(112)으로는 금속 전도성 재료 또는 투명 전도성 재료를 이용하여 형성한다. 한편, 제2 전극층(112)은 도 8에 도시된 바와 같이 전도성 와이어(108)의 형태를 따라 증착되거나, 도 9에 도시된 바와 같이 인접한 전도성 와이어(108) 사이를 완전히 갭 필링(gap filling)하여 상부 표면이 대략 평면 형태로 증착될 수 있다. 이로써, 초고밀도 대용량 캐패시터가 완성된다.Referring to FIG. 8, the second electrode layer 112 is deposited on the entire structure, preferably on the dielectric layer 110 by using physical vapor deposition or chemical vapor deposition. In this case, the second electrode layer 112 is formed using a metal conductive material or a transparent conductive material. On the other hand, the second electrode layer 112 is deposited along the shape of the conductive wire 108 as shown in FIG. 8, or fully gap filling between adjacent conductive wires 108 as shown in FIG. 9. The top surface can thus be deposited in approximately planar form. This completes an ultra high density large capacity capacitor.
지금까지 설명한 본 발명의 바람직한 실시예에 따른 캐패시터의 특징을 도 10을 참조하여 설명하면 다음과 같다. 여기서, 도 10은 본 발명의 바람직한 실시예에 따른 캐패시터의 전도성 와이어의 개수에 따른 캐패시터의 변화를 나타낸 도면이다.The characteristics of the capacitor according to the preferred embodiment of the present invention described so far will be described with reference to FIG. 10. Here, FIG. 10 is a view showing a change in the capacitor according to the number of conductive wires of the capacitor according to the preferred embodiment of the present invention.
우선, 상기에서 설명한 수학식1에 따르면, 캐패시터에 축적되는 전하량은 전극과 유전막의 유효 접촉 면적(A)에 비례한다. 따라서, 유효 접촉 면적(Ao)을 가지는 평면구조의 캐패시터에 있어서 전하량(Co)은 하기의 수학식2와 같이 나타낼 수있다.First, according to Equation 1 described above, the amount of charge accumulated in the capacitor is proportional to the effective contact area A of the electrode and the dielectric film. Therefore, in the planar capacitor having the effective contact area A o , the charge amount C o can be expressed by Equation 2 below.
이에 반해, 도 6에 도시된 바와 같이 반지름(r), 높이(H), 단위 면적당 개수(N)을 갖는 전도성 와이어(108)를 포함하는 캐패시터의 전하량(C)은 하기의 수학식3과 같이 나타낼 수 있다. 여기서, 유효 접촉 면적(A)은 '2πHN'이다.In contrast, as shown in FIG. 6, the charge amount C of the capacitor including the conductive wire 108 having the radius r , the height H , and the number N per unit area is represented by Equation 3 below. Can be represented. Here, the effective contact area A is '2πHN'.
따라서, 도 10에 도시된 바와 같이, 전도성 와이어(108) 구조를 포함하는 캐패시터의 경우 평면구조의 캐패시터에 비해서 증가되는 유효 면적(A)만큼 축적되는 전하량이 증가한다. 통상의 경우, 채널(10)을 포함하는 양극산화처리된 변형 템플릿층(107b), 즉 알루미나층을 이용하여 전도성 와이어(108)을 제조하는 경우에는 약 108내지 1010/cm2(N)의 개수가 형성된다. 이에 따라, 제한된 면적 내에서 획기적으로 전하량을 증가시킬 수 있다. 전도성 와이어(108)는 주문자를 이용하여 'Al'층을 선 텍스쳐라이징함으로써 배열의 규칙성과 간격을 조절할 수 있으며, 양극산화처리 시간 및 용액의 농도를 조절하여 채널(10)의 크기를 조절하여 축적되는 축적용량, 즉, 전하량을 조절할 수 있다.Accordingly, as shown in FIG. 10, in the case of the capacitor including the conductive wire 108 structure, the amount of charge accumulated by the effective area A increases as compared with the planar capacitor. In the conventional case, when the conductive wire 108 is manufactured using the anodized strain template layer 107b including the channel 10, that is, the alumina layer, about 10 8 to 10 10 / cm 2 (N) The number of is formed. Accordingly, it is possible to increase the amount of charge significantly within the limited area. The conductive wire 108 can adjust the regularity and spacing of the array by pretexturing the 'Al' layer using the orderer, and accumulate by adjusting the size of the channel 10 by adjusting the anodization time and the concentration of the solution. It is possible to control the accumulated capacitance, that is, the amount of charge.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에서는 캐패시터를 전도성 와이어를 포함하는 형태로 제조함으로써 전극층과 유전층과의 유효 접촉 면적을 현격히 증가시켜 캐패시터의 전하량을 증가시킬 수 있다.As described above, in the present invention, by manufacturing the capacitor in the form of a conductive wire, the effective contact area between the electrode layer and the dielectric layer can be significantly increased, thereby increasing the amount of charge in the capacitor.
또한, 본 발명에서는 캐패시터의 유효 접촉 면적을 증가시킴으로써 초고밀도의 메모리 소자를 제공할 수 있다.In addition, the present invention can provide an ultra-high density memory device by increasing the effective contact area of the capacitor.
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