KR100969774B1 - 통신 시스템에서 신호 수신 장치 및 방법 - Google Patents

통신 시스템에서 신호 수신 장치 및 방법 Download PDF

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Abstract

통신 시스템에서 신호 수신 장치에서 신호를 수신하는 방법에 있어서, 제1처리기는 dc 개의 입력 노드들 각각을 통해 dc개의 입력 메시지들을 입력하는 과정과, 상기 제1처리기는 상기 dc개의 입력 메시지들을 미리 설정된 연산 방식을 이용하여 1개의 출력 메시지로 생성하고, 상기 출력 메시지를 dc개의 출력 노드들 각각으로 출력하는 과정과, 보정기는 dv개의 입력 노드들 각각을 통해 상기 dc개의 출력 노드들 각각에서 출력한 출력 메시지를 입력하고, 상기 입력한 dv개의 출력 메시지들을 미리 설정되어 있는 보정 값을 사용하여 보정하는 과정과, 상기 보정기는 상기 보정값을 사용하여 보정한 dv개의 출력 메시지들을 제2처리기의 dv개의 입력 노드들로 입력되도록 출력하는 과정을 포함한다.
LDPC, 복호기, 검사 노드, 변수 노드

Description

통신 시스템에서 신호 수신 장치 및 방법{APPARATUS AND METHOD FOR RECEIVING SIGNAL IN A COMMUNICATION SYSTEM}
도 1은 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 송신 장치의 구조를 도시한 도면.
도 2는 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 수신 장치의 구조를 도시한 도면.
도 3은 일반적인 LDPC 복호기의 임의의 검사 노드에서 메시지 전달 동작을 도시한 도면.
도 4a는 일반적인 LDPC 복호기의 검사 노드 연산부를 도시한 도면.
도 4b는 일반적인 LDPC 복호기의 변수 노드 연산부를 도시한 도면.
도 5a는 본 발명의 첫 번째 실시 예에 따른 LDPC 복호기의 검사 노드 연산부를 도시한 도면.
도 5b는 본 발명의 첫 번 째 실시 예에 따른 LDPC 복호기의 변수 노드 연산부를 도시한 도면.
도 6a는 본 발명의 두 번째 실시 예에 따른 LDPC 복호기의 검사 노드 연산부를 도시한 도면.
도 6b는 본 발명의 두 번째 실시 예에 따른 LDPC 복호기의 변수 노드 연산부 를 도시한 도면.
본 발명은 통신 시스템에 관한 것으로서, 특히 통신 시스템에서 신호를 수신하는 장치 및 방법에 관한 것이다.
차세대 통신 시스템은 패킷 서비스 통신 시스템(packet service communication system) 형태로 발전되어 왔다. 상기 패킷 서비스 통신 시스템은 버스트(burst)한 패킷 데이터(packet data)를 다수의 이동 단말기(MS : Mobile Station)들로 송신하는 시스템으로서, 대용량 데이터 송신에 적합하도록 설계되어 왔다. 또한 차세대 통신 시스템에서는 채널 부호(channel code)로서, 터보 부호(turbo code)와 함께 고속 데이터 송신 시에 그 성능 이득이 우수한 것으로 알려져 있으며 송신 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 송신의 신뢰도를 높일 수 있는 장점을 가지는 저밀도 패리티 검사(LDPC : Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하는 것을 적극적으로 고려하고 있다. 상기 LDPC 부호 사용을 적극적으로 고려하고 있는 차세대 통신 시스템으로는 IEEE(Institute of Electrical and Electronics Engineers)802.16e 통신 시스템 및 IEEE 802.11n 통신 시스템 등이 있다.
그러면 여기서 도 1을 참조하여 LDPC 부호를 사용하는 일반적인 통신 시스템 의 신호 송신 장치 구조에 대해서 설명하기로 한다.
도 1은 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 송신 장치의 구조를 도시한 도면이다.
상기 도 1을 참조하면, 상기 신호 송신 장치는 부호화기(encoder)(111)와, 변조기(modulator)(113)와, 송신기(115)를 포함한다. 상기 신호 송신 장치는 송신하고자 하는 정보 데이터, 즉 정보 벡터(information vector)(
Figure 112008052185856-pat00001
)가 발생되면, 상기 정보 벡터(
Figure 112008052185856-pat00002
)를 상기 부호화기(111)로 전달된다. 상기 부호화기(111)는 상기 정보 벡터(
Figure 112008052185856-pat00003
)를 미리 설정되어 있는 부호화 방식으로 부호화하여 부호어 벡터(codeword vector)(
Figure 112008052185856-pat00004
), 즉 LDPC 부호어로 생성한 후 상기 변조기(113)로 출력한다. 여기서, 상기 부호화 방식은 LDPC 부호화 방식을 의미한다. 상기 변조기(113)는 상기 부호어 벡터(
Figure 112008052185856-pat00005
)를 미리 설정되어 있는 변조 방식으로 변조하여 변조 벡터(
Figure 112008052185856-pat00006
)으로 생성하여 상기 송신기(115)로 출력한다. 상기 송신기(115)는 상기 변조기(113)에서 출력한 변조 벡터(
Figure 112008052185856-pat00007
)를 입력하여 송신 신호 처리한 후 안테나를 통해 신호 수신 장치로 송신한다.
다음으로 도 2를 참조하여 LDPC 부호를 사용하는 일반적인 통신 시스템의 신호 수신 장치 구조에 대해서 설명하기로 한다.
상기 도 2는 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 수신 장 치의 구조를 도시한 도면이다.
상기 도 2를 참조하면, 상기 신호 수신 장치는 수신기(211)와, 복조기(de-modulator)(213)와, 복호기(decoder)(215)를 포함한다. 신호 송신 장치에서 송신한 신호는 상기 신호 수신 장치의 안테나를 통해 수신되고, 상기 안테나를 통해 수신된 신호는 상기 수신기(211)로 전달된다. 상기 수신기(211)는 상기 수신 신호를 수신 신호 처리한 후 그 수신 신호 처리된 수신 벡터(
Figure 112008052185856-pat00008
)를 상기 복조기(213)로 출력한다. 상기 복조기(213)는 상기 수신기(211)에서 출력한 수신 벡터(
Figure 112008052185856-pat00009
)를 입력하여 상기 신호 송신 장치의 변조기(113)에서 적용한 변조 방식에 상응하는 복조 방식으로 복조한 후, 그 복조한 복조 벡터(
Figure 112008052185856-pat00010
)를 상기 복호기(215)로 출력한다. 상기 복호기(215)는 상기 복조기(213)에서 출력한 복조 벡터(
Figure 112008052185856-pat00011
)를 입력하여 상기 신호 송신 장치의 부호화기(111)에서 적용한 부호화 방식에 상응하는 복호 방식으로 복호한 후 그 복호한 신호를 최종적으로 복원된 정보 벡터(
Figure 112008052185856-pat00012
)로 출력한다. 여기서, 상기 복호 방식, 즉 LDPC 복호 방식으로 합곱(sum-product) 알고리즘(algorithm) 또는 최소합(min-sum) 알고리즘에 기반한 반복 복호(iterative decoding) 알고리즘이 널리 사용되며, 상기 합곱 알고리즘 및 최소합 알고리즘에 대해서는 하기에서 구체적으로 설명할 것이므로 그 상세한 설명을 생략하기로 한다.
한편, 상기 LDPC 부호는 대부분의 엘리먼트(element)들이 0의 값을 가지며, 상기 0의 값을 가지는 엘리먼트들 이외의 극히 소수의 엘리먼트들이 0이 아닌(non-zero), 일 예로 1의 값을 가지는 패리티 검사 행렬(parity check matrix)에 의해 정의되는 부호이다. 상기 LDPC 부호는 이분(bipartite, 이하 'bipartite'라 칭하기로 한다) 그래프로 표현할 수 있으며, 상기 bipartite 그래프는 변수 노드(variable node)들과, 검사 노드(check node)들과, 상기 변수 노드들과 검사 노드들을 연결하는 에지(edge)들로 표현된다.
또한, 상기 LDPC 부호는 상기 bipartite 그래프 상에서 합곱(sum-product) 알고리즘(algorithm)에 기반한 반복 복호(iterative decoding) 알고리즘을 사용하여 복호할 수 있다. 상기 합곱 알고리즘은 메시지 전달 알고리즘(message passing algorithm)의 일종이며, 상기 메시지 전달 알고리즘이라 함은 상기 bipartite 그래프 상에서 에지를 통해 메시지들을 교환하고, 상기 변수 노드들 혹은 검사 노드들로 입력되는 메시지들로부터 출력 메시지를 계산하여 업데이트하는 알고리즘을 나타낸다. 따라서 상기 LDPC 부호를 복호하기 위한 복호기는 상기 메시지 전달 알고리즘에 기반한 반복 복호 알고리즘을 사용하기 때문에 상기 터보 부호의 복호기에 비해 낮은 복잡도를 가질 뿐만 아니라 병렬 처리 복호기로 구현하는 것이 용이하다.
다음으로 도 3을 참조하여 일반적인 LDPC 복호 방식을 사용하는 복호기(이하, 'LDPC 복호기'라 칭하기로 한다)의 임의의 검사 노드에서 메시지 전달 동작에 대해서 설명하기로 한다.
상기 도 3은 일반적인 LDPC 복호기의 임의의 검사 노드에서 메시지 전달 동 작을 도시한 도면이다.
상기 도 3에는 검사 노드 m(300)와 상기 검사 노드 m(300)에 연결되는 다수의 변수 노드들(310, 320, 330, 340)이 도시되어 있다. Tn',m은 변수 노드 n'(310)에서 상기 검사 노드 m(300)으로 전달되는 메시지를 나타내며, En,m은 상기 검사 노드 m(300)에서 변수 노드 n(330)으로 전달되는 메시지를 나타낸다. 여기서, 상기 검사 노드 m(300)에 연결되어 있는 모든 변수 노드들의 집합을 N(m)이라고 정의하고, 상기 N(m)에서 변수 노드 n(330)을 제외한 나머지 집합을 N(m)＼n이라고 정의하기로 한다. 이 때, 합곱(sum-product) 알고리즘에 기반한 메시지 업데이트 규칙은 하기 수학식 1과 같이 나타낼 수 있다.
Figure 112007009173304-pat00013
Figure 112007009173304-pat00014
상기 수학식 1에서, Sign(En,m)은 메시지 En,m의 부호(sign)를 나타내고,
Figure 112008052185856-pat00015
은 메시지En,m의 크기(magnitude)를 나타내며, 함수
Figure 112008052185856-pat00016
는 하기 수학식 2와 같이 나타낼 수 있다.
Figure 112007009173304-pat00017
또한 최소합(min-sum) 알고리즘에서의 메시지 업데이트 규칙은 하기 수학식 3과 같이 나타낼 수 있다.
Figure 112007009173304-pat00018
Figure 112007009173304-pat00019
상기 수학식 3에서 no는 하기 수학식 4와 같이 나타낼 수 있다.
Figure 112007009173304-pat00021
한편, 각 노드의 입출력 메시지가 상기 수학식 1, 수학식 3 또는 수학식 4의 절대값 기호 없이 사용되더라도 메시지의 크기를 나타낼 수 있음은 물론이다.
다음으로 도 4a내지 도 4b를 참조하여 일반적인 LDPC 복호기에서 발생되는 LDPC부호의 임의의 검사 노드와 변수 노드의 입출력 메시지 전달 동작에 대해 설명하기로 한다. 이하에서는 설명의 편의를 위해 검사 노드 연산부와 변수 노드 연산 부를 도 4a내지 도 4b로 나누어 설명하기로 한다.
도 4a는 일반적인 LDPC 복호기의 검사 노드 연산부를 도시한 도면이다.
상기 도 4a를 참조하면, 상기 검사 노드 연산부는 제1메모리(400)와, 검사노드 처리기(410)와, 제2메모리(420)를 포함한다. 상기 제1메모리(400)는 상기 검사 노드 처리기(410)로 입력될 메시지들을 저장한다. 상기 제2메모리(420)는 상기 검사 노드 처리기(410)에서 출력한 메시지들을 저장한다. 또한 상기 제1메모리(400)는 다수개, 일 예로
Figure 112008052185856-pat00022
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112008052185856-pat00023
)(400-1)내지 서브 메모리 #dc(
Figure 112008052185856-pat00024
)(400-dc)를 포함한다. 상기 제2메모리(420)는 다수개, 일 예로
Figure 112008052185856-pat00025
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112008052185856-pat00026
)(420-1) 내지 서브 메모리 #dc(
Figure 112008052185856-pat00027
)(420-dc)를 포함한다.
다음으로 도 4b를 참조하여 일반적인 LDPC 복호기에서 변수 노드 연산부를 도시한 도면이다.
상기 도 4b를 참조하면, 변수 노드 연산부는 제3메모리(430)와, 변수 노드 처리기(440)와, 제4메모리(450)을 포함한다. 상기 제3메모리(430)는 상기 변수 노드 처리기(440)로 입력될 메시지들을 저장한다. 상기 제4메모리(450)는 상기 변수 노드 처리기(440)에서 출력한 메시지들을 저장한다. 또한 상기 제3메모리(430)는 다수개, 일 예로
Figure 112008052185856-pat00028
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112008052185856-pat00029
)(430-1) 내지 서브 메모리 #dc(
Figure 112008052185856-pat00030
)(430-dv)를 포함하며, 상기 제4메모리(450)는 다수개, 일 예로
Figure 112008052185856-pat00031
개의 서브 메모리들, 즉 서브 메모리#1(
Figure 112008052185856-pat00032
)(450-1)내지 서브 메모리 #dc(
Figure 112008052185856-pat00033
)(450-dv)를 포함한다.
상기 도 4a내지 도 4b에서 상기 검사 노드 처리기(410)의 입력 차수를 dc라고 가정하면, dc개의 입력 메시지들 각각은 서브 메모리 #1()(400-1) 내지 서브 메모리 #dc(
Figure 112007009173304-pat00035
)(400-dc)에 저장되며, dc개의 입력 메시지들 각각에 대응되는 출력 메시지는 서브 메모리 #1(
Figure 112007009173304-pat00036
)(420-1) 내지 서브 메모리 #dc(
Figure 112007009173304-pat00037
)(420-dc)에 저장된다.
상기에서 설명한 바와 같이, 검사 노드의 연산으로 합곱 알고리즘이 사용될 경우, 상기 도4의 검사 노드 출력 메시지인
Figure 112007009173304-pat00038
(420-1),
Figure 112007009173304-pat00039
(420-2),
Figure 112007009173304-pat00040
(420-3) 내지
Figure 112007009173304-pat00041
(420-dc)는 상기 수학식 1에 의하여 계산된다. 이 때, 상기 출력 메시지
Figure 112007009173304-pat00042
(420-1)은 상기
Figure 112007009173304-pat00043
개의 입력 메시지
Figure 112007009173304-pat00044
(400-1),
Figure 112007009173304-pat00045
(400-2),
Figure 112007009173304-pat00046
(400-3) 내지
Figure 112007009173304-pat00047
(400-dc) 중에서 상기
Figure 112007009173304-pat00048
(400-1)을 제외한 나머지
Figure 112007009173304-pat00049
개의 메시지를 사용하여 계산된다. 또한 상기 출력 메시지
Figure 112007009173304-pat00050
(420-2)는 상기
Figure 112007009173304-pat00051
개의 입력 메시지
Figure 112007009173304-pat00052
(400-1),
Figure 112007009173304-pat00053
(400-2),
Figure 112007009173304-pat00054
(400-3) 내지
Figure 112007009173304-pat00055
(400-dc) 중에서
Figure 112007009173304-pat00056
(400-2)을 제외한 나머지
Figure 112007009173304-pat00057
개의 메시지를 사용하여 계산된다. 또한 상기 출력 메시지
Figure 112007009173304-pat00058
(420-3)는 상기
Figure 112007009173304-pat00059
개의 입력 메시지
Figure 112007009173304-pat00060
(400-1),
Figure 112007009173304-pat00061
(400-2),
Figure 112007009173304-pat00062
(400-3) 내지
Figure 112007009173304-pat00063
(400-dc) 중에서
Figure 112007009173304-pat00064
(400-dc)을 제외한 나머지
Figure 112007009173304-pat00065
개의 메시지를 사용하여 계산된다.
상술한 바와 같이, 상기 수학식 1에 의해 계산된 출력 메시지
Figure 112007009173304-pat00066
(420-1),
Figure 112007009173304-pat00067
(420-2),
Figure 112007009173304-pat00068
(420-3) 내지
Figure 112007009173304-pat00069
(420-dc)는 일반적으로 서로 다른 값을 가지게 되며,
Figure 112007009173304-pat00070
개의 변수 노드
Figure 112007009173304-pat00071
에 각각 입력된다.
상술한 바와 같이 상기 검사 노드 연산부를 하드웨어로 구현하게 될 경우,
Figure 112008052185856-pat00072
개의 출력 값이 각각의 데이터 통로(data path)를 따라
Figure 112008052185856-pat00073
개의 변수 노드에 입력되어 출력 값이 서로 상이하므로, 라우팅 복잡도가 증가하게 되며, 이는 데이터 전송률의 감소를 유발하게 된다. 따라서 상기 라우팅 복잡도 증가 문제를 해결할 수 있는 노드 연산 방법의 필요성이 대두되고 있다.
따라서, 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 신호를 수신하는 장치 및 방법을 제공함에 있다.
또한 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 라우팅 복잡도를 감소하여 신호를 수신하는 장치 및 방법을 제공함에 있다.
또한 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 최소값 검출기와 보정기를 이용하여 라우팅 복잡도를 줄여 신호를 수신하는 장치 및 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 방법은, 통신 시스템에서 신호 수신 장치에서 신호를 수신하는 방법에 있어서, 제1처리기는 dc 개의 입력 노드들 각각을 통해 dc개의 입력 메시지들을 입력하는 과정과, 상기 제1처리기는 상기 dc개의 입력 메시지들을 미리 설정된 연산 방식을 이용하여 1개의 출력 메시지로 생성하고, 상기 출력 메시지를 dc개의 출력 노드들 각각으로 출력하는 과정과, 보정기는 dv개의 입력 노드들 각각을 통해 상기 dc개의 출력 노드들 각각에서 출력한 출력 메시지를 입력하고, 상기 입력한 dv개의 출력 메시지들을 미리 설정되어 있는 보정 값을 사용하여 보정하는 과정과, 상기 보정기는 상기 보정값을 사용하여 보정한 dv개의 출력 메시지들을 제2처리기의 dv개의 입력 노드들로 입력되도록 출력하는 과정을 포함한다.
상기한 목적들을 달성하기 위한 본 발명의 장치는, 통신 시스템에서 신호 수신 장치에 있어서, dc개의 입력 노드들 각각을 통해 dc개의 입력 메시지들을 입력하고, 상기 dc 개의 입력 메시지들을 미리 설정된 연산 방식을 이용하여 1개의 출력 메시지로 생성하고, 상기 출력 메시지를 dc개의 출력 노드들 각각으로 출력하는 제1처리기와, dv개의 입력 노드들 각각을 통해 상기 dc개의 출력 노드들 각각에서 출력한 출력 메시지를 입력하고, 상기 입력한 dv개의 출력 메시지들을 미리 설정되어 있는 보정 값을 사용하여 보정하고, 상기 보정값을 사용하여 보정한 dv개의 출력 메시지들을 제2처리기의 dv개의 입력 노드들로 입력되도록 출력하는 보정기를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작원리를 상세히 설명한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하는 통신 시스템에서 임의의 검사 노드에서 상기 검사 노드에 연결된 모든 변수 노드들로 메시지를 출력하는 방법 및 장치를 제안한다. 또한 후술할 본 발명은 상기 메시지를 출력하기 위해 필요한 검사 노드 연산을 수행할 때에 라우팅 복잡도를 감소시키기 위하여 상기 검사 노드에 메시지를 입력한 후, 미리 설정된 연산 방법, 일 예로 최소값 검출 방법으로 전체 입력 메시지 중 최소 값의 메시지를 출력하고, 각각의 변수 노드에서 상기 메시지를 보정하여 LDPC 부호를 복호하는 신호 수신 장치 및 방법을 제안한다.
먼저, 도 5a 내지 도 5b를 참조하여 본 발명의 첫 번째 실시 예에 따른 LDPC 복호기에서 발생되는 LDPC 부호의 임의의 검사 노드와 변수 노드의 입출력 메시지 전달 동작에 대해 설명하기로 한다. 상기 LDPC 복호기는 검사 노드 연산부와 변수 노드 연산부를 포함한다. 이하에서는 설명의 편의를 위해 검사 노드 연산부와 변수 노드 연산부를 도 5a 내지 도 5b로 나누어 설명하기로 한다.
도 5a는 본 발명의 첫 번째 실시 예에 따른 LDPC 복호기에서 검사 노드 연산부를 도시한 도면이다.
상기 도 5a를 참조하면, 상기 검사 노드 연산부는 제1메모리(500)와, 검사노드 처리기(510)와, 제2메모리(520)를 포함한다. 상기 제1메모리는 상기 검사 노드 처리기(510)로 입력될 메시지들을 저장한다. 상기 제2메모리(520)는 상기 검사 노드 처리기(510)에서 출력한 메시지들을 저장한다. 또한 상기 제1메모리(500)는 다수개, 일 예로 dc개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112008052185856-pat00075
)(500-1)내지 서브 메모리 #dc(
Figure 112008052185856-pat00076
)(500-dc)를 포함한다. 상기 제2메모리(520)는 다수개, 일 예로
Figure 112008052185856-pat00077
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112008052185856-pat00078
)(520-1) 내지 서브 메모리 #dc(
Figure 112008052185856-pat00079
)(520-dc)를 포함한다.
상술한 바와 같이, 상기 도 5a의 검사 노드 처리기(510)는
Figure 112008052185856-pat00080
개의 메시지
Figure 112008052185856-pat00081
(500-1),
Figure 112008052185856-pat00082
(500-2),
Figure 112008052185856-pat00083
(500-3) 내지
Figure 112008052185856-pat00084
(500-dc)를 입력받는다. 그 후 상기 검사 노드 처리기(510)에서 출력하는 dc개의 메시지는 각각
Figure 112008052185856-pat00086
(520-1),
Figure 112008052185856-pat00087
(520-2),
Figure 112008052185856-pat00088
(520-3) 내지
Figure 112008052185856-pat00089
(520-dc) 이다. 이 때, 상기 검사 노드 처리기(510)에서 출력하는
Figure 112008052185856-pat00090
개의 메시지는 모두 동일한 값으로 출력된다. 즉
Figure 112008052185856-pat00091
=
Figure 112008052185856-pat00092
=
Figure 112008052185856-pat00093
= ... =
Figure 112008052185856-pat00094
로 표현할 수 있다.
상술한 바와 같이, 상기 도 5a의 상기 검사 노드 처리기(510)는 상기
Figure 112007009173304-pat00095
개의 입력 메시지에 대하여 하나의 동일한 메시지가 출력되므로 상기 검사 노드 처리기(510) 자체의 복잡도를 감소 시킬 수 있다.
다음으로 도 5b를 참조하여 본 발명의 첫 번째 실시 예에 따른 LDPC 복호기에서 변수 노드의 입출력 메시지 전달 동작에 대해 설명하기로 한다.
도 5b는 본 발명의 첫 번째 실시 예에 따른 LDPC 복호기에서 변수 노드 연산부를 도시한 도면이다.
상기 변수 노드 연산부는 제3메모리(530)와, 보정기(540)와, 제4메모리(550)와, 변수 노드 처리기(560)와, 제5메모리(570)을 포함한다. 상기 제3메모리(530)는 상기 보정기(540)에 입력될 메시지들을 저장하며, 상기 도 5a의 제2메모리(520)에 저장되어 있는 메시지와 동일하다. 제4메모리(550)는 상기 보정기(540)에서 출력한 메시지, 즉 상기 변수 노드 처리기(560)로 입력될 메시지를 포함한다. 상기 제5메 모리(570)는 상기 변수 노드 처리기(560)에서 출력한 메시지들을 저장한다.
또한 상기 제3메모리(530)는 다수개, 일 예로
Figure 112007009173304-pat00096
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009173304-pat00097
)(530-1) 내지 서브 메모리 #dv(
Figure 112007009173304-pat00098
)(530-dv)를 포함하며, 상기 제5메모리(570)는 다수개, 일 예로
Figure 112007009173304-pat00099
개의 서브 메모리들, 즉 서브 메모리#1(
Figure 112007009173304-pat00100
)(570-1)내지 서브 메모리 #dv(
Figure 112007009173304-pat00101
)(570-dv)를 포함한다.
상기 제3메모리(530)에 저장되어 있는
Figure 112007009173304-pat00102
개의 메시지인
Figure 112007009173304-pat00103
(530-1),
Figure 112007009173304-pat00104
(530-2),
Figure 112007009173304-pat00105
(530-3) 내지
Figure 112007009173304-pat00106
(530-dv)은 보정기(540)에 입력된다. 상기 보정기(540)는 상기 검사 노드 처리기(510)에서 출력한 하나의 출력값에 미리 설정된 보정값을 입력하여 메시지
Figure 112007009173304-pat00107
(550-1),
Figure 112007009173304-pat00108
(550-2),
Figure 112007009173304-pat00109
(550-3) 내지
Figure 112007009173304-pat00110
(550-dv)을 출력한다. 여기서 상기 미리 설정된 보정값은 시스템에서 정해지게 된다. 상기 시스템에서 정해지는 보정값의 파라미터는 다수개가 존재할 수 있으며, 상기 보정값에 대한 파라미터 결정은 본 발명과 무관하므로 여기에서는 그 상세한 설명을 생략하기로 한다. 다음으로 상기 출력된 메시지
Figure 112007009173304-pat00111
(550-1),
Figure 112007009173304-pat00112
(550-2),
Figure 112007009173304-pat00113
(550-3) 내지
Figure 112007009173304-pat00114
(550-dv)는 상기 변수 노드 처리기(560)로 입력된다. 상기 변수 노드 처리기(560)는 상기 메시지들을 통해 변수 노 드 연산을 수행한 후,
Figure 112007009173304-pat00115
(570-1),
Figure 112007009173304-pat00116
(570-2),
Figure 112007009173304-pat00117
(570-3) 내지
Figure 112007009173304-pat00118
(570-dv)을 출력한다.
도 5a 내지 도 5b에서는 본 발명의 첫 번째 실시 예에 따른 LDPC 복호기에서 발생되는 LDPC 부호의 임의의 검사 노드와 변수 노드의 입출력 메시지 전달 동작에 대해 설명하였으며, 다음으로 도 6a내지 도 6b를 참조하여 본 발명의 두 번째 실시 예에 따른 LDPC 복호기에서 발생되는 LDPC 부호의 임의의 검사 노드와 변수 노드의 입출력 동작에 대해 설명하기로 한다. 상기 LDPC 복호기는 검사 노드 연산부와 변수 노드 연산부를 포함한다. 이하에서는 설명의 편의를 위해 검사 노드 연산부와 변수 노드 연산부를 도 6a 내지 도 6b로 나누어 설명하기로 한다. 또한 상기 도 6a 내지 도 6b는 일 예로, 최소합(Min-sum) 알고리즘을 사용하여 설명하기로 한다. 그러나 상기 최소합 알고리즘 외에 다른 알고리즘을 사용하여도 본 발명이 성립함은 물론이다.
도 6a는 본 발명의 두 번째 실시 예에 따른 LDPC 복호기에서 검사 노드 연산부를 도시한 도면이다.
상기 도 6a를 참조하면, 상기 검사 노드 연산부는 제1메모리(600)와, 최소값 검출기(610)와, 제2메모리(620)를 포함한다. 상기 제1메모리(600)는 상기 최소값 검출기(610)로 입력될 메시지들을 저장한다. 상기 제2메모리(620)는 상기 최소값 검출기(610)에서 출력한 메시지들을 저장한다. 또한 상기 제1메모리(600)는 다수개, 일 예로
Figure 112007009173304-pat00119
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009173304-pat00120
)(600-1) 내지 서 브 메모리 #dc(
Figure 112007009173304-pat00121
)(600-dc)를 포함하며, 상기 제2메모리(620)는 다수개, 일 예로
Figure 112007009173304-pat00122
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009173304-pat00123
)(600-1) 내지 서브 메모리 #dc(
Figure 112007009173304-pat00124
)(600-dc)를 포함한다.
상술한 바와 같이, 상기 도 6a의 최소값 검출기(610)는
Figure 112007009173304-pat00125
개의 메시지
Figure 112007009173304-pat00126
(600-1),
Figure 112007009173304-pat00127
(600-2),
Figure 112007009173304-pat00128
(600-3), 내지
Figure 112007009173304-pat00129
(600-dc)를 입력받고, 상기 입력 받은 메시지 중에서 최소값을 검출하여 출력한다. 상기 최소값 검출기(610)의 출력값은
Figure 112007009173304-pat00130
개의 동일한 값으로 복사되어
Figure 112007009173304-pat00131
(600-1),
Figure 112007009173304-pat00132
(600-2),
Figure 112007009173304-pat00133
(600-3) 내지
Figure 112007009173304-pat00134
(600-dc) 이 출력된다.
다음으로 도 6b를 참조하여 본 발명의 두 번째 실시 예에 따른 LDPC 복호기에서 변수 노드의 입출력 메시지 전달 동작에 대해 설명하기로 한다.
도 6b는 본 발명의 두 번째 실시 예에 따른 LDPC 복호기에서 변수 노드 연산부를 도시한 도면이다.
상기 변수 노드 연산부는 제3메모리(630)와, 보정기(640)와, 제4메모리(650), 변수 노드 처리기(660), 제5메모리(670)를 포함한다. 상기 제3메모리(630)는 상기 보정기(640)로 입력될 메시지들을 저장하며, 상기 제4메모리(650)에는 상기 보정기(640)에서 출력한 메시지, 즉 상기 변수 노드 처리기(660)로 입력될 메시지를 포함한다. 상기 제5메모리(670)는 상기 변수 노드 처리기(660)에서 출 력한 메시지들을 저장한다.
상기 제3메모리(630)는 다수개, 일 예로
Figure 112007009173304-pat00135
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009173304-pat00136
)(630-1) 내지 서브 메모리 #dv(
Figure 112007009173304-pat00137
)(630-dv)를 포함한다. 상기 제4메모리(650)는 다수개, 일 예로
Figure 112007009173304-pat00138
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009173304-pat00139
)(650-1) 내지 서브 메모리 #dv(
Figure 112007009173304-pat00140
)(650-dv)를 포함한다. 상기 제5메모리(670)는 다수개, 일 예로
Figure 112007009173304-pat00141
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009173304-pat00142
)(670-1) 내지 서브 메모리 #dv(
Figure 112007009173304-pat00143
)(670-dv)를 포함한다.
상기 보정기(640)는
Figure 112008052185856-pat00144
개의 메시지,
Figure 112008052185856-pat00145
(630-1),
Figure 112008052185856-pat00146
(630-2),
Figure 112008052185856-pat00147
(630-3),
Figure 112008052185856-pat00148
(630-dv)대하여 미리 설정된 보정값
Figure 112008052185856-pat00149
를 뺄셈함으로써 보정한다. 상기
Figure 112008052185856-pat00198
는 시스템에서 미리 정해지게 되며, 본 발명은 일 예로 상수
Figure 112008052185856-pat00150
값을 뺄샘함으로써 보정이 이루어진다고 가정하기로 한다. 상기 보정기(640)는 보정된 값인
Figure 112008052185856-pat00151
(650-1),
Figure 112008052185856-pat00152
(650-2),
Figure 112008052185856-pat00153
(650-3) 내지
Figure 112008052185856-pat00154
(650-dv)를 출력한다. 또한 상기 변수 노드 처리기(660)는 상기 보정된 값인
Figure 112008052185856-pat00155
(650-1),
Figure 112008052185856-pat00156
(650-2),
Figure 112008052185856-pat00157
(650-3) 내지
Figure 112008052185856-pat00158
(650-dv)를 입력하고, 변수 연산을 수행한 후
Figure 112008052185856-pat00159
(670-1),
Figure 112008052185856-pat00160
(670-2),
Figure 112008052185856-pat00161
(670-3) 내지
Figure 112008052185856-pat00162
(670-dv)를 출력한다.
상기 도 6a 내지 도 6b에 대한 설명에 대해 일 예로,
Figure 112008052185856-pat00163
값이 4 이고, 입력 메시지의 크기가 각각
Figure 112008052185856-pat00164
= 5,
Figure 112008052185856-pat00165
= 9,
Figure 112008052185856-pat00166
= 3,
Figure 112008052185856-pat00167
=7 이라 가정하기로 한다. 종래에 최소합 알고리즘이 적용되었다면, 출력되는
Figure 112008052185856-pat00168
은
Figure 112008052185856-pat00169
= 9,
Figure 112008052185856-pat00170
= 3,
Figure 112008052185856-pat00171
=7 중에 최소값인 3이 된다. 그러나 본 발명에서 제안하는 방법으로 최소합 알고리즘이 적용되었다면,
Figure 112008052185856-pat00172
= 5,
Figure 112008052185856-pat00173
= 9,
Figure 112008052185856-pat00174
= 3,
Figure 112008052185856-pat00175
=7 중에 최소값인 3이 검출되고,
Figure 112008052185856-pat00176
값으로 4개 만큼 복사된
Figure 112008052185856-pat00177
=
Figure 112008052185856-pat00178
=
Figure 112008052185856-pat00179
=
Figure 112008052185856-pat00180
= 3 이 출력된다.
또한 변수 노드 n의 차수가
Figure 112007009173304-pat00181
=3 이라 가정하고, 보정기(640)로 입력되는 메시지가 각각 ,
Figure 112007009173304-pat00182
= 8,
Figure 112007009173304-pat00183
= 5,
Figure 112007009173304-pat00184
= 6 이라 가정하기로 한다. 이 때, 상기 보정기(640)에서 수행되는
Figure 112007009173304-pat00185
값을 2로 설정하였다면, 상기 보정기(640)의 출력값은
Figure 112007009173304-pat00186
= 6,
Figure 112007009173304-pat00187
= 3,
Figure 112007009173304-pat00188
= 4 이며, 상기 출력값은 변수 노드 처리기(660)로 입력된다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능함은 물론이 다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상기한 바와 같이, 본 발명은 통신 시스템에서 LDPC 부호를 복호함에 있어 검사 노드 연산에서 동일한 메시지를 각 변수 노드로 출력하고, 변수 노드에서 미리 설정된 값으로 보정하는 방안을 제안함으로써 복호기의 라우팅 복잡도를 줄일 수 있는 이점이 있다.

Claims (4)

  1. 통신 시스템에서 저밀도 패리티 검사(LDPC: Low Density Parity Check) 복호기의 신호 수신 방법에 있어서,
    검사노드 처리기는 dc 개의 입력 노드들 각각을 통해 dc개의 입력 메시지들을 입력하고, 상기 dc개의 입력 메시지들을 이용하여 1개의 출력 메시지를 생성하여 dc개의 출력 노드들 각각으로 출력하는 과정과,
    보정기는 dv개의 입력 노드들 각각을 통해 상기 dc개의 출력 노드들 각각에서 출력한 출력 메시지들을 입력하고, 상기 입력한 dc개의 출력 메시지들을 미리 설정되어 있는 보정 값을 사용하여 보정하여 출력하는 과정과,
    변수노드 처리기는 dv개의 입력 노드들 각각을 통해 상기 보정된 dc개의 출력 메시지들을 입력하는 과정을 포함하는 LDPC 복호기의 신호 수신 방법.
  2. 제1항에 있어서,
    상기 검사노드 처리기는 상기 dc개의 입력 메시지들 중에서 최소값을 가지는 입력 메시지를 상기 1개의 출력 메시지로 생성함을 특징으로 하는 LDPC 복호기의 신호 수신 방법.
  3. 통신 시스템에서 저밀도 패리티 검사(LDPC: Low Density Parity Check) 복호기 장치에 있어서,
    dc 개의 입력 노드들 각각을 통해 dc개의 입력 메시지들을 입력하고, 상기 dc개의 입력 메시지들을 이용하여 1개의 출력 메시지를 생성하여 dc개의 출력 노드들 각각으로 출력하는 검사노드 처리기와,
    dv개의 입력 노드들 각각을 통해 상기 dc개의 출력 노드들 각각에서 출력한 출력 메시지들을 입력하고, 상기 입력한 dc개의 출력 메시지들을 미리 설정되어 있는 보정 값을 사용하여 보정하여 출력하는 보정기와,
    dv개의 입력 노드들 각각을 통해 상기 보정된 dc개의 출력 메시지들을 입력하는 변수노드 처리기를 포함하는 LDPC 복호기 장치.
  4. 제3항에 있어서,
    상기 검사노드 처리기는 상기 dc개의 입력 메시지들 중에서 최소값을 가지는 입력 메시지를 상기 1개의 출력 메시지로 생성함을 특징으로 하는 LDPC 복호기 장치.
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