KR100968225B1 - Filter for counter using d flip-flop - Google Patents

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Abstract

본 발명은 디 플립플롭을 이용한 카운터용 필터에 관한 것으로서, 클럭신호에 동기되어, 필터링하고자 입력되는 펄스신호를 출력하는 제 1디 플립플롭과; 클럭신호에 동기되어, 상기 제 1디 플립플롭으로부터 입력되는 펄스신호를 필터링 처리하여 출력하는 제 2디 플립플롭을 포함하여 이루어지며, 입력되는 펄스신호를 상기 제 1디 플립플롭과 제 2디 플립플롭의 R 단자에 인가함으로써 필터링 처리를 위한 클럭신호 동기화에 따른 지연시간 없이 입력되는 펄스신호에 대하여 실시간 처리가 가능하도록 된 것을 특징으로 함으로써 필터링하고자 입력되는 펄스신호에 대하여 하드웨어적으로 필터링 처리하여 카운터내 CPU의 부하를 경감시킬 수 있는 잇점이 있다. The present invention relates to a counter filter using a de-flip, comprising: a first di-flip that outputs a pulse signal input to be filtered in synchronization with a clock signal; And a second di flip-flop for filtering and outputting a pulse signal input from the first di flip-flop in synchronization with a clock signal, wherein the input pulse signal is input to the first di flip-flop and the second di flip. By applying to the R terminal of the flop, it is possible to process in real time with respect to the input pulse signal without the delay time due to the clock signal synchronization for filtering processing, so that the hardware to filter the input pulse signal to be filtered counter There is an advantage to reduce the load on my CPU.

디 플립플롭, 카운터, 필터 D flip-flop, counter, filter

Description

디 플립플롭을 이용한 카운터용 필터{FILTER FOR COUNTER USING D FLIP-FLOP}Counter filter using de-flip flop {FILTER FOR COUNTER USING D FLIP-FLOP}

본 발명은 카운터용 필터에 관한 것으로서, 특히 2개의 디 플립플롭(D FLIP-FLOP)을 이용한 카운터용 필터에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a counter filter, and more particularly, to a counter filter using two de-flip flops (D FLIP-FLOP).

일반적으로, 카운터는 디지털 전기회로를 구현하는데 있어 제어대상의 상태를 인식하거나 각종 데이터를 처리하는데 가장 많이 사용되는 소자로서, 보통 기준클럭을 입력으로 받아 증가(UP) 또는 감소(DOWN)하는 방향으로 카운팅 출력을 내보내는 회로이다. In general, a counter is a device that is most used to recognize a state of a control object or to process various data in implementing a digital electric circuit. In general, a counter is provided in a direction of increasing (UP) or decreasing (DOWN) by receiving a reference clock as an input. This is a circuit to output the counting output.

그런데, 이러한 카운터에서 입력되는 펄스신호에 대하여 소프트웨어적으로 필터링 처리를 하게 되면 CPU에 많은 부하가 걸리게 되기 때문에 하드웨어적으로 필터링 처리를 해야 될 필요성이 있다. By the way, if the filtering process by the software for the pulse signal input from such a counter takes a lot of load on the CPU, it is necessary to perform the filtering process in hardware.

이에 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 카운터의 CPU 부하를 경감시킬 수 있도록 필터링하고자 입력되는 펄스신호에 대하여 하드웨어적으로 필터링 처리와 더불어 클럭신호 입력에 따른 지연시간 없이 실시간으로 처리할 수 있도록 된 디 플립플롭을 이용한 카운터용 필터를 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, and can be processed in real time without the delay time according to the clock signal input with the filtering processing to the pulse signal input to filter so as to reduce the CPU load of the counter. An object of the present invention is to provide a counter filter using a de-flop.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 디 플립플롭을 이용한 카운터용 필터는, 클럭신호에 동기되어, 필터링하고자 입력되는 펄스신호를 출력하는 제 1디 플립플롭과; 클럭신호에 동기되어, 상기 제 1디 플립플롭으로부터 입력되는 펄스신호를 필터링 처리하여 출력하는 제 2디 플립플롭을 포함하여 이루어지며, 입력되는 펄스신호를 상기 제 1디 플립플롭과 제 2디 플립플롭의 R 단자에 인가함으로써 필터링 처리를 위한 클럭신호 동기화에 따른 지연시간 없이 입력되는 펄스신호에 대하여 실시간 처리가 가능하도록 된 것을 특징으로 한다. In order to achieve the above object, a filter for a counter using a de-flop according to the present invention includes: a first de-flip that outputs a pulse signal input to be filtered in synchronization with a clock signal; And a second di flip-flop for filtering and outputting a pulse signal input from the first di flip-flop in synchronization with a clock signal, wherein the input pulse signal is input to the first di flip-flop and the second di flip. By applying to the R terminal of the flop is characterized in that the real-time processing is possible for the input pulse signal without a delay time due to the clock signal synchronization for filtering processing.

본 발명에 따른 디 플립플롭을 이용한 카운터용 필터는 필터링하고자 입력되는 펄스신호에 대하여 하드웨어적으로 클럭신호 입력에 따른 지연시간 없이 동기되어 실시간으로 필터링 처리함으로써 카운터내 CPU의 부하를 경감시킬 수 있는 잇점이 있다. The counter filter using the flip-flop according to the present invention can reduce the load of the CPU in the counter by filtering the pulse signal input to be filtered in real time without synchronization with the delay time according to the clock signal input. There is this.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1은 본 발명에 따른 디 플립플롭을 이용한 카운터용 필터의 블록도이다. 1 is a block diagram of a counter filter using a de-flip flop according to the present invention.

도 1에 도시한 바와 같이, 본 발명의 디 플립플롭을 이용한 카운터용 필터는 제 1디 플립플롭(110) 및 제 2디 플립플롭(120)을 포함하여 이루어진다. As shown in FIG. 1, the counter filter using the di flip-flop of the present invention includes a first di flip-flop 110 and a second di flip-flop 120.

상기 제 1디 플립플롭(110)은 외부에서 입력되는 클럭신호에 동기되어 외부에서 필터링하고자 입력되는 펄스신호를 출력한다. 즉, D 단자로 입력되는 릴레이 접점 펄스 또는 센서 펄스 등의 펄스신호가 클럭신호에 동기되어 Q 단자를 통해 출력되는 것이다. 이때, 상기 클럭신호의 주파수는 펄스신호 주파수의 4배가 입력된다. 따라서, 만약 20Hz까지만 주파수를 입력받고 그 이상은 입력받지 않을 경우에는 80Hz의 클럭신호를 입력해야 하는 것이다. The first di flip-flop 110 outputs a pulse signal input to filter from the outside in synchronization with a clock signal input from the outside. That is, pulse signals such as relay contact pulses or sensor pulses input to the D terminal are output through the Q terminal in synchronization with the clock signal. At this time, the frequency of the clock signal is input four times the frequency of the pulse signal. Therefore, if the frequency is input only up to 20Hz and no more than that, the clock signal of 80Hz should be input.

상기 제 2디 플립플롭(120)은 외부에서 입력되는 클럭신호에 동기되어 상기 제 1디 플립플롭(110)으로부터 입력되는 펄스신호를 출력한다. 즉, D 단자로 입력되는 펄스신호가 클럭신호에 동기되어 Q 단자를 통해 필터링 처리되어 출력되는 것이다.
그리고, 도 1에 도시한 바와 같이. 입력되는 펄스신호를 상기 제 1디 플립플롭(110)과 제 2디 플립플롭(120)의 R 단자에 인가함으로써 Q 단자를 통한 출력신호는 입력되는 클럭신호에 따른 지연시간 없이 하이레벨의 펄스신호가 입력되면 강제적으로 하이레벨이 출력된다. 즉, 저속의 펄스신호를 계수하는 경우, 저속의 클럭신호를 사용하게 됨으로써 클럭신호 입력에 따른 지연시간이 발생한다. 만약, 카운터가 클럭신호에 동기되어 입력되는 펄스신호의 상승에지에서 계수하도록 설정되어 있다면 입력되는 펄스신호가 하이레벨이 되어도 제 2디 플립플롭(120)의 Q 단자 출력은 즉시 하이레벨이 되지 못하고, 다음 클럭신호가 입력될 때까지 로우레벨을 유지함으로써 카운터는 입력되는 펄스신호에 동기되어 계수하지 못하고 다음 클럭신호가 입력될 때까지의 계수지연시간이 발생한다.
따라서, 본 발명의 디 플립플롭을 이용한 카운터용 필터에서는 클럭신호에 따른 지연시간에 관계없이 입력되는 펄스신호에 동기되어 실시간으로 계수하기 위하여 입력되는 펄스신호를 상기 제 1디 플립플롭(110)과 제 2디 플립플롭(120)의 R 단자에 인가함으로써 현재 Q 단자의 출력신호가 로우레벨 일지라도 R 단자에 하이레벨 신호가 입력되면 클럭신호에 관계없이 Q 단자에서의 출력신호가 강제적으로 하이레벨이 가능하도록 되어 있는 것이다.
본 발명의 카운터용 필터를 이용하여 펄스신호를 필터링하게 되면 입력되는 펄스신호에 대하여 필터링 효과와 더불어 실시간으로 펄스 입력 여부에 대하여 확인 가능하므로 신속하고 정확한 계수를 필요로 하는 카운터에 유용하게 적용할 수 있다. The second di flip-flop 120 outputs a pulse signal input from the first di flip-flop 110 in synchronization with a clock signal input from the outside. That is, the pulse signal input to the D terminal is filtered and output through the Q terminal in synchronization with the clock signal.
And as shown in FIG. By applying the input pulse signal to the R terminal of the first and second flip-flop 110 and 120, the output signal through the Q terminal is a high-level pulse signal without a delay time according to the input clock signal Is input, the high level is output forcibly. In other words, when counting a low speed pulse signal, a slow time clock signal is used, so a delay time is generated according to the clock signal input. If the counter is set to count at the rising edge of the input pulse signal in synchronization with the clock signal, the Q terminal output of the second di-flop flop 120 does not immediately go to the high level even if the input pulse signal becomes high level. By keeping the low level until the next clock signal is input, the counter fails to count in synchronization with the input pulse signal, and a counting delay time until the next clock signal is input.
Accordingly, in the counter filter using the de-flip flop according to the present invention, the pulse signal input to count in real time in synchronization with the input pulse signal irrespective of the delay time according to the clock signal is compared with the first di-flip flop 110. When the high level signal is input to the R terminal even though the output signal of the Q terminal is low level by being applied to the R terminal of the second di flip-flop 120, the output signal of the Q terminal is forced to have a high level regardless of the clock signal. It is supposed to be possible.
When the pulse signal is filtered using the counter filter of the present invention, it is possible to check whether the pulse is input in real time as well as the filtering effect on the input pulse signal, which can be usefully applied to a counter requiring a fast and accurate coefficient. have.

도 2는 본 발명에 따라 디 플립플롭을 이용한 카운터용 필터 적용시의 입력펄스와 출력펄스의 관계를 나타내는 타이밍도이다. 2 is a timing diagram showing a relationship between an input pulse and an output pulse when a counter filter is applied using a de-flip flop according to the present invention.

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도 2를 참조하여 본 발명의 디 플립플롭을 이용한 카운터용 필터의 작용예를 살펴보기로 한다. With reference to Figure 2 will be described the operation example of the counter filter using the flip-flop of the present invention.

먼저, 외부로부터 필터링하고자 하는 펄스신호 및 펄스신호의 4배 주파수인 클럭신호가 제 1디 플립플롭(110)으로 입력되면 제 1디 플립플롭(110)의 Q 단자를 통해 클럭신호에 동기되어 펄스신호가 출력된다. 즉, 클럭신호의 하강 에지시 펄스신호가 출력되게 되는 것이다. 그리고, 제 1디 플립플롭(110)으로부터 제 2디 플립플롭(120)으로 펄스신호가 입력되면 제 2디 플립플롭(120)의 Q 단자를 통해 클럭신호에 동기되어 펄스신호가 출력되게 된다. 즉, 펄스신호의 4배 주파수인 클럭신호가 입력되기 때문에 클럭신호의 3번째 하강 에지시 필터링된 펄스신호가 출력되게 되는 것이다.
또한, 입력되는 펄스신호를 상기 제 1디 플립플롭(110)과 제 2디 플립플롭(120)의 R 단자에 인가함으로써 Q 단자를 통한 출력신호는 입력되는 클럭신호에 관계없이 입력되는 펄스신호가 하이레벨이 되면 Q 단자의 출력신호는 강제적으로 하이레벨이 되므로 클럭신호 입력에 따른 지연시간 없이 입력되는 펄스신호를 실시간으로 처리할 수가 있다. First, when a pulse signal to be filtered from the outside and a clock signal having a frequency four times the pulse signal are input to the first di flip-flop 110, the pulse signal is synchronized with the clock signal through the Q terminal of the first di flip-flop 110. The signal is output. That is, the pulse signal is output at the falling edge of the clock signal. When the pulse signal is input from the first di flip-flop 110 to the second di flip-flop 120, the pulse signal is output in synchronization with the clock signal through the Q terminal of the second di flip-flop 120. That is, since the clock signal that is four times the frequency of the pulse signal is input, the filtered pulse signal is output at the third falling edge of the clock signal.
In addition, by applying the input pulse signal to the R terminal of the first di flip-flop 110 and the second di flip-flop 120, the output signal through the Q terminal is the input pulse signal irrespective of the input clock signal When the high level is reached, the output signal of the Q terminal is forced to the high level, so that the pulse signal input without the delay time according to the clock signal input can be processed in real time.

한편, 본 발명에 따른 디 플립플롭을 이용한 카운터용 필터를 한정된 실시예에 따라 설명하였지만, 본 발명의 범위는 특정 실시예에 한정되는 것은 아니며, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다. On the other hand, while the counter filter using a de-flip flop according to the present invention has been described according to a limited embodiment, the scope of the present invention is not limited to a specific embodiment, it will be apparent to those skilled in the art in connection with the present invention. Various alternatives, modifications, and changes can be made within the scope of this.

도 1은 본 발명에 따른 디 플립플롭을 이용한 카운터용 필터의 블록도. 1 is a block diagram of a counter filter using a de-flip flop according to the present invention.

도 2는 본 발명에 따라 디 플립플롭을 이용한 카운터용 필터 적용시의 입력펄스와 출력펄스의 관계를 나타내는 타이밍도. 2 is a timing diagram showing the relationship between an input pulse and an output pulse when a counter filter is applied using a de-flip flop according to the present invention.

*도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

110 : 제 1디 플립플롭 120 : 제 2디 플립플롭110: first di flip-flop 120: second di flip-flop

Claims (1)

클럭신호에 동기되어, 필터링하고자 입력되는 펄스신호를 출력하는 제 1디 플립플롭(110)과; A first di flip-flop 110 which is synchronized with a clock signal and outputs a pulse signal input to be filtered; 클럭신호에 동기되어, 상기 제 1디 플립플롭(110)으로부터 입력되는 펄스신호를 필터링 처리하여 출력하는 제 2디 플립플롭(120)을 포함하여 이루어지며, And a second di flip-flop 120 for filtering and outputting a pulse signal input from the first di flip-flop 110 in synchronization with a clock signal. 입력되는 펄스신호를 상기 제 1디 플립플롭(110)과 제 2디 플립플롭(120)의 R 단자에 인가함으로써 필터링 처리를 위한 클럭신호 동기화에 따른 지연시간 없이 입력되는 펄스신호에 대하여 실시간 처리가 가능하도록 된 것을 특징으로 하는 디 플립플롭을 이용한 카운터용 필터. By applying the input pulse signal to the R terminals of the first di flip-flop 110 and the second di flip-flop 120, real-time processing is performed on the input pulse signal without delay time due to clock signal synchronization for filtering processing. Counter filter using a de-flop, characterized in that enabled.
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