KR100961723B1

KR100961723B1 - Device for XOR magneto-logic circuit using STT-MTJ

Info

Publication number: KR100961723B1
Application number: KR1020080014343A
Authority: KR
Inventors: 신형순; 이승연; 이현주; 이감영
Original assignee: 이화여자대학교 산학협력단
Priority date: 2008-02-18
Filing date: 2008-02-18
Publication date: 2010-06-10
Also published as: WO2009104851A1; KR20090089028A

Abstract

본 발명은 초기화 과정이 필요없는, 스핀 토크 변환을 이용한 자기터널접합 소자를 사용한 XOR 논리 연산장치에 관한 것으로,The present invention relates to an XOR logic operation apparatus using a magnetic tunnel junction element using spin torque conversion, which does not require an initialization process.

전류가 도통하도록 구비된 상부 전극 및 하부 전극과, 상기 상부 전극과 하부 전극 사이의 전기적 절연을 위한 절연층과, 상기 절연층의 상부면에 형성된 자유층 및 상기 절연층의 하부면에 형성된 고정층으로 구성된 자기터널접합 소자; 및, 상기 상부 전극과 하부 전극 사이를 통과하는 전류의 흐름을 제어하고, 입력된 논리레벨에 따라 상기 자유층의 자화 방향을 변경하는 전류 제어회로로 구성되는 2개의 자기 메모리 셀이 병렬로 연결되며, 상기 2개의 자기 메모리 셀 각각의 일단에 연결된 감지 증폭기를 포함하는 것을 특징으로 한다.An upper layer and a lower electrode provided to conduct current, an insulating layer for electrical insulation between the upper electrode and the lower electrode, a free layer formed on the upper surface of the insulating layer and a fixed layer formed on the lower surface of the insulating layer. A magnetic tunnel junction element configured; And two magnetic memory cells configured to control a flow of current passing between the upper electrode and the lower electrode, and a current control circuit for changing the magnetization direction of the free layer according to an input logic level. And a sense amplifier connected to one end of each of the two magnetic memory cells.

STT, MJT, XOR STT, MJT, XOR

Description

KOR logic device using magnetic tunnel junction device using spin torque conversion {Device for XOR magneto-logic circuit using STT-MTJ}

본 발명은 XOR 논리 연산장치에 관한 것으로, 보다 상세하게는 초기화 과정이 필요없는 스핀 토크 변환을 이용한 자기터널접합 소자를 사용한 XOR 논리 연산장치에 관한 것이다.The present invention relates to an XOR logic operation apparatus, and more particularly, to an XOR logic operation apparatus using a magnetic tunnel junction element using spin torque conversion that does not require an initialization process.

일반적으로, 자기터널접합(Magnetic Tunneling Junction; MTJ) 소자를 이용한 논리 회로는 입력단에 같은 전류가 흐르는 경우에는 자유층(Free Magnetic Layer)의 자화 방향이 변하고, 전류의 방향이 서로 다른 경우에는 자유층의 자화방향은 변하지 않기 때문에, 각 전류가 만들어낸 합성 자장에 의하여 교차한 셀 내의 자유층의 자성 스핀을 원하는 방향으로 배열시킬 수 있고, 고정층(Pinned Magnetic Layer)의 자화방향은 고정되어 있으므로, 두개의 자성층의 자화 방향을 평행 또는 반평행의 두가지를 구현함으로써, '1'과 '0'의 논리 레벨인 디지털 신호를 기록할 수 있다.In general, a logic circuit using a magnetic tunnel junction junction (MTJ) element changes the magnetization direction of the free magnetic layer when the same current flows through the input terminal, and free layer when the current directions are different. Since the magnetization direction of does not change, the magnetic spin of the free layer in the intersected cell can be arranged in the desired direction by the synthetic magnetic field generated by each current, and the magnetization direction of the pinned magnetic layer is fixed, so By implementing the magnetization direction of the magnetic layer of the parallel or anti-parallel, it is possible to record a digital signal that is a logic level of '1' and '0'.

그리고, 상기 '1'과 '0'의 논리 레벨인 디지털 신호를 읽을 때에는 자기터널 접합 소자의 TMR(Tunnelling Magneto-Resistance)를 이용하는데, 자기터널접합 소자에 감지전압이 가해질 때, 전자 캐리어는 상기 자기 물질층들 사이의 비자기성, 비도전성 터널층을 통하여 터널링함으로써, 상기 자기물질층을 통과하고, 상기 감지전류에 대한 저항은 상기 자기물질층 쌍의 자기벡터가 서로 같은 방향으로 평행일 때 최소가 되어 절연층을 터널하는 전자의 컨덕턴스가 두개의 자성층의 상대적인 자화방향에 따른 저항을 측정할 수 있다.In addition, when reading a digital signal having a logic level of '1' and '0', Tunnelling Magneto-Resistance (TMR) of a magnetic tunnel junction element is used. When a sensing voltage is applied to the magnetic tunnel junction element, the electron carrier is By tunneling through a nonmagnetic, non-conductive tunnel layer between magnetic material layers, the magnetic material layer passes through and the resistance to the sensing current is minimal when the magnetic vectors of the pair of magnetic material layers are parallel to each other in the same direction. The conductance of electrons tunneling through the insulating layer can be used to measure the resistance along the relative magnetization direction of the two magnetic layers.

한편, XOR 논리 연산장치는 배타적 논리합 회로로써, 입력된 2개의 값 중 1개만 참일 때 참이 되는 논리 연산장치인데, 이러한 XOR 논리 연산장치는 상기 자기터널접합 소자를 이용하여 구현할 수 있다.Meanwhile, the XOR logic unit is an exclusive OR circuit, which is true when only one of the two input values is true. The XOR logic unit may be implemented using the magnetic tunnel junction element.

도 1에 종래 기술에 따른, 자기터널접합 소자를 이용한 XOR 논리 연산장치가 도시되어 있다.(J. of Applied Physics, vol. 97, p.10D509, 2005 참조)In Fig. 1, an XOR logic computing device using a magnetic tunnel junction element according to the prior art is shown (see J. of Applied Physics, vol. 97, p. 10D509, 2005).

도 1을 참조하면, 종래 기술에 따른 자기터널접합 소자를 이용한 XOR 논리 연산장치는, 전류가 도통하도록 구비되는 상부전극(2) 및 하부전극(3)과, 상기 상부전극과 하부전극 간에 증착되는 자성강층인 고정층(4) 및 자유층(6)과, 상기 고정층 및 자유층 간을 절연하며, 그 사이에 증착되는 절연층(5)으로 구성된 자기터널접합 소자와, 상기 상부전극(2) 위에 위치하여 자기터널접합 소자의 고정층(4) 및 자유층(5)의 자화를 위하여 전류를 입력하는 2개의 입력층(7, 8)을 포함하여 상기 입력층(7, 8)에 입력된 전류 방향에 따라 XOR 논리 연산을 수행한다.Referring to FIG. 1, an XOR logic operation apparatus using a magnetic tunnel junction element according to the related art includes an upper electrode 2 and a lower electrode 3 provided with a current to conduct, and deposited between the upper electrode and the lower electrode. On the upper electrode 2 and the magnetic tunnel junction element comprising a fixed layer 4 and a free layer 6 which are magnetic steel layers, an insulating layer 5 which insulates between the fixed layer and the free layer and is deposited therebetween. A current direction input to the input layer (7, 8), including two input layers (7, 8) positioned to input current for magnetization of the fixed layer (4) and free layer (5) of the magnetic tunnel junction element Performs XOR logical operation accordingly.

상기 각 입력층(7, 8)에 흐르는 전류의 방향이 도 1에 도시된 바와 같이 -I인 경우(도 1에 도시된 입력층의 앞부분에서 뒷부분으로 향하는 방향, 왼쪽 화살표), 논리 레벨을 '0', +I인 경우(오른쪽 화살표) 논리 레벨을 '1'로 정의한다. 상기 각 입력층에 흐르는 전류의 방향이 같은 경우에는 상기 자유층(6)의 자화방향이 변하며, 상기 각 입력층에 흐르는 전류의 방향이 다른 경우에는 상기 자유층(6)의 자화방향이 변하지 않는다.When the direction of the current flowing through each of the input layers 7 and 8 is -I as shown in FIG. 1 (the direction from the front to the rear of the input layer shown in FIG. 1, the left arrow), the logic level is' If 0 'or + I (right arrow), the logic level is defined as' 1'. The magnetization direction of the free layer 6 changes when the directions of currents flowing through the respective input layers are the same, and the magnetization direction of the free layer 6 does not change when the directions of currents flowing through the input layers are different. .

상기 하부전극(3)에 전류가 흐르지 않는 경우에는 상기 고정층(4)의 자화방향이 변하지 않는다. 상기 고정층(4)의 자화방향을 바꾸려면 상기 하부전극(3)에 전류 I가 흐르는 상태에서 상기 각 입력층(7, 8)에 흐르는 전류의 방향이 동일해야한다.When no current flows through the lower electrode 3, the magnetization direction of the pinned layer 4 does not change. In order to change the magnetization direction of the pinned layer 4, the direction of the current flowing through each of the input layers 7 and 8 while the current I flows in the lower electrode 3 must be the same.

도 2에는 종래 기술에 따른, 자기터널접합 소자를 이용한 XOR 논리 연산장치의 초기화 과정과 동작 과정이 도시되어 있다. 자기터널접합 소자의 동작은 초기화 과정(도 2(a)참조; 'SET')과 동작 과정(도 2(b)~(e)참조; 'Logic')으로 구분된다.2 illustrates an initialization process and an operation process of an XOR logic operation apparatus using a magnetic tunnel junction element according to the related art. The operation of the magnetic tunnel junction element is divided into an initialization process (see FIG. 2 (a); 'SET') and an operation process (see FIGS. 2 (b) to (e); 'Logic').

도 2의 (a)를 참조하면, 논리 연산장치 동작 전에 2단계의 초기화 과정을 통해 고정층(4)의 자화방향은 왼쪽으로 자유층(6)의 자화방향은 오른쪽으로 되도록 하여 높은 레벨의 저항값 R_H로 만든다.Referring to FIG. 2A, the magnetization direction of the pinned layer 4 is to the left and the magnetization direction of the free layer 6 is to the right through a two-step initialization process before the logic operation unit operates. Is made of R _H.

그 다음, 하부전극(3)에 전류 I를 인가한 상태에서 각각의 입력층(7, 8)에 -I(논리 레벨 0) 또는 +I(논리 레벨 1)를 도 2의 (b) 내지 도 2의 (d)에 도시된 바 와 같이 입력하면 자기터널접합 소자의 저항값이 도 2의 (b) 내지 도 2의 (d)에 도시된 바와 같이 결정된다.Next, -I (logical level 0) or + I (logical level 1) is applied to each of the input layers 7 and 8 while the current I is applied to the lower electrode 3 of FIGS. When input as shown in 2 (d), the resistance value of the magnetic tunnel junction element is determined as shown in FIGS. 2 (b) to 2 (d).

도 2의 (b) 내지 도 2의 (d)에 도시된 바와 같이, 각각의 입력층(7, 8)의 논리 레벨이 동일하면 저항값이 낮은 레벨의 저항값 R_L로 결정되고, 논리 레벨의 상이하면 초기화 상태와 같이 R_H로 결정된다.As shown in FIGS. 2B to 2D, when the logic levels of the respective input layers 7 and 8 are the same, the resistance value is determined as the resistance value R _L having a low level, and the logic level. If is different, R _H is determined as the initialization state.

상기 자기터널접합 소자의 저항값을 도 3에 도시된 바와 같은 감지 증폭기(sense amp)를 이용하여 R_L과 비교하면 하기 [표 1]에 기재된 바와 같이 XOR 논리 연산장치 소자로 동작하게 된다.When the resistance value of the magnetic tunnel junction element is compared with R _L using a sense amplifier as shown in FIG. 3, the magnetic tunnel junction element operates as an XOR logic arithmetic device element as shown in Table 1 below.

[표 1]TABLE 1

AA BB CC RR OUTOUT 00 00 II R_L R _L 00 00 1One II R_H R _H 1One 1One 00 II R_H R _H 1One 1One 1One II R_L R _L 00

이 때, 자기터널접합 소자의 저항값이 R_L일 때 감지 증폭기의 출력이 논리 레벨 '0'이 되기 위해선 감지 증폭기의 오프셋 전압(offset voltage)(V_OS)은At this time, when the resistance value of the magnetic tunnel junction element is R _L , the offset voltage (V _OS ) of the sense amplifier is decreased so that the output of the sense amplifier becomes a logic level '0'.

-I_SENS * △R ＜ V_OS ＜ 0 (△R = R_H - R_L)-I _SENS * ΔR <V _OS <0 (ΔR = R _H -R _L )

를 만족하여야 한다.Must satisfy

상기와 같은 종래기술에 따른 자기터널접합 소자를 이용한 XOR 논리 연산장치는 동작 후에 항상 자기터널접합 소자의 자유층과 고정층의 자화방향을 각각 다시 초기화해야 하는 단점이 있다.The XOR logic operation apparatus using the magnetic tunnel junction element according to the related art has a disadvantage in that the magnetization directions of the free layer and the pinned layer of the magnetic tunnel junction element are always reinitialized after the operation.

즉, 도 2의 (a) 내지 (e)에 도시된 바와 같이, 입력층(7, 8)의 논리 레벨에 의해 자유층과 고정층의 자화방향이 변화하므로 다음 논리 연산을 위해 다시 자화방향을 환원하여 초기화하는 2단계의 초기화 과정이 필요하다. 이로 인해, XOR 논리 연산장치의 동작 속도가 감소하는 문제점이 있다.That is, as shown in (a) to (e) of FIG. 2, the magnetization directions of the free layer and the fixed layer are changed by the logic levels of the input layers 7 and 8, so that the magnetization directions are reduced again for the next logical operation. There is a two-step initialization process. For this reason, there is a problem that the operating speed of the XOR logic computing device is reduced.

본 발명은 전술한 바와 같은 종래기술의 XOR 논리 연산장치의 동작 속도가 감소하는 문제점을 해결하기 위해, 초기화 과정이 필요없는 XOR 논리 연산장치를 제공하는 것을 그 목적으로 한다.An object of the present invention is to provide an XOR logic operation unit that does not require an initialization process in order to solve the problem that the operation speed of the prior art XOR logic operation unit is reduced as described above.

상기와 같은 과제를 해결하기 위한 본 발명에 따른 자기터널접합 소자를 이용한 XOR 논리 연산장치는,XOR logic operation apparatus using a magnetic tunnel junction device according to the present invention for solving the above problems,

또한, 상기 고정층의 자화 방향은 고정된 것을 특징으로 한다.In addition, the magnetization direction of the pinned layer is characterized in that the fixed.

또한, 상기 전류 제어회로의 게이트에 입력되는 신호를 변화시켜 논리 레벨을 형성시키는 것을 특징으로 한다.In addition, a logic level is formed by changing a signal input to the gate of the current control circuit.

또한, 상기 자기터널접합 소자에 인가된 전류가 상기 상부 전극에서 하부 전극으로 흐르는 경우에는 상기 자유층의 자화 방향이 상기 고정층의 자화 방향과 동일한 것을 특징으로 한다.In addition, when the current applied to the magnetic tunnel junction element flows from the upper electrode to the lower electrode, the magnetization direction of the free layer is the same as the magnetization direction of the fixed layer.

또한, 상기 자유층과 상기 고정층의 자화 방향이 동일한 경우에는 상기 자기터널접합 소자의 자기 저항이 '0'의 논리 레벨을 가지는 것을 특징으로 한다.In addition, when the magnetization directions of the free layer and the pinned layer are the same, the magnetic resistance of the magnetic tunnel junction element has a logic level of '0'.

또한, 상기 자기터널접합 소자에 인가된 전류가 상기 하부 전극에서 상부 전극으로 흐르는 경우에는 상기 자유층의 자화 방향이 상기 고정층의 자화 방향과 반대인 것을 특징으로 한다.In addition, when the current applied to the magnetic tunnel junction element flows from the lower electrode to the upper electrode, the magnetization direction of the free layer is opposite to the magnetization direction of the fixed layer.

또한, 상기 자유층 및 고정층의 자화 방향이 반대인 경우에는 자기터널접합 소자의 저항이 '1'의 논리 레벨을 가지는 것을 특징으로 한다.In addition, when the magnetization directions of the free layer and the pinned layer are opposite to each other, the resistance of the magnetic tunnel junction element has a logic level of '1'.

또한, 상기 전류 제어회로는, 상기 상부 전극과 소스단이 연결되는 제1 전류 구동부; 상기 제1 전류 구동부와 드레인단이 서로 연결되는 제2 전류 구동부; 상기 하부 전극과 드레인단이 연결되는 제3 전류 구동부; 상기 제3 전류 구동부와 소스단이 서로 연결되는 제4 전류 구동부를 포함하여 구성되는 것을 특징으로 한다.The current control circuit may include a first current driver connected to the upper electrode and the source terminal; A second current driver connected to the first current driver and a drain terminal; A third current driver connected to the lower electrode and the drain terminal; And a fourth current driver in which the third current driver and the source terminal are connected to each other.

이때, 상기 제1 내지 제4 전류 구동부는 병렬로 연결된 3개의 MOSFET을 포함하는 것이 바람직하다. 또한 이때, 상기 제1 전류 구동부의 소스단과 제4 전류 구동부의 드레인단이 연결되고, 상기 제2 전류 구동부의 소스단과 제3 전류 구동부의 드레인단이 연결된 것이 바람직하다.In this case, the first to fourth current driver preferably includes three MOSFETs connected in parallel. In this case, the source terminal of the first current driver and the drain terminal of the fourth current driver may be connected, and the source terminal of the second current driver and the drain terminal of the third current driver may be connected to each other.

또한, 상기 전류 제어회로는, 상기 제1 전류 구동부와 제2 전류 구동부가 연결되는 노드에 일단이 연결되는 제1 인에이블 MOSFET; 상기 제3 전류 구동부와 제4 전류 구동부가 연결되는 노드에 일단이 연결되는 제2 인에이블 MOSFET을 더 포함할 수 있다.The current control circuit may include a first enable MOSFET having one end connected to a node to which the first current driver and the second current driver are connected; The display device may further include a second enable MOSFET having one end connected to a node to which the third current driver and the fourth current driver are connected.

또한, 상기 전류 제어회로에서 상기 제1 내지 제4 전류 구동부는, 제1 논리 입력 신호가 게이트에 인가되는 제1 MOSFET; 제2 논리 입력 신호가 게이트에 인가되는 제2 MOSFET; 제3 논리 입력 신호가 게이트에 인가되는 제3 MOSFET을 포함한다. 이때, 상기 제1 전류 구동부를 구성하는 MOSFET의 각 게이트에 인가되는 신호와 제3 전류 구동부를 구성하는 MOSFET의 각 게이트에 인가되는 신호는 동일하고, 제2 전류 구동부를 구성하는 MOSFET의 각 게이트에 인가되는 신호와 제4 전류 구동부를 구성하는 MOSFET의 각 게이트에 인가되는 신호는 동일하되, 제1 전류 구동부와 제2 전류 구동부에 인가되는 신호는 서로 인버팅된다.The first to fourth current drivers in the current control circuit may include: a first MOSFET to which a first logic input signal is applied to a gate; A second MOSFET to which a second logic input signal is applied to a gate; The third logic input signal includes a third MOSFET that is applied to the gate. At this time, a signal applied to each gate of the MOSFET constituting the first current driver and a signal applied to each gate of the MOSFET constituting the third current driver are the same, and to each gate of the MOSFET constituting the second current driver. The signal applied to each gate of the MOSFET constituting the fourth current driver is the same, but the signals applied to the first current driver and the second current driver are inverted.

상기 감지 증폭기는 상기 2 개의 자기 메모리 셀에 있는 자기터널접합 소자의 저항값을 비교하여, V₊ 단자에서 감지되는 저항값이 V_- 단자에서 감지되는 저항값보다 큰 경우, 상기 감지 증폭기의 출력값은 논리 레벨 '1'이 되고, V₊ 단자에서 감지되는 저항값이 V_- 단자에서 감지되는 저항값보다 작거나 같은 경우에는 상기 감지 증폭기의 출력값은 논리 레벨 '0'이 되는 것을 특징으로 한다.The sense amplifier compares the resistance of the magnetic tunnel junction element in the two magnetic memory cell, the resistance value detected from the V ₊ terminal V _- output value is larger than the resistance value detected on the terminals, the sense amplifier is logic level and the "1", the resistance value is detected by the terminal V ₊ V _- if less than or equal to the resistance value detected by the terminal, characterized in that the output value of the sense amplifier is at logic level "0".

상기한 바와 같은 본 발명에 따른 자기터널접합 소자를 이용한 XOR 논리 연산장치에 의하면,According to the XOR logic operation apparatus using the magnetic tunnel junction element according to the present invention as described above,

종래의 XOR 논리 연산장치와는 달리, 초기화 과정이 필요없으므로, XOR 논리 연산장치의 동작 속도가 향상되는 효과가 있다.Unlike the conventional XOR logic unit, since the initialization process is not necessary, the operation speed of the XOR logic unit is improved.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; First, it should be noted that the same components or parts in the drawings represent the same reference numerals as much as possible. In describing the present invention, detailed descriptions of related well-known functions or configurations are omitted in order not to obscure the gist of the present invention.

도 4는 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기터널접합 소자를 도시한 도이고, 도 5는 자기터널접합 소자와 전류 제어회로로 구성되며 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기 메모리 셀을 도시한 회로도이며, 도 6은 도 5의 자기 메모리 셀의 동작에 따른 자기터널접합 소자의 전류 방향 및 자화 방향을 개략적으로 도시한 도이며, 도 7은 도 5의 자기 메모리 셀을 개념적으로 도시한 도이며, 도 8은 본 발명에 따른 XOR 논리 연산장치를 개념적으로 도시한 도이다.4 is a diagram illustrating a magnetic tunnel junction element used in the XOR logic operation apparatus according to the present invention, and FIG. 5 is a magnetic tunnel junction element and a current control circuit, and the magnetic tunnel junction element used in the XOR logic operation apparatus according to the present invention. 6 is a circuit diagram illustrating a memory cell, and FIG. 6 schematically illustrates a current direction and a magnetization direction of a magnetic tunnel junction element according to the operation of the magnetic memory cell of FIG. 5, and FIG. 7 conceptually illustrates the magnetic memory cell of FIG. 5. 8 is a diagram conceptually illustrating an XOR logic computing device according to the present invention.

본 발명에 따른 XOR 논리 연산장치는, 도 8에 도시된 바와 같이, 2개의 자기 메모리 셀(100, 200)이 병렬로 연결되며, 상기 2개의 자기 메모리 셀 각각의 일단에 연결된 감지 증폭기(300)를 포함한다. 상기 2개의 자기 메모리 셀(100, 200) 각각은 자기터널접합 소자(10)(도 4 참조)와 전류 제어회로(50)(도 5 참조)로 구성된다.As shown in FIG. 8, in the XOR logic operation apparatus according to the present invention, two magnetic memory cells 100 and 200 are connected in parallel, and a sense amplifier 300 connected to one end of each of the two magnetic memory cells. It includes. Each of the two magnetic memory cells 100 and 200 includes a magnetic tunnel junction element 10 (see FIG. 4) and a current control circuit 50 (see FIG. 5).

먼저, 본 발명에 따른 XOR 논리 연산장치를 설명하기 전에 도 4 내지 도 6을 참조하여 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기터널접합 소자와 이를 포함하여 구성되는 자기 메모리 셀을 설명한다.First, before describing the XOR logic operation apparatus according to the present invention, a magnetic tunnel junction element used in the XOR logic operation apparatus according to the present invention and a magnetic memory cell including the same will be described with reference to FIGS. 4 to 6.

도 4에 도시된 바와 같이, 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기터널접합 소자(10)는, 전류가 도통하도록 구비된 상부전극(Top Electrode, 11) 및 하부전극(Bottom Electrode, 13)과, 상기 상부전극과 하부전극 사이의 전기적 절연을 위한 절연층(19)과, 상기 절연층의 상부면 및 하부면에 각각 형성된 자유 층(17) 및 고정층(15)으로 구성된다.As shown in FIG. 4, the magnetic tunnel junction element 10 used in the XOR logic computing device according to the present invention includes a top electrode 11 and a bottom electrode 13 provided to conduct current. ), An insulating layer 19 for electrical insulation between the upper electrode and the lower electrode, and a free layer 17 and a pinned layer 15 formed on the upper and lower surfaces of the insulating layer, respectively.

그리고, 상기 고정층(15)의 자화방향은 오른쪽 방향으로 고정되고, 후술하는 전류 제어회로(50)(도 5 참조)로 인하여 인가되는 전류의 방향과는 무관하게 계속적으로 오른쪽 방향으로 유지된다.The magnetization direction of the fixed layer 15 is fixed in the right direction, and is continuously maintained in the right direction regardless of the direction of the current applied due to the current control circuit 50 (see FIG. 5) described later.

여기서, 자기터널접합 소자(10)는 자기 저항식 랜덤 엑세스 메모리(MRAM: Magneto - resistance Random Access Memory)를 구성하는 구성 요소로서, 전기도체의 저항이 주변 자기장에 따라 변화하는 자기저항효과(Magneto - resistance Effect)를 이용하여 데이터 및 정보를 저장한다.Here, the magnetic tunnel junction element 10 constitutes a magneto-resistive random access memory (MRAM), and the magnetoresistance effect of changing the resistance of the electric conductor according to the surrounding magnetic field is described. resistance effect) to store data and information.

이때, 자기저항효과(磁氣抵抗效果, Magnetoresistance Effect)는 자기장에 의하여 물질의 전기 저항이 변하는 현상으로서, 금속이나 반도체에 자기장을 걸어주면 전기 저항이 증가하고, 전기 저항의 증가량은 약한 전기장에 대해서는 자기장 세기의 제곱에 비례하는 현상이며, 자기장의 방향에 대하여 전류의 방향이 수직인 경우를 가로 효과라 하는데, 강자성체에서는 자발자화로 방향의 변화에 따라 저항의 변화가 생긴다.In this case, the magnetoresistance effect is a phenomenon in which the electrical resistance of a material is changed by a magnetic field. When a magnetic field is applied to a metal or a semiconductor, the electrical resistance increases, and the increase in the electrical resistance is weak for an electric field. It is a phenomenon that is proportional to the square of the magnetic field strength, and the case where the direction of the current is perpendicular to the direction of the magnetic field is called a lateral effect. In a ferromagnetic material, a change in resistance occurs due to spontaneous magnetization.

이에 따라, 자기터널접합 소자(10)에서는 전류 제어회로(50)(도 5 참조)가 전류를 세로 방향으로 인가시켜 자유층(17)의 자화 방향을 제어하고, 변화된 자화 방향으로 자기터널접합 소자(10)의 자기 저항이 변하며, 이를 이용하여 메모리에 데이터를 기록하거나 또는 논리 회로를 구현할 수 있게 된다.Accordingly, in the magnetic tunnel junction element 10, the current control circuit 50 (see FIG. 5) applies current in the vertical direction to control the magnetization direction of the free layer 17, and the magnetic tunnel junction element in the changed magnetization direction. The magnetoresistance of (10) changes, and it can be used to write data to a memory or to implement a logic circuit.

또한, 자유층(17)의 자화 방향은 전류의 방향에 따라 변경되는데, 전류 제어회로(50)에서 인가시킨 전류의 방향이 자기터널접합 소자(10)의 상부 전극(11)에서 하부 전극(13) 방향인 경우에는 자유층(17)의 자화 방향은 고정층(15)의 자화 방향과 동일한 방향으로 변경되고, 전류 제어회로(50)에서 인가시킨 전류의 방향이 자기터널접합 소자(10)의 하부 전극(13)에서 상부 전극(11) 방향인 경우에는 자유층(17)의 자화 방향은 고정층(15)과 반대 방향으로 변경된다.In addition, the magnetization direction of the free layer 17 is changed according to the direction of the current. The direction of the current applied by the current control circuit 50 is the lower electrode 13 of the upper electrode 11 of the magnetic tunnel junction element 10. Direction, the magnetization direction of the free layer 17 is changed to the same direction as the magnetization direction of the fixed layer 15, and the direction of the current applied by the current control circuit 50 is lower than the magnetic tunnel junction element 10. In the case of the electrode 13 in the upper electrode 11 direction, the magnetization direction of the free layer 17 is changed in a direction opposite to the pinned layer 15.

여기서, 자유층(17)과 고정층(15)의 자화 방향이 반대 방향으로 평행(Anti-Parallel)일 경우에 자기 저항이 최대가 되어 논리 레벨 '1' 을 출력할 수 있으며, 자유층(17)과 고정층(15)의 자화 방향이 동일 방향으로 평행(Parallel)일 때 최소가 되어 논리 레벨 '0'을 출력할 수 있다.Here, when the magnetization directions of the free layer 17 and the pinned layer 15 are anti-parallel in the opposite direction, the magnetoresistance is maximized to output a logic level '1', and the free layer 17 When the magnetization directions of the and pinned layers 15 are parallel in the same direction, the logic layer may be minimized to output a logic level '0'.

상기 고정층(15)의 자화 방향을 오른쪽으로 가정하면, 전류 제어회로(50)로부터 인가되는 전류의 방향이 상 - 하 방향인 경우에는, 자유층(17)의 자화 방향이 오른쪽으로 변경되고, 이에 따라 자유층(17) 및 고정층(15)의 자화 방향이 동일 방향으로 평행하며, 자기 저항이 최소가 되어 논리 레벨 '0' 이 된다.Assuming that the magnetization direction of the fixed layer 15 is to the right, when the direction of the current applied from the current control circuit 50 is in the up-down direction, the magnetization direction of the free layer 17 is changed to the right. Accordingly, the magnetization directions of the free layer 17 and the pinned layer 15 are parallel to each other in the same direction, and the magnetoresistance is minimized to a logic level '0'.

반대로, 전류 제어회로(50)로부터 인가되는 전류의 방향이 하 - 상 방향인 경우에는, 자유층(17)의 자화 방향이 왼쪽으로 변경되고, 이에 따라 자유층(17) 및 고정층(15)의 자화 방향이 반대 방향으로 평행하며, 자기 저항이 최대가 되어 논리 레벨 '1' 이 된다.On the contrary, in the case where the direction of the current applied from the current control circuit 50 is in the lower-up direction, the magnetization direction of the free layer 17 is changed to the left side, whereby the free layer 17 and the fixed layer 15 The magnetization directions are parallel in the opposite direction, and the magnetoresistance is maximum to the logic level '1'.

도 5는 자기터널접합 소자와 전류 제어회로로 구성되며 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기 메모리 셀을 도시한 회로도이다.FIG. 5 is a circuit diagram illustrating a magnetic memory cell including a magnetic tunnel junction element and a current control circuit and used in an XOR logic operation apparatus according to the present invention.

도 5에 도시된 바와 같이, 전류 제어회로(50)는 제1 전류 구동부(30a), 제2 전류 구동부(20a), 제3 전류 구동부(30b), 제4 전류 구동부(20b)와 제1 인에이블 MOSFET과, 제2 인에이블 MOSFET을 포함하여 이루어진다.As illustrated in FIG. 5, the current control circuit 50 may include a first current driver 30a, a second current driver 20a, a third current driver 30b, a fourth current driver 20b, and a first phosphorus. And an enable MOSFET and a second enable MOSFET.

여기서, 제1 전류 구동부(30a)는 제1 MOSFET(31a), 제2 MOSFET(33a), 제3 MOSFET(35a)을 포함하여 이루어지며, 상기 자기터널접합 소자(10)의 상부 전극(11) 및 상기 제4 전류 구동부(20b)에 일측단이 연결되고, 상기 제2 전류 구동부(20a)와 타측단이 연결된다.Here, the first current driver 30a includes a first MOSFET 31a, a second MOSFET 33a, and a third MOSFET 35a, and the upper electrode 11 of the magnetic tunnel junction element 10. One end is connected to the fourth current driver 20b, and the other end is connected to the second current driver 20a.

또한, 상기 제1 MOSFET(31a)과 제2 MOSFET(33a)과 제3 MOSFET(35a)은 NMOS 로 구비되는 것이 바람직하며, 각각 병렬로 연결되고, 각 MOSFET(31a, 33a, 35a)의 소스(Source)단이 상기 상부 전극(11) 및 상기 제4 전류 구동부(20b)와 연결된다.In addition, the first MOSFET 31a, the second MOSFET 33a, and the third MOSFET 35a are preferably provided as NMOS, and are connected in parallel, respectively, and the source of each MOSFET 31a, 33a, 35a ( Source) is connected to the upper electrode 11 and the fourth current driver 20b.

그리고, 제2 전류 구동부(20a)는 제1 MOSFET(21a), 제2 MOSFET(23a), 제3 MOSFET(25a)를 포함하여 이루어지며, 상기 제1 전류 구동부(30a)와 일측단이 연결되고, 제3 전류 구동부(30b)와 타측단이 연결된다.The second current driver 20a includes a first MOSFET 21a, a second MOSFET 23a, and a third MOSFET 25a, and one end of the second current driver 20a is connected to the first current driver 30a. The third current driver 30b and the other end are connected to each other.

이때, 상기 제1 MOSFET(21a)과 제2 MOSFET(23a)과 제3 MOSFET(25a)은 NMOS 로 구비되는 것이 바람직하며, 각각 병렬로 연결되고, 각 MOSFET(21a, 23a, 25a)의 소스(Source)단은 상기 제3 전류 구동부(30b)의 드레인(Drain)단과 연결되며, 각 MOSFET(21a, 23a, 25a)의 드레인(Drain)단은 상기 제1 전류 구동부(30a)의 각 MOSFET(31a, 33a, 35a)의 드레인(Drain)단과 연결된다.At this time, the first MOSFET 21a, the second MOSFET 23a, and the third MOSFET 25a are preferably provided as NMOS, and are connected in parallel, respectively, and the source of each MOSFET 21a, 23a, 25a ( A source terminal is connected to a drain terminal of the third current driver 30b, and a drain terminal of each of the MOSFETs 21a, 23a, and 25a is connected to each MOSFET 31a of the first current driver 30a. Are connected to the drain terminals 33a and 35a.

또한, 제3 전류 구동부(30b)는 제1 MOSFET(31b), 제2 MOSFET(33b), 제3 MOSFET(35b)을 포함하여 이루어지며, 제3 전류 구동부(30b)의 각 MOSFET(31b, 33b, 35b)의 드레인(Drain)단은 상기 자기터널접합 소자(10)의 하부 전극(13) 및 상기 제2 전류 구동부(20a)의 각 MOSFET(21a, 23a, 25a)의 소스(Source)단과 각각 연결된다.In addition, the third current driver 30b includes a first MOSFET 31b, a second MOSFET 33b, and a third MOSFET 35b, and each of the MOSFETs 31b and 33b of the third current driver 30b. , And the drain terminal of each of the drain electrodes 35b and the source terminal of each of the MOSFETs 21a, 23a, and 25a of the lower electrode 13 of the magnetic tunnel junction element 10 and the second current driver 20a, respectively. Connected.

또한, 제1 MOSFET(31b), 제2 MOSFET(33b), 제3 MOSFET(35b)은 NMOS 로 구비되는 것이 바람직하며, 각각 병렬로 연결되고, 각 MOSFET(31b, 33b, 35b)의 소스(Source)단의 일측이 제4 전류 구동부(20b)의 일단과 연결된다.In addition, the first MOSFET 31b, the second MOSFET 33b, and the third MOSFET 35b are preferably provided as NMOS, each connected in parallel, and a source of each of the MOSFETs 31b, 33b, and 35b. One end of the terminal is connected to one end of the fourth current driver 20b.

그리고, 제4 전류 구동부(20b)는 제1 MOSFET(21b), 제2 MOSFET(23b), 제3 MOSFET(25b)을 포함하여 이루어지며, 상기 각 MOSFET(21b, 23b, 25b)의 드레인(Drain)단은 상기 제1 전류 구동부(30a)의 각 MOSFET(31a, 33a, 35a)의 소스(Source)단과 연결되고, 각 MOSFET(21b, 23b, 25b)의 소스(Source)단은 상기 제3 전류 구동부(30b)의 각 MOSFET(31b, 33b, 35b)의 소스(Source)단과 연결된다.The fourth current driver 20b includes a first MOSFET 21b, a second MOSFET 23b, and a third MOSFET 25b, and drains of the respective MOSFETs 21b, 23b, and 25b. ) Terminal is connected to the source terminal of each MOSFET (31a, 33a, 35a) of the first current driver 30a, the source terminal of each MOSFET (21b, 23b, 25b) is the third current It is connected to the source terminal of each MOSFET 31b, 33b, 35b of the driver 30b.

또한, 상기 제2 전류 구동부(20a)와 제4 전류 구동부(20b)의 각 게이트(Gate)에는 정상 신호가 입력되고, 제1 전류 구동부(30a)와 제3 전류 구동부(30b)의 각 게이트(Gate)에는 상기 제2 전류 구동부(20a)와 제4 전류 구동부(20b)의 각 게이트(Gate)에 입력되는 신호가 인버팅(Inverting)된 반전 신호가 입력된다.In addition, a normal signal is input to each gate of the second current driver 20a and the fourth current driver 20b, and each gate of the first current driver 30a and the third current driver 30b is formed. The inverting signal obtained by inverting the signals input to the gates of the second current driver 20a and the fourth current driver 20b is input to the gate.

즉, 제1 MOSFET(21a, 21b)에 입력되는 제1 논리 입력 신호는 제1 MOSFET(31a, 31b)에는 인버팅되어 입력되는데, 예를 들어, 제1 MOSFET(21a, 21b)에 입력되는 제1 논리 입력 신호가 A 라면, 제1 MOSFET(31a, 31b)에 입력되는 제1 논리 입력 신호는

로 입력되는 것이다.That is, the first logic input signal input to the first MOSFETs 21a and 21b is inverted and input to the first MOSFETs 31a and 31b, for example, the first input to the first MOSFETs 21a and 21b. If the first logic input signal is A, the first logic input signal input to the first MOSFETs 31a and 31b is

Will be entered.

마찬가지로, 제2 MOSFET(23a, 23b)에 입력되는 제2 논리 입력 신호(B)는 제2 MOSFET(33a, 33b)에 입력되는 제2 논리 입력 신호(

)와 인버팅(Inverting)된 상태로 입력되고, 제3 MOSFET(25a, 25b)에 입력되는 제2 논리 입력 신호(C)는 제2 MOSFET(35a, 35b)에 입력되는 제2 논리 입력 신호(

)와 인버팅(Inverting)된 상태로 입력된다.Similarly, the second logic input signal B inputted to the second MOSFETs 23a and 23b is the second logic input signal inputted to the second MOSFETs 33a and 33b.

) Is inverted and the second logic input signal C inputted to the third MOSFETs 25a and 25b is the second logic input signal inputted to the second MOSFETs 35a and 35b.

) And is inverted.

또한, 제1 인에이블 MOSFET(43)은 상기 제1 전류 구동부(30a)의 각 MOSFET(31a, 33a, 35a)의 드레인과 제2 전류 구동부(20a)의 각 MOSFET(21a, 23a, 25a)의 드레인과 연결되는 노드 간에 연결되되, 제1 인에이블 MOSFET(43)의 소스단과 연결시킨다.In addition, the first enable MOSFET 43 may include drains of the respective MOSFETs 31a, 33a, and 35a of the first current driver 30a and the respective MOSFETs 21a, 23a, and 25a of the second current driver 20a. It is connected between the node connected to the drain, it is connected to the source terminal of the first enable MOSFET (43).

또한, 제2 인에이블 MOSFET(41)은 상기 제3 전류 구동부(30b)의 각 MOSFET(31b, 33b, 35b)의 소스와 제4 전류 구동부(20b)의 각 MOSFET(21b, 23b, 25b)의 소스가 연결되는 노드 간에 연결되되, 제2 인에이블 MOSFET(41)의 드레인단과 연결시킨다.In addition, the second enable MOSFET 41 may include a source of each of the MOSFETs 31b, 33b, and 35b of the third current driver 30b and each of the MOSFETs 21b, 23b, and 25b of the fourth current driver 20b. The source is connected between the nodes to be connected, but is connected to the drain terminal of the second enable MOSFET 41.

그 이유는, WE이 로직 레벨 ‘1’로 유지되는 쓰기 동작 구간에서만 상기 제1, 제2 인에이블 MOSFET(43, 41)을 통하여 전류가 흐르므로, 전류 구동회로(50)으로부터 자기 접합 소자 (10)에 전류가 공급되어 쓰기 동작을 수행토록 하기 위함이다.The reason is that current flows through the first and second enable MOSFETs 43 and 41 only in a write operation section in which WE is maintained at a logic level '1'. 10) is to supply current to perform write operation.

더불어, 제1 인에이블 MOSFET(43)과 제2 인에이블 MOSFET(41)의 게이트(Gate)에 인가되는 전압은 인버팅되어 신호가 입력되는데, 예를 들어 제2 인에이블 MOSFET(41)에 'WE'가 입력되면, 제1 인에이블 MOSFET(43)에는'

'가 입력된다. 즉, 제2 인에이블 MOSFET(41)에는 정상 신호가 입력되고, 제1 인에이블 MOSFET(43)에는 반전 신호가 입력되는 것이다.In addition, the voltages applied to the gates of the first enable MOSFET 43 and the second enable MOSFET 41 are inverted so that a signal is inputted. When WE 'is inputted, the first enable MOSFET 43 has'

'Is entered. That is, a normal signal is input to the second enable MOSFET 41 and an inverted signal is input to the first enable MOSFET 43.

또한, 제2 인에이블 MOSFET(41)를 제외한 본 발명의 XOR 논리 연산장치에서 사용되는 자기 메모리 셀(100)에 이용되는 모든 MOSFET은 NMOS로 구비되는 것이 바람직하고, 제1 인에이블 MOSFET(43)은 PMOS로 구비되는 것이 바람직하다.In addition, all the MOSFETs used in the magnetic memory cell 100 used in the XOR logic arithmetic unit of the present invention except for the second enable MOSFET 41 are preferably provided as NMOS, and the first enable MOSFET 43 Is preferably provided with PMOS.

여기서, MOSFET은 산화 절연층을 구비한 전계 효과 트랜지스터(FET: Field Effect Transistor)로서, 반도체 내에 있는 유출원 전도 채널과 산화 절연층에 의하여 게이트가 분리되어 있으며, 입력 전하량을 충전시키거나 또는 제거할 펄스 정도의 게이트 입력 전압을 요구한다.Here, the MOSFET is a field effect transistor (FET) having an oxide insulating layer, and the gate is separated by the source conduction channel and the oxide insulating layer in the semiconductor, and the input charge amount can be charged or removed. Requires a gate input voltage on the order of pulses.

따라서, 각 MOSFET의 게이트에 일정 전압이 인가되지 않는 경우, 드레인(Drain) - 소스(Source) 간의 전류가 도통할 수 없도록 이루어진다.Therefore, when a constant voltage is not applied to the gates of the respective MOSFETs, the current between the drain and the source cannot be conducted.

이하, 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기 메모리 셀의 구동 과정을 설명한다.Hereinafter, a driving process of the magnetic memory cell used in the XOR logic computing device according to the present invention will be described.

제2 인에이블 MOSFET(41) 및 제1 인에이블 MOSFET(43)이 드레인(Drain) - 소스(Source) 간 전류가 도통하도록 각 게이트(WE,

)에 일정 전압을 인가시키는데, 본 발명에 따른 자기 메모리 셀(100)에 쓰기 동작이 수행되는 쓰기 구간 동안에만 WE에 논리 레벨‘1’의 입력 신호를 인가한다.Each of the gates WE and the second enable MOSFET 41 and the first enable MOSFET 43 is configured to conduct current between the drain and the source.

The input voltage of logic level '1' is applied to the WE only during the write period in which the write operation is performed to the magnetic memory cell 100 according to the present invention.

그리고, 자기터널접합 소자(10)를 통하여 흐르는 전류의 방향이 상 - 하 방 향이면, 즉 상부 전극(11)에서 하부 전극(13)으로 흐르는 경우의 전류 방향을 -I로 정의하고, 자기터널접합 소자(10)를 통하여 흐르는 전류의 방향이 하 - 상 방향이면, 즉 하부 전극(13)에서 상부 전극(11)으로 흐르는 경우의 전류 방향을 +I로 정의한다.And, if the direction of the current flowing through the magnetic tunnel junction element 10 is up-down direction, that is, the current direction when flowing from the upper electrode 11 to the lower electrode 13 is defined as -I, magnetic tunnel If the direction of the current flowing through the junction element 10 is in the lower-up direction, that is, the current direction when flowing from the lower electrode 13 to the upper electrode 11 is defined as + I.

[표 2]TABLE 2

AA BB CC 전류electric current RR 00 00 00 -3I-3I R_L(0)R _L (0) 00 00 1One -I-I R_L(0)R _L (0) 00 1One 00 -I-I R_L(0)R _L (0) 1One 00 00 -I-I R_L(0)R _L (0) 00 1One 1One +I+ I R_H(1)R _H (1) 1One 00 1One +I+ I R_H(1)R _H (1) 1One 1One 00 +I+ I R_H(1)R _H (1) 1One 1One 1One +3I+ 3I R_H(1)R _H (1)

표 2에서 도시된 바와 같이, 각 제1 MOSFET(21a, 21b)에 인가되는 논리 입력 신호를 A라 하고, 각 제2 MOSFET(23a, 23b)에 인가되는 논리 입력 신호를 B라 하며, 제3 MOSFET(25a, 25b)에 인가되는 전류를 C라 하고, 상기 A, B, C 입력 신호에 따른 자기터널접합 소자(10)에 인가되는 전류를 '전류' 라고 하며, 상기 전류로 자화 방향이 제어되어 발생되는 자기 저항을 R이라 하면, 논리 회로 동작 과정은 다음과 같다.As shown in Table 2, a logic input signal applied to each of the first MOSFETs 21a and 21b is called A, a logic input signal applied to each of the second MOSFETs 23a and 23b is referred to as B, and a third The current applied to the MOSFETs 25a and 25b is referred to as C, and the current applied to the magnetic tunnel junction element 10 according to the A, B, and C input signals is referred to as 'current', and the magnetization direction is controlled by the current. If the generated magnetic resistance is R, the logic circuit operation process is as follows.

표 2의 1행은 도 6의 (가)의 경우이고, A 에 '0', B 에 '0', C 에 '0'을 입력한 경우의 동작 과정은 다음과 같다.The first row of Table 2 is the case of Fig. 6A, and the operation process when '0' is input to A, '0' is input to B and '0' is input to C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이트(A)에 논리 레벨 '0' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '0' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '0'이 입력된다.Here, the logic level '0' is input to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gate B of the second MOSFETs 23a and 23b is input. ), Logic level '0' is input, and logic level '0' is input to gate C of third MOSFETs 25a and 25b.

한편, 제1, 제3 전류 구동부(30a, 30b)의 제1 MOSFET(31a, 31b)의 게이트(

)에는 인버팅(Inverting)된 신호인 논리 레벨 '1' 이 입력되고, 제2 MOSFET(33a, 33b)의 게이트(

)에도 인버팅(Inverting)된 신호인 논리 레벨 '1' 이 입력되며, 제3 MOSFET(35a, 35b)의 게이트(

)에도 인버팅된 신호인 논리 레벨 '1'이 입력된다.Meanwhile, gates of the first MOSFETs 31a and 31b of the first and third

current drivers

30a and 30b (

) Is input the logic level '1' which is an inverted signal, and the gates of the second MOSFETs 33a and 33b (

) Is also input the logic level '1' which is an inverted signal, and the gates of the

third MOSFETs

35a and 35b (

) Is also input the logic level '1' which is an inverted signal.

즉, 제1 전류 구동부(30a)의 제1, 제2, 제3 MOSFET(31a, 33a, 35a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 제1, 제2, 제3 MOSFET(31a, 33a, 35a)의 드레인 - 소스 간 전류가 흐를 수 있도록 작동된다.That is, a voltage corresponding to logic level '1' is applied to the gates of the first, second, and third MOSFETs 31a, 33a, and 35a of the first current driver 30a, so that the first, second, and third MOSFETs are applied. The drain-source currents of (31a, 33a, 35a) are operated to flow.

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제1 전류 구동부(30a)의 제1, 제2, 제3 MOSFET(31a, 33a, 35a)의 소스(Source)단에서 전류 I 가 각각 출력되는데, 병렬로 연결되어 있으므로, 3 * I 의 전류가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, the current I is applied at the source terminals of the first, second, and third MOSFETs 31a, 33a, and 35a of the first current driver 30a. Each output is connected in parallel, so a current of 3 * I is output.

그리고, 제1 전류 구동부(30a)의 제1, 제2, 제3 MOSFET(31a, 33a, 35a)의 소스(Source)단은 상기 자기터널접합 소자(10)의 상부 전극(11)과 연결되므로, 전류 I 는 상 - 하 방향으로 인가된다.The source terminals of the first, second, and third MOSFETs 31a, 33a, and 35a of the first current driver 30a are connected to the upper electrode 11 of the magnetic tunnel junction element 10. , Current I is applied in the up-down direction.

따라서, 상 - 하 방향으로 흐르는 전류를 - I 로 정의하고, 하 - 상 방향으 로 흐르는 전류를 + I 로 정의하였으므로, - 3 I 의 전류가 상기 자기터널접합 소자(10)로 인가되고, 자유층(17)의 자화 방향은 오른쪽으로 변경되며, 자유층(17)과 고정층(15)의 자화 방향이 동일 방향으로 평행하기 때문에, 자기터널접합 소자(10)의 자기 저항은 논리 레벨 로우(Low)인 '0' (R_L = 0)이 된다.Therefore, since the current flowing in the up-down direction is defined as -I and the current flowing in the down-up direction is defined as + I, a current of -3 I is applied to the magnetic tunnel junction element 10, and is free. The magnetization direction of the layer 17 is changed to the right, and since the magnetization directions of the free layer 17 and the pinned layer 15 are parallel in the same direction, the magnetoresistance of the magnetic tunnel junction element 10 is at a logic level low. ) Is '0' (R _L = 0).

표 2의 2행은 도 6의 (나)의 경우이고, A 에 '0', B 에 '0', C 에 '1'을 입력한 경우의 동작 과정은 다음과 같다.The second row of Table 2 is the case of (b) of FIG. 6, and the operation process when '0' is input to A, '0' is input to B, and '1' is input to C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이트(A)에 논리 레벨 '0' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '0' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '1'이 입력된다.Here, the logic level '0' is input to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gate B of the second MOSFETs 23a and 23b is input. ), Logic level '0' is input, and logic level '1' is input to gate C of third MOSFETs 25a and 25b.

)에도 인버팅된 신호인 논리 레벨 '0'이 입력된다.Meanwhile, gates of the first MOSFETs 31a and 31b of the first and third

current drivers

30a and 30b (

third MOSFETs

35a and 35b (

) Is also input a logic level '0' which is an inverted signal.

즉, 제2 전류 구동부(20a)의 제3 MOSFET(25a)의 게이트와, 제1 전류 구동부(30a)의 제1, 제2 MOSFET(31a, 33a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 드레인 - 소스 간 전류가 흐를 수 있다.That is, the logic level '1' corresponds to the gate of the third MOSFET 25a of the second current driver 20a and the gates of the first and second MOSFETs 31a and 33a of the first current driver 30a. A voltage can be applied to allow the drain-to-source current to flow.

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제2 전류 구동부(20a)의 제3 MOSFET(25a)의 소스단에서 전류 I 가 출력되고, 제1 전류 구동부(30a)의 제1, 제2 MOSFET(31a, 33a)의 소스(Source)단에서 전류 I 가 각각 출력되는데, 병렬로 연결되어 있으므로, 2 * I 의 전류가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, the current I is output from the source terminal of the third MOSFET 25a of the second current driver 20a, and the first of the first current driver 30a is output. The currents I are output from the source terminals of the second MOSFETs 31a and 33a, respectively, and because they are connected in parallel, a current of 2 * I is output.

그리고, 제2 전류 구동부(20a)의 제3 MOSFET(25a)의 소스단은 제3 전류 구동부(30b)의 드레인단과 연결되고, 제3 전류 구동부(30b)의 드레인단은 상기 자기터널접합 소자(10)의 하부 전극과 연결되므로, 전류 I 는 하 - 상 방향으로 인가되며, 제1 전류 구동부(30a)의 제1, 제2 MOSFET(31a, 33a)의 소스(Source)단은 상기 자기터널접합 소자(10)의 상부 전극(11)과 연결되므로, 전류 2 I 는 상 - 하 방향으로 인가된다.The source terminal of the third MOSFET 25a of the second current driver 20a is connected to the drain terminal of the third current driver 30b, and the drain terminal of the third current driver 30b is the magnetic tunnel junction element ( Since it is connected to the lower electrode of 10), the current I is applied in the lower-up direction, and the source terminal of the first and second MOSFETs 31a and 33a of the first current driver 30a is connected to the magnetic tunnel junction. Since it is connected to the upper electrode 11 of the element 10, the current 2 I is applied in the up-down direction.

따라서, 상 - 하 방향으로 흐르는 전류를 - I 로 정의하고, 하 - 상 방향으로 흐르는 전류를 + I 로 정의하였으므로, I + (- 2 I) = - I 의 전류가 상기 자기터널접합 소자(10)로 인가되고, 자유층(17)의 자화 방향은 오른쪽으로 변경되며, 자유층(17)과 고정층(15)의 자화 방향이 동일 방향으로 평행하기 때문에, 자기터널접합 소자(10)의 자기 저항은 논리 레벨 로우(Low)인 '0' (R_L = 0)이 된다.Therefore, since the current flowing in the up-down direction is defined as -I and the current flowing in the down-up direction is defined as + I, the current of I + (-2 I) =-I is the magnetic tunnel junction element 10. ), The magnetization direction of the free layer 17 is changed to the right side, and the magnetization resistance of the magnetic tunnel junction element 10 is parallel because the magnetization directions of the free layer 17 and the pinned layer 15 are parallel in the same direction. Becomes '0' (R _L = 0) which is a logic level low.

표 2의 3행은 도 6의 (다)의 경우이고, A 에 '0', B 에 '1', C 에 '0'을 입력한 경우의 동작 과정은 다음과 같다.The third row of Table 2 is the case of FIG. 6C, and the operation process when '0' is input to A, '1' is input to B, and '0' is input to C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이 트(A)에 논리 레벨 '0' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '1' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '0'이 입력된다.Here, the logic level '0' is inputted to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gates of the second MOSFETs 23a and 23b ( The logic level '1' is input to B), and the logic level '0' is input to the gate C of the third MOSFETs 25a and 25b.

)에도 인버팅(Inverting)된 신호인 논리 레벨 '0' 이 입력되며, 제3 MOSFET(35a, 35b)의 게이트(

current drivers

30a and 30b (

) Is also input the logic level '0' which is an inverted signal, and the gates of the

third MOSFETs

35a and 35b (

) Is also input the logic level '1' which is an inverted signal.

즉, 제2 전류 구동부(20a)의 제2 MOSFET(23a)의 게이트와, 제1 전류 구동부(30a)의 제1, 제3 MOSFET(31a, 35a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 드레인 - 소스 간 전류가 흐를 수 있다.That is, the logic level '1' corresponds to the gate of the second MOSFET 23a of the second current driver 20a and the gates of the first and third MOSFETs 31a and 35a of the first current driver 30a. A voltage can be applied to allow the drain-to-source current to flow.

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제2 전류 구동부(20a)의 제2 MOSFET(23a)의 소스단에서 전류 I 가 출력되고, 제1 전류 구동부(30a)의 제1, 제3 MOSFET(31a, 35a)의 소스(Source)단에서 전류 I 가 각각 출력되는데, 병렬로 연결되어 있으므로, 2 * I 의 전류가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, the current I is output from the source terminal of the second MOSFET 23a of the second current driver 20a, and the first of the first current driver 30a is output. The currents I are output from the source terminals of the third MOSFETs 31a and 35a, respectively, and because they are connected in parallel, a current of 2 * I is output.

그리고, 제2 전류 구동부(20a)의 제2 MOSFET(23a)의 소스단은 제3 전류 구동부(30b)의 드레인단과 연결되고, 제3 전류 구동부(30b)의 드레인단은 상기 자기터널접합 소자(10)의 하부 전극과 연결되므로, 전류 I 는 하 - 상 방향으로 인가되며, 제1 전류 구동부(30a)의 제1, 제3 MOSFET(31a, 35a)의 소스(Source)단은 상기 자기터널접합 소자(10)의 상부 전극(11)과 연결되므로, 전류 2 I 는 상 - 하 방향으로 인가된다.The source terminal of the second MOSFET 23a of the second current driver 20a is connected to the drain terminal of the third current driver 30b, and the drain terminal of the third current driver 30b is the magnetic tunnel junction element ( Since it is connected to the lower electrode of 10), the current I is applied in the lower-up direction, and the source terminal of the first and third MOSFETs 31a and 35a of the first current driver 30a is connected to the magnetic tunnel junction. Since it is connected to the upper electrode 11 of the element 10, the current 2 I is applied in the up-down direction.

표 2의 4행은 도 6의 (라)의 경우이고, A 에 '1', B 에 '0', C 에 '0'을 입력한 경우의 동작 과정은 다음과 같다.The fourth row of Table 2 is the case of Fig. 6 (D), the operation process when '1' in A, '0' in B, '0' in C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이트(A)에 논리 레벨 '1' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '0' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '0'이 입력된다.Here, the logic level '1' is input to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gate B of the second MOSFETs 23a and 23b is input. ), Logic level '0' is input, and logic level '0' is input to gate C of third MOSFETs 25a and 25b.

)에는 인버팅(Inverting)된 신호인 논리 레벨 '0' 이 입력되고, 제2 MOSFET(33a, 33b)의 게이트(

current drivers

30a and 30b (

) Is input the logic level '0', which is an inverted signal, and the gates of the second MOSFETs 33a and 33b (

third MOSFETs

35a and 35b (

) Is also input the logic level '1' which is an inverted signal.

즉, 제2 전류 구동부(20a)의 제1 MOSFET(21a)의 게이트와, 제1 전류 구동부(30a)의 제2, 제3 MOSFET(33a, 35a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 드레인 - 소스 간 전류가 흐를 수 있다.That is, the logic level '1' corresponds to the gate of the first MOSFET 21a of the second current driver 20a and the gates of the second and third MOSFETs 33a and 35a of the first current driver 30a. A voltage can be applied to allow the drain-to-source current to flow.

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제2 전류 구동부(20a)의 제2 MOSFET(23a)의 소스단에서 전류 I 가 출력되고, 제1 전류 구동부(30a)의 제2, 제3 MOSFET(33a, 35a)의 소스(Source)단에서 전류 2 * I 가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, the current I is output from the source terminal of the second MOSFET 23a of the second current driver 20a, and the second of the first current driver 30a is output. The current 2 * I is output from the source terminal of the third MOSFETs 33a and 35a.

그리고, 제2 전류 구동부(20a)의 제2 MOSFET(23a)의 소스단은 제3 전류 구동부(30b)의 드레인단과 연결되고, 제3 전류 구동부(30b)의 드레인단은 상기 자기터널접합 소자(10)의 하부 전극과 연결되므로, 전류 I 는 하 - 상 방향으로 인가되며, 제1 전류 구동부(30a)의 제2, 제3 MOSFET(33a, 35a)의 소스(Source)단은 상기 자기터널접합 소자(10)의 상부 전극(11)과 연결되므로, 전류 2 I 는 상 - 하 방향으로 인가된다.The source terminal of the second MOSFET 23a of the second current driver 20a is connected to the drain terminal of the third current driver 30b, and the drain terminal of the third current driver 30b is the magnetic tunnel junction element ( Since it is connected to the lower electrode of 10), the current I is applied in the lower-up direction, and the source terminal of the second and third MOSFETs 33a and 35a of the first current driver 30a is connected to the magnetic tunnel junction. Since it is connected to the upper electrode 11 of the element 10, the current 2 I is applied in the up-down direction.

표 2의 5행은 도 6의 (마)의 경우이고, A 에 '0', B 에 '1', C 에 '1'을 입력한 경우의 동작 과정은 다음과 같다.Row 5 of Table 2 is the case of Fig. 6 (e), the operation process when '0' in A, '1' in B, '1' in C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이트(A)에 논리 레벨 '0' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '1' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '1'이 입력된다.Here, the logic level '0' is input to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gate B of the second MOSFETs 23a and 23b is input. ), Logic level '1' is input, and logic level '1' is input to gate C of third MOSFETs 25a and 25b.

current drivers

30a and 30b (

third MOSFETs

35a and 35b (

) Is also input a logic level '0' which is an inverted signal.

즉, 제2 전류 구동부(20a)의 제2, 제3 MOSFET(23a, 25a)의 게이트와, 제1 전류 구동부(30a)의 제1 MOSFET(31a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 드레인 - 소스 간 전류가 흐를 수 있다.That is, the logic level '1' corresponds to the gates of the second and third MOSFETs 23a and 25a of the second current driver 20a and the gates of the first MOSFET 31a of the first current driver 30a. A voltage can be applied to allow the drain-to-source current to flow.

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제2 전류 구동부(20a)의 제2, 제3 MOSFET(23a, 25a)의 소스단에서 전류 2 * I 가 출력되고, 제1 전류 구동부(30a)의 제1 MOSFET(31a)의 소스(Source)단에서 전류 I 가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, current 2 * I is output from the source terminal of the second and third MOSFETs 23a and 25a of the second current driver 20a, and the first current. The current I is output from the source terminal of the first MOSFET 31a of the driver 30a.

그리고, 제2 전류 구동부(20a)의 제2, 제3 MOSFET(23a, 25a)의 소스단은 제3 전류 구동부(30b)의 드레인단과 연결되고, 제3 전류 구동부(30b)의 드레인단은 상 기 자기터널접합 소자(10)의 하부 전극과 연결되므로, 전류 2 I 는 하 - 상 방향으로 인가되며, 제1 전류 구동부(30a)의 제1 MOSFET(31a)의 소스(Source)단은 상기 자기터널접합 소자(10)의 상부 전극(11)과 연결되므로, 전류 I 는 상 - 하 방향으로 인가된다.The source terminals of the second and third MOSFETs 23a and 25a of the second current driver 20a are connected to the drain terminals of the third current driver 30b, and the drain terminals of the third current driver 30b are connected to each other. Since it is connected to the lower electrode of the magnetic tunnel junction element 10, current 2 I is applied in the lower-up direction, and a source end of the first MOSFET 31a of the first current driver 30a is connected to the magnetic field. Since it is connected to the upper electrode 11 of the tunnel junction element 10, the current I is applied in the up-down direction.

따라서, 상 - 하 방향으로 흐르는 전류를 - I 로 정의하고, 하 - 상 방향으로 흐르는 전류를 + I 로 정의하였으므로, 2 I + (- I) = I 의 전류가 상기 자기터널접합 소자(10)로 인가되고, 자유층(17)의 자화 방향은 왼쪽으로 변경되며, 자유층(17)과 고정층(15)의 자화 방향이 반대 방향으로 평행하기 때문에, 자기터널접합 소자(10)의 자기 저항은 논리 레벨 하이(High)인 '1' (R_H = 1)이 된다.Therefore, since the current flowing in the up-down direction is defined as -I and the current flowing in the down-up direction is defined as + I, a current of 2 I + (− I) = I is obtained in the magnetic tunnel junction element 10. The magnetization direction of the free layer 17 is changed to the left side, and the magnetization directions of the free layer 17 and the pinned layer 15 are parallel to each other in the opposite direction, so that the magnetic resistance of the magnetic tunnel junction element 10 The logic level is '1' (R _H = 1), which is high.

표 2의 6행은 도 6의 (바)의 경우이고, A 에 '1', B 에 '0', C 에 '1'을 입력한 경우의 동작 과정은 다음과 같다.Row 6 of Table 2 is the case of Fig. 6 (bar), the operation process when '1' in A, '0' in B, '1' in C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이트(A)에 논리 레벨 '1' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '0' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '1'이 입력된다.Here, the logic level '1' is input to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gate B of the second MOSFETs 23a and 23b is input. ), Logic level '0' is input, and logic level '1' is input to gate C of third MOSFETs 25a and 25b.

current drivers

30a and 30b (

third MOSFETs

35a and 35b (

) Is also input a logic level '0' which is an inverted signal.

즉, 제2 전류 구동부(20a)의 제1, 제3 MOSFET(21a, 25a)의 게이트와, 제1 전류 구동부(30a)의 제2 MOSFET(33a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 드레인 - 소스 간 전류가 흐를 수 있다.That is, the logic level '1' corresponds to the gates of the first and third MOSFETs 21a and 25a of the second current driver 20a and the gates of the second MOSFET 33a of the first current driver 30a. A voltage can be applied to allow the drain-to-source current to flow.

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제2 전류 구동부(20a)의 제1, 제3 MOSFET(21a, 25a)의 소스단에서 전류 2 * I 가 출력되고, 제1 전류 구동부(30a)의 제2 MOSFET(33a)의 소스(Source)단에서 전류 I 가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, current 2 * I is output from the source terminals of the first and third MOSFETs 21a and 25a of the second current driver 20a, and the first current. The current I is output from the source terminal of the second MOSFET 33a of the driver 30a.

그리고, 제2 전류 구동부(20a)의 제1, 제3 MOSFET(21a, 25a)의 소스단은 제3 전류 구동부(30b)의 드레인단과 연결되고, 제3 전류 구동부(30b)의 드레인단은 상기 자기터널접합 소자(10)의 하부 전극과 연결되므로, 전류 2 I 는 하 - 상 방향으로 인가되며, 제1 전류 구동부(30a)의 제2 MOSFET(33a)의 소스(Source)단은 상기 자기터널접합 소자(10)의 상부 전극(11)과 연결되므로, 전류 I 는 상 - 하 방향으로 인가된다.The source terminal of the first and third MOSFETs 21a and 25a of the second current driver 20a is connected to the drain terminal of the third current driver 30b, and the drain terminal of the third current driver 30b is Since it is connected to the lower electrode of the magnetic tunnel junction element 10, current 2 I is applied in the lower-up direction, and a source terminal of the second MOSFET 33a of the first current driver 30a is connected to the magnetic tunnel. Since it is connected to the upper electrode 11 of the junction element 10, the current I is applied in the up-down direction.

표 2의 7행은 도 6의 (사)의 경우이고, A 에 '1', B 에 '1', C 에 '0'을 입력한 경우의 동작 과정은 다음과 같다.Row 7 of Table 2 is the case of Fig. 6 (G), the operation process when '1' in A, '1' in B, '0' in C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이트(A)에 논리 레벨 '1' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '1' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '0' 이 입력된다.Here, the logic level '1' is input to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gate B of the second MOSFETs 23a and 23b is input. ), Logic level '1' is input, and logic level '0' is input to gate C of third MOSFETs 25a and 25b.

current drivers

30a and 30b (

third MOSFETs

35a and 35b (

) Is also input the logic level '1' which is an inverted signal.

즉, 제2 전류 구동부(20a)의 제1, 제2 MOSFET(21a, 23a)의 게이트와, 제1 전류 구동부(30a)의 제3 MOSFET(35a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 드레인 - 소스 간 전류가 흐를 수 있다.That is, the logic level '1' corresponds to the gates of the first and second MOSFETs 21a and 23a of the second current driver 20a and the gates of the third MOSFET 35a of the first current driver 30a. A voltage can be applied to allow the drain-to-source current to flow.

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제2 전류 구동부(20a)의 제1, 제2 MOSFET(21a, 23a)의 소스단에서 전류 2 * I 가 출력되고, 제1 전류 구동부(30a)의 제3 MOSFET(35a)의 소스(Source)단에서 전류 I 가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, current 2 * I is output from the source terminals of the first and second MOSFETs 21a and 23a of the second current driver 20a, and the first current. The current I is output from the source terminal of the third MOSFET 35a of the driver 30a.

그리고, 제2 전류 구동부(20a)의 제1, 제2 MOSFET(21a, 23a)의 소스단은 제3 전류 구동부(30b)의 드레인단과 연결되고, 제3 전류 구동부(30b)의 드레인단은 상기 자기터널접합 소자(10)의 하부 전극과 연결되므로, 전류 2 I 는 하 - 상 방향으로 인가되며, 제1 전류 구동부(30a)의 제3 MOSFET(35a)의 소스(Source)단은 상기 자기터널접합 소자(10)의 상부 전극(11)과 연결되므로, 전류 I 는 상 - 하 방향으로 인가된다.The source terminal of the first and second MOSFETs 21a and 23a of the second current driver 20a is connected to the drain terminal of the third current driver 30b, and the drain terminal of the third current driver 30b is Since the lower electrode of the magnetic tunnel junction element 10 is connected, current 2 I is applied in the lower-up direction, and the source terminal of the third MOSFET 35a of the first current driver 30a is connected to the magnetic tunnel. Since it is connected to the upper electrode 11 of the junction element 10, the current I is applied in the up-down direction.

표 2의 8행은 도 6의 (아)의 경우이고, A 에 '1', B 에 '1', C 에 '1'을 입력한 경우의 동작 과정은 다음과 같다.The eighth row of Table 2 is the case of Fig. 6A, and the operation process when '1' is input to A, '1' is input to B, and '1' is input to C is as follows.

여기서, 제2, 제4 전류 구동부(20a, 20b)의 제1 MOSFET(21a, 21b)의 게이트(A)에 논리 레벨 '1' 이 입력되고, 제2 MOSFET(23a, 23b)의 게이트(B)에 논리 레벨 '1' 이 입력되며, 제3 MOSFET(25a, 25b)의 게이트(C)에 논리 레벨 '1' 이 입력된다.Here, the logic level '1' is input to the gate A of the first MOSFETs 21a and 21b of the second and fourth current drivers 20a and 20b, and the gate B of the second MOSFETs 23a and 23b is input. ), Logic level '1' is input, and logic level '1' is input to gate C of third MOSFETs 25a and 25b.

current drivers

30a and 30b (

third MOSFETs

35a and 35b (

) Is also input a logic level '0' which is an inverted signal.

즉, 제2 전류 구동부(20a)의 제1, 제2, 제3 MOSFET(21a, 23a, 25a)의 게이트에 논리 레벨 '1' 에 대응되는 전압이 인가되어 드레인 - 소스 간 전류가 흐를 수 있다.That is, a voltage corresponding to logic level '1' is applied to the gates of the first, second, and third MOSFETs 21a, 23a, and 25a of the second current driver 20a, so that the drain-source current may flow. .

또한, 각 MOSFET에서 출력되는 전류의 양을 I 라고 가정하면, 제2 전류 구동부(20a)의 제1, 제2, 제3 MOSFET(21a, 23a, 25a)의 소스단에서 전류 3 * I 가 출력된다.In addition, assuming that the amount of current output from each MOSFET is I, the current 3 * I is output from the source terminal of the first, second, and third MOSFETs 21a, 23a, and 25a of the second current driver 20a. do.

그리고, 제2 전류 구동부(20a)의 제1, 제2, 제3 MOSFET(21a, 23a, 25a)의 소스단은 제3 전류 구동부(30b)의 드레인단과 연결되고, 제3 전류 구동부(30b)의 드레인단은 상기 자기터널접합 소자(10)의 하부 전극과 연결되므로, 전류 3 I 는 하 - 상 방향으로 인가된다.The source terminal of the first, second, and third MOSFETs 21a, 23a, and 25a of the second current driver 20a is connected to the drain terminal of the third current driver 30b, and the third current driver 30b. Since the drain terminal of is connected to the lower electrode of the magnetic tunnel junction element 10, the current 3 I is applied in the lower-up direction.

따라서, 상 - 하 방향으로 흐르는 전류를 - I 로 정의하고, 하 - 상 방향으로 흐르는 전류를 + I 로 정의하였으므로, 3 I 의 전류가 상기 자기터널접합 소자(10)로 인가되고, 자유층(17)의 자화 방향은 왼쪽으로 변경되며, 자유층(17)과 고정층(15)의 자화 방향이 반대 방향으로 평행하기 때문에, 자기터널접합 소자(10)의 자기 저항은 논리 레벨 하이(High)인 '1' (R_H = 1)이 된다.Therefore, since the current flowing in the up-down direction is defined as -I and the current flowing in the down-up direction is defined as + I, a current of 3 I is applied to the magnetic tunnel junction element 10, and the free layer ( The magnetization direction of the 17 is changed to the left side, and since the magnetization directions of the free layer 17 and the pinned layer 15 are parallel to each other in the opposite direction, the magnetoresistance of the magnetic tunnel junction element 10 is a logic level high. '1' (R _H = 1).

즉, 상기 논리 회로는 하기 [식 1]과 같은 연산을 수행할 수 있도록 이루어 진다.That is, the logic circuit is made to perform an operation as shown in Equation 1 below.

[식 1][Equation 1]

R = A·B + B·C + C·AR = A B + B C + C A

도 7은 도 5의 자기 메모리 셀을 개념적으로 도시한 도이며, 도 8은 본 발명에 따른 XOR 논리 연산장치를 개념적으로 도시한 도이다.FIG. 7 is a diagram conceptually illustrating the magnetic memory cell of FIG. 5, and FIG. 8 is a diagram conceptually illustrating an XOR logic operation apparatus according to the present invention.

본 발명에 따른 XOR 논리 연산장치는, 도 8에 도시된 바와 같이, 2개의 자기 메모리 셀(100, 200)이 병렬로 연결되며, 상기 2개의 자기 메모리 셀 각각의 일단에 연결된 감지 증폭기(sense amp; S/A)(300)를 포함한다. 상기 2개의 자기 메모리 셀(100, 200) 각각은 자기터널접합 소자(10)(도 4 참조)와 전류 제어회로(50)(도 5 참조)로 구성된다.As shown in FIG. 8, in the XOR logic operation apparatus according to the present invention, two magnetic memory cells 100 and 200 are connected in parallel, and a sense amplifier connected to one end of each of the two magnetic memory cells. S / A) 300. Each of the two magnetic memory cells 100 and 200 includes a magnetic tunnel junction element 10 (see FIG. 4) and a current control circuit 50 (see FIG. 5).

상기 감지 증폭기(300)는 상기 2 개의 자기 메모리 셀(100, 200)에 있는 자기터널접합 소자의 저항값을 비교한다. V₊ 단자에서 감지되는 저항값이 V_- 단자에서 감지되는 저항값보다 큰 경우에는 상기 감지 증폭기(300)의 출력은 논리 레벨 '1'이 되고, V₊ 단자에서 감지되는 저항값이 V_- 단자에서 감지되는 저항값보다 작거나 같은 경우에는 상기 감지 증폭기(300)의 출력은 논리 레벨 '0'이 된다.The sense amplifier 300 compares resistance values of magnetic tunnel junction elements in the two magnetic memory cells 100 and 200. The resistance value detected from the V ₊ terminal V _- is greater than the resistance value detected by the terminal, the output of the sense amplifier 300 is a logic level "1", the resistance value detected from the V ₊ terminal V _- terminals If the resistance is less than or equal to the value sensed by the output of the sense amplifier 300 is a logic level '0'.

이를 위해 상기 감지 증폭기(300)의 V_- 단자의 오프셋 전압(offset voltage, V_OS)은,To this end, the offset voltage (V _OS ) of the V ₋ terminal of the sense amplifier 300 is,

0 ＜ V_OS ＜ I_SENS * △R (△R = R_H - R_L)0 <V _OS <I _SENS * ΔR (ΔR = R _H -R _L )

을 만족하여야 한다.Should be satisfied.

자기 메모리 셀(100)에서의 입력된 논리레벨에 따라 출력되는 저항값의 논리 레벨값은 하기 [표 3]과 같다.([표 2] 참조)The logic level values of the resistance values output according to the input logic levels in the magnetic memory cell 100 are shown in Table 3 below (see Table 2).

[표 3][Table 3]

AA BB CC RR 00 00 1One 00 00 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One

상기 [표 3]에 의하면, 상기 자기 메모리 셀(100)은 A OR B로 동작함을 알 수 있다.According to Table 3, it can be seen that the magnetic memory cell 100 operates in A OR B.

또한, 자기 메모리 셀(200)에서의 입력된 논리레벨에 따라 출력되는 저항값의 논리 레벨값은 하기 [표 4]와 같다.([표 2] 참조)In addition, the logic level value of the resistance value output according to the logic level input from the magnetic memory cell 200 is shown in Table 4 below.

[표 4][Table 4]

AA BB CC RR 00 00 00 00 00 1One 00 00 1One 00 00 00 1One 1One 00 1One

상기 [표 4]에 의하면, 상기 자기 메모리 셀(200)은

로 동작함을 알 수 있다.According to [Table 4], the magnetic memory cell 200

It can be seen that it works.

상기 감지 증폭기(300)에서 V₊ 단자에서의 저항값과 V_- 단자에서의 저항값을 비교하여 출력하는 논리레벨의 값은 하기 [표 5]와 같다.The sensed value of the logic level output by comparing the resistance value at the V ₊ terminal and the resistance value at the V ₋ terminal in the sense amplifier 300 is shown in Table 5 below.

[표 5]TABLE 5

R(V₊)R (V ₊ ) R(V_{_})R (V _{_} ) S/A OUTS / A OUT 00 00 00 1One 00 1One 1One 00 1One 1One 1One 00

따라서, 자기터널접합 소자(10)와 전류 제어회로(50)로 구성되며 병렬로 연결된 2개의 자기 메모리 셀(100, 200)과 상기 2개의 자기 메모리 셀에 연결되는 감지 증폭기(300)를 포함하는 본 발명에 따른 XOR 논리 연산장치에서 상기 감지 증폭기의 출력값(S/A OUT)은 다음과 같이 XOR 논리값으로 동작함을 알 수 있다.Accordingly, the magnetic tunnel junction element 10 and the current control circuit 50 may include two magnetic memory cells 100 and 200 connected in parallel and a sense amplifier 300 connected to the two magnetic memory cells. In the XOR logic operation apparatus according to the present invention, it can be seen that the output value S / A OUT of the sense amplifier operates as the XOR logic value as follows.

이상과 같이 본 발명에 따른 XOR 논리 연산장치를 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.As described above with reference to the drawings illustrating an XOR logic operation apparatus according to the present invention, the present invention is not limited by the embodiments and drawings disclosed herein, but to those skilled in the art within the technical scope of the present invention Of course, various modifications can be made.

도 1은 종래 기술에 따른 자기터널접합 소자를 이용한 XOR 논리 연산장치가 도시된 도,1 is a view showing an XOR logic operation apparatus using a magnetic tunnel junction element according to the prior art,

도 2는 종래 기술에 따른 자기터널접합 소자를 이용한 XOR 논리 연산장치의 초기화 과정과 동작 과정이 도시된 도,2 is a view illustrating an initialization process and an operation process of an XOR logic operation apparatus using a magnetic tunnel junction element according to the prior art;

도 3은 종래 기술에 따른 자기터널접합 소자를 이용한 XOR 논리 연산장치가 도시된 도,3 is a diagram illustrating an XOR logic operation apparatus using a magnetic tunnel junction element according to the prior art;

도 4는 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기터널접합 소자를 도시한 도, 4 is a diagram illustrating a magnetic tunnel junction element used in an XOR logic operation apparatus according to the present invention;

도 5는 자기터널접합 소자와 전류 제어회로로 구성되며 본 발명에 따른 XOR 논리 연산장치에 사용되는 자기 메모리 셀을 도시한 회로도, 5 is a circuit diagram illustrating a magnetic memory cell including a magnetic tunnel junction element and a current control circuit and used in an XOR logic operation apparatus according to the present invention;

도 6은 도 5의 자기 메모리 셀의 동작에 따른 자기터널접합 소자의 전류 방향 및 자화 방향을 개략적으로 도시한 도, FIG. 6 schematically illustrates a current direction and a magnetization direction of a magnetic tunnel junction element according to an operation of the magnetic memory cell of FIG. 5;

도 7은 도 5의 자기 메모리 셀을 개념적으로 도시한 도이며, FIG. 7 is a diagram conceptually illustrating the magnetic memory cell of FIG. 5;

도 8은 본 발명에 따른 XOR 논리 연산장치를 개념적으로 도시한 도이다.8 is a diagram conceptually illustrating an XOR logic computing device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 200: 자기 메모리 셀 300: 감지 증폭기100, 200: magnetic memory cell 300: sense amplifier

10: 자기터널접합 소자10: magnetic tunnel junction element

11: 상부 전극 13: 하부 전극11: upper electrode 13: lower electrode

15: 고정층 17: 자유층15: fixed layer 17: free layer

19: 절연층 20a: 제2 전류 구동부 19: insulating layer 20a: second current driver

21a: 제1 MOSFET 23a: 제2 MOSFET21a: first MOSFET 23a: second MOSFET

25a: 제3 MOSFET 20b: 제4 전류 구동부 25a: third MOSFET 20b: fourth current driver

21b: 제1 MOSFET 23b: 제2 MOSFET21b: first MOSFET 23b: second MOSFET

25b: 제3 MOSFET 30a: 제1 전류 구동부25b: third MOSFET 30a: first current driver

31a: 제1 MOSFET 33a: 제2 MOSFET31a: first MOSFET 33a: second MOSFET

35a: 제3 MOSFET 30b: 제3 전류 구동부 35a: third MOSFET 30b: third current driver

31b: 제1 MOSFET 33b: 제2 MOSFET31b: first MOSFET 33b: second MOSFET

35b: 제3 MOSFET 41: 제2 인에이블 MOSFET 35b: third MOSFET 41: second enable MOSFET

43: 제1 인에이블 MOSFET 50: 전류 제어 회로43: first enable MOSFET 50: current control circuit

Claims

An upper layer and a lower electrode provided to conduct current, an insulating layer for electrical insulation between the upper electrode and the lower electrode, a free layer formed on the upper surface of the insulating layer and a fixed layer formed on the lower surface of the insulating layer. A magnetic tunnel junction element configured; And,

A current control circuit for controlling the flow of current passing between the upper electrode and the lower electrode, and changing the magnetization direction of the free layer according to the input logic level

And two magnetic memory cells configured to be connected in parallel and comprising a sense amplifier connected to one end of each of the two magnetic memory cells.

The method according to claim 1,

The magnetization direction of the pinned layer is XOR logic operation apparatus using a magnetic tunnel junction element, characterized in that the fixed.

The method according to claim 1,

And a logic level by varying a signal input to the gate of the current control circuit to form a logic level.

The method according to claim 1,

And a current applied to the magnetic tunnel junction element flows from the upper electrode to the lower electrode, the magnetization direction of the free layer is the same as the magnetization direction of the fixed layer.

The method according to claim 1,

And the magnetic resistance of the magnetic tunnel junction element has a logic level of '0' when the magnetization directions of the free layer and the pinned layer are the same.

The method according to claim 1,

And a current applied to the magnetic tunnel junction element flows from the lower electrode to the upper electrode, the magnetization direction of the free layer is opposite to the magnetization direction of the fixed layer.

The method according to claim 1,

If the magnetization direction of the free layer and the pinned layer is opposite, the XOR logic operation apparatus using a magnetic tunnel junction element, characterized in that the resistance of the magnetic tunnel junction element has a logic level of '1'.

The method according to any one of claims 1 to 7,

The current control circuit,

A first current driver connected to the upper electrode and the source terminal;

A second current driver connected to the first current driver and a drain terminal;

A third current driver connected to the lower electrode and the drain terminal;

A fourth current driver in which the third current driver and the source terminal are connected to each other;

XOR logic operation apparatus using a magnetic tunnel junction element, characterized in that comprising a.

The method according to claim 8,

The first to fourth current driving unit XOR logic operation apparatus using a magnetic tunnel junction element, characterized in that it comprises three MOSFETs connected in parallel.

The method according to claim 9,

XOR logic arithmetic unit using a magnetic tunnel junction element characterized in that the source terminal of the first current driver and the drain terminal of the fourth current driver is connected, the source terminal of the second current driver and the drain terminal of the third current driver is connected. .

The method according to claim 8,

A first enable MOSFET having one end connected to a node to which the first current driver and the second current driver are connected;

A second enable MOSFET having one end connected to a node to which the third current driver and the fourth current driver are connected;

XOR logic operation apparatus using a magnetic tunnel junction element, characterized in that it further comprises.

The method according to claim 8,

The first to fourth current driver,

A first MOSFET to which a first logic input signal is applied to a gate;

A second MOSFET to which a second logic input signal is applied to a gate;

A third MOSFET to which a third logic input signal is applied to the gate;

XOR logic operation apparatus using a magnetic tunnel junction element comprising a.

The method according to claim 12,

The signal applied to each gate of the MOSFET constituting the first current driver and the signal applied to each gate of the MOSFET constituting the third current driver are the same and applied to each gate of the MOSFET constituting the second current driver. The signal and the signal applied to each gate of the MOSFET constituting the fourth current driver are the same, but the signals applied to the first current driver and the second current driver are inverted from each other. Logical computing unit.

The method according to claim 1,

The sense amplifier compares the resistance of the magnetic tunnel junction element in the two magnetic memory cell, the resistance value detected from the V ₊ terminal V _- output value is larger than the resistance value detected on the terminals, the sense amplifier is An XOR logic computing device using a magnetic tunnel junction element, characterized in that the logic level is '1'.

The method according to claim 1,

The sense amplifier compares the resistance of the magnetic tunnel junction element in the two magnetic memory cell, the resistance value detected from the V ₊ terminal V _- of the sense amplifier when the same is smaller than the resistance value detected on the terminals or XOR logic operation apparatus using a magnetic tunnel junction element, characterized in that the output value is a logic level '0'.