KR100960449B1 - Method of forming an isolation layer in semiconductor device - Google Patents

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Abstract

본 발명은 트렌치가 형성된 반도체 기판이 제공되는 단계, 트렌치의 표면을 따라 250℃ 내지 400℃의 온도에서 HDP막을 형성하는 단계, 트렌치의 내부가 채워지도록 HDP막의 상부에 SOD막을 형성하는 단계, SOD막 및 HDP막의 높이를 낮추기 위하여 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.The present invention provides a semiconductor substrate having a trench formed thereon, forming an HDP film at a temperature of 250 ° C. to 400 ° C. along the surface of the trench, forming an SOD film on top of the HDP film so that the inside of the trench is filled, and the SOD film. And performing an etching process to lower the height of the HDP film.

라이너 절연막, HDP막, 저온 공정, 척, chuck, 쿨링 가스, 커플링비 Liner insulating film, HDP film, low temperature process, chuck, chuck, cooling gas, coupling ratio

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in semiconductor device}Method of forming an isolation layer in semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트 간의 커플링 비를 향상시키기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device for improving a coupling ratio between a floating gate and a control gate.

반도체 소자는 다수개의 메모리 셀 들을 포함하는데, 이러한 메모리 셀 들 모두가 전기적으로 서로 연결되는 것은 아니다. 플래시 메모리 소자를 예로 들면, 플래시 메모리 소자는 다수개의 메모리 셀 들이 직렬로 연결된 스트링(string)들을 포함한다. 그리고, 각각의 스트링들 사이에는 소자 분리막이 형성되는데, 소자 분리막으로 인하여 스트링과 스트링이 전기적으로 절연될 수 있다.The semiconductor device includes a plurality of memory cells, which are not all electrically connected to each other. For example, a flash memory device may include strings in which a plurality of memory cells are connected in series. In addition, an isolation layer is formed between the respective strings, and the string and the string may be electrically insulated by the isolation layer.

한편, 소자 분리막은 스트링 간을 전기적으로 절연하는 역할 외에도 메모리 셀들의 전기적 특성에도 영향을 줄 수 있다. 구체적으로 설명하면, 소자 분리막의 높이가 높을수록 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate) 간 의 접촉 면적이 감소하게 되어 커플링 비(coupling ratio)가 감소할 수 있다. 이에 대하여 도면을 참조하여 설명하면 다음과 같다.Meanwhile, the device isolation layer may affect electrical characteristics of memory cells in addition to electrically insulating strings. Specifically, as the height of the device isolation layer increases, the contact area between the floating gate and the control gate is reduced, thereby reducing the coupling ratio. This will be described below with reference to the drawings.

도 1a 및 도 1b는 종래 기술에 따른 소자 분리막을 설명하기 위한 사진이다.1A and 1B are photographs illustrating a device isolation layer according to the related art.

도 1a 및 도 1b를 참조하면, 플래시 메모리 소자의 단면도이다. 플로팅 게이트(10)가 형성된 스트링들의 사이에는 소자 분리막(11)이 형성되고, 플로팅 게이트(10)와 소자 분리막(11)의 상부에는 유전체막(12) 및 콘트롤 게이트(13)가 형성된다. 이때, 소자 분리막(11)은 소자 분리용 트렌치(trench)의 내부에 절연막을 채워 형성한다.1A and 1B, cross-sectional views of flash memory devices are shown. An isolation layer 11 is formed between the strings on which the floating gate 10 is formed, and a dielectric layer 12 and a control gate 13 are formed on the floating gate 10 and the isolation layer 11. In this case, the device isolation layer 11 is formed by filling an insulating film in the trench for device isolation.

반도체 메모리 소자의 집적도가 증가함에 따라 트렌치의 폭도 좁아지게 되었고, 이에 따라 갭필(gap-fill) 공정을 향상시키기 위하여 O3-TEOS막 또는 유동성의 SOD(spin on dielectric)막을 사용하게 되었다. 특히, SOD막은 스핀 코팅 공정 후에 실시하는 치밀화 공정 시, 불순물이 빠져나가면서 반도체 기판과의 계면에 디펙(defect)이 발생할 수 있다. 이를 해결하기 위하여, SOD막을 형성하기 이전에 트렌치의 표면을 따라 라이너(liner) 절연막을 형성한다. 즉, 트렌치의 표면을 따라 라이너 절연막을 형성하고, SOD막을 형성한다. 그리고, SOD막의 높이를 낮춘 후에 SOD막보다 더 치밀한 절연막(예를 들면, HDP막)을 형성하여 소자 분리막(11)을 형성할 수 있다. As the degree of integration of semiconductor memory devices increases, the width of trenches also narrows. Accordingly, in order to improve a gap-fill process, an O3-TEOS film or a flowable spin on dielectric (SOD) film is used. In particular, during the densification process performed after the spin coating process, impurities may be released and defects may occur at the interface with the semiconductor substrate. To solve this problem, a liner insulating film is formed along the surface of the trench before forming the SOD film. That is, a liner insulating film is formed along the surface of the trench, and an SOD film is formed. After lowering the height of the SOD film, an insulating film (eg, an HDP film) that is denser than that of the SOD film may be formed to form the device isolation film 11.

한편, SOD막을 형성하고 높이를 낮추는 식각 공정 시, 라이너 절연막의 종류에 따라 소자 분리막의 상부 형태가 달라질 수 있다. Meanwhile, during the etching process of forming the SOD layer and decreasing the height, the upper shape of the device isolation layer may vary according to the type of the liner insulating layer.

도 1a는 라이너 절연막으로 LP-TEOS(low pressure tetra ethyl ortho silicate)막을 형성한 단면 사진이며, 도 1b는 라이너 절연막으로 HDP(high density plasma)막을 형성한 단면 사진이다. LP-TEOS막 또는 HDP막을 형성한 소자의 전기적 특성을 비교해 보면 다음의 표 1과 같다. FIG. 1A is a cross-sectional picture of forming a low pressure tetra ethyl ortho silicate (LP-TEOS) film as a liner insulating film, and FIG. 1B is a cross-sectional picture of forming a high density plasma (HDP) film as a liner insulating film. The electrical characteristics of the devices on which the LP-TEOS film or the HDP film is formed are shown in Table 1 below.

Liner Oxide(LP-TEOS)/SODLiner Oxide (LP-TEOS) / SOD Liner Oxide(HDP)/SODLiner Oxide (HDP) / SOD ProfileProfile U shapeU shape V shapeV shape LVN LKG(pA)LVN LKG (pA) 8080 4545 DistribusionDistribusion 1.451.45 1.201.20

표 1을 참조하면, 라이너 절연막으로 LP-TEOS막을 형성한 경우, 소자 분리막의 상부 형태는 "U" 형태가 되지만, 누설 전류(LKG)는 80pA 이고 간섭은 1.45가 된다. 반면에, HDP막을 형성한 경우, 소자 분리막의 상부 형태는 "V" 형태가 되지만, 누설 전류(LKG)는 45pA 이고 간섭은 1.20으로써, HDP막을 형성한 경우가 LP-TEOS막을 형성한 경우보다 누설전류 및 간섭 특성에 대해서는 더 우수한 특성을 가진다.Referring to Table 1, when the LP-TEOS film is formed of a liner insulating film, the upper shape of the device isolation film is “U”, but the leakage current LKG is 80 pA and the interference is 1.45. On the other hand, when the HDP film is formed, the upper shape of the device isolation film is "V", but the leakage current (LKG) is 45pA and the interference is 1.20, so that the HDP film is formed more than the LP-TEOS film is formed. It has better characteristics with respect to current and interference characteristics.

또한, 소자 분리막의 상부 형태 중에서 "U"형태가 "V"형태보다 플로팅 게이트와 콘트롤 게이트 간의 접합 면적이 넓기 때문에 커플링 비를 향상하기에 바람직하다. In addition, since the junction area between the floating gate and the control gate is larger in the "U" form than the "V" form in the upper form of the device isolation layer, it is preferable to improve the coupling ratio.

하지만, HDP막을 형성한 경우(도 1b 참조)에는 HDP막이 LP-TEOS막보다 더 치밀하기 때문에 식각 공정에 의해 소자 분리막(11)의 상부가 "V" 형태로 형성되기가 쉬우며, 이로 인해 커플링 비가 저하될 수 있다.However, in the case where the HDP film is formed (see FIG. 1B), since the HDP film is more dense than the LP-TEOS film, the upper portion of the device isolation layer 11 is easily formed in a “V” form by an etching process. The ring ratio may be lowered.

본 발명이 해결하고자 하는 과제는, 소자 분리용 트렌치의 표면을 따라 저온 공정을 실시하여 HDP막의 라이너 절연막을 형성함으로써 후속 플로팅 게이트의 측벽에 잔류하는 라이너 절연막의 량을 감소시켜 전기적 특성을 향상시킬 수 있다. The problem to be solved by the present invention is to form a liner insulating film of the HDP film by performing a low temperature process along the surface of the device isolation trench to reduce the amount of the liner insulating film remaining on the sidewall of the subsequent floating gate to improve the electrical characteristics. have.

또한, 소자 분리막의 EFH 조절을 위한 식각 공정을 건식 식각 공정으로 실시하여 소자 분리막용 유동성 절연막의 상부에 캡핑막 형성 공정을 생략할 수 있다.In addition, the etching process for controlling the EFH of the device isolation layer may be performed by a dry etching process, and thus the capping layer formation process may be omitted.

본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치가 형성된 반도체 기판이 제공된다. 트렌치의 표면을 따라 250℃ 내지 400℃의 온도에서 HDP막을 형성한다. 트렌치의 내부가 채워지도록 HDP막의 상부에 SOD막을 형성한다. SOD막 및 HDP막의 높이를 낮추기 위하여 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.In the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present disclosure, a semiconductor substrate having trenches is provided. An HDP film is formed at a temperature of 250 ° C. to 400 ° C. along the surface of the trench. An SOD film is formed on the HDP film so that the inside of the trench is filled. In order to reduce the height of the SOD film and HDP film is made of a device isolation film forming method of a semiconductor device comprising the step of performing an etching process.

HDP막은 반도체 기판의 온도 상승을 억제하기 위하여 반도체 기판을 로딩(loading)하는 척(chuck)의 쿨링 라인으로 쿨링 가스(cooling gas)를 공급한다. 이때, 쿨링 가스를 공급할 때에 반도체 기판을 상기 척(chuck)에 고정시킨다. 그리고, 쿨링 가스는 아르곤(Argon; Ar) 또는 헬륨(Helium; He) 가스를 사용한다.The HDP film supplies a cooling gas to a cooling line of a chuck that loads the semiconductor substrate to suppress the temperature rise of the semiconductor substrate. At this time, the semiconductor substrate is fixed to the chuck when the cooling gas is supplied. In addition, the cooling gas uses argon (Ar) or helium (He) gas.

SOD막은 PSZ(polysilazane)막으로 형성하며, 식각 공정 시 HDP막과 유동성막의 일부가 동시에 제거된다.The SOD film is formed of a PSZ (polysilazane) film, and during the etching process, part of the HDP film and the fluid film are removed at the same time.

본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판 상에 터널 절연막 및 도전막을 순차적으로 형성한다. 도전막 및 터널 절연막을 패터닝하고, 노출된 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 반도체 기판의 뒷면에 쿨링가스를 공급하면서 트렌치가 형성된 반도체 기판의 표면을 따라 HDP막을 형성한다. HDP막이 형성된 트렌치의 내부를 SOD막으로 채운다. 패터닝된 도전막이 노출되도록 평탄화 공정을 수행한다. 트렌치 내부의 SOD막 및 HDP막의 일부를 일정 두께로 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.In the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention, a tunnel insulating film and a conductive film are sequentially formed on a semiconductor substrate. The conductive and tunnel insulating layers are patterned, and a portion of the exposed semiconductor substrate is etched to form trenches. The HDP film is formed along the surface of the semiconductor substrate on which the trench is formed while supplying a cooling gas to the back surface of the semiconductor substrate. The inside of the trench where the HDP film is formed is filled with the SOD film. The planarization process is performed to expose the patterned conductive film. A method of forming a device isolation layer of a semiconductor device, the method including removing a portion of an SOD film and an HDP film in a trench to a predetermined thickness.

라이너 절연막은 HDP막으로 형성하며, HDP막은 반도체 기판을 로딩(loading)하는 척(chuck) 내부의 쿨링 라인으로 쿨링 가스를 공급하면서 형성한다.The liner insulating film is formed of an HDP film, and the HDP film is formed while supplying a cooling gas to a cooling line inside a chuck for loading a semiconductor substrate.

소자분리용 절연막은 SOD막으로 형성하며, 건식 식각 공정은 NH3 및 HF 가스를 포함하는 혼합가스를 사용하여 실시하거나, NH3, HF 및 Ar 가스의 혼합가스를 사용하여 실시한다.The device isolation insulating film is formed of an SOD film, and the dry etching process is performed using a mixed gas containing NH 3 and HF gas, or using a mixed gas of NH 3 , HF, and Ar gas.

본 발명의 또 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 다수의 라인 형태의 홈이 형성된 척(chuck)의 상부에 반도체 기판을 고정시킨다. 반도체 기판에 트렌치를 형성한다. 홈을 통해 쿨링 가스를 공급하면서 트렌치의 표면을 따라 라이너 절연막을 형성한다. 라이너 절연막이 형성된 트렌치의 내부를 소자분리용 절연막으로 채운다. 라이너 절연막 및 소자분리용 절연막의 일부를 일정 두께로 제거하기 위해 건식 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다. In the method of forming a device isolation layer of a semiconductor device according to another embodiment of the present invention, the semiconductor substrate is fixed on an chuck on which a plurality of line-shaped grooves are formed. A trench is formed in the semiconductor substrate. A liner insulating film is formed along the surface of the trench while supplying cooling gas through the groove. The trench in which the liner insulating film is formed is filled with an insulating film for device isolation. A method of forming a device isolation film of a semiconductor device includes performing a dry etching process to remove a portion of a liner insulating film and a device isolation insulating film to a predetermined thickness.

본 발명은, 소자 분리용 트렌치의 표면을 따라 저온 공정을 실시하여 HDP막의 라이너 절연막을 형성함으로써 후속 플로팅 게이트의 측벽에 잔류하는 라이너 절연막의 량을 감소시켜 플로팅 게이트와 콘트롤 게이트의 접합 면적을 넓힐 수 있으므로 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있다. According to the present invention, by forming a liner insulating film of the HDP film by performing a low temperature process along the surface of the isolation trench, the amount of the liner insulating film remaining on the sidewall of the subsequent floating gate can be reduced to increase the junction area of the floating gate and the control gate. Therefore, the electrical characteristics of the semiconductor memory device can be improved.

또한, 소자 분리막의 EFH 조절을 위한 식각 공정을 건식 식각 공정으로 실시하여 소자 분리막용 유동성 절연막의 상부에 캡핑막 형성 공정을 생략할 수 있으므로 제조 비용 및 시간을 감소시킬 수 있다.In addition, since the etching process for controlling the EFH of the device isolation layer may be performed by a dry etching process, the capping layer formation process may be omitted on the fluid insulating layer for the device isolation layer, thereby reducing manufacturing cost and time.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.

도 2a를 참조하면, 다수개의 쿨링 라인을 포함한 척(chuck, 도 3a 및 3b 참조)의 상부에 반도체 기판(200)을 고정시키고, 반도체 기판(200)상에 FN 터널링(Fowler-Nordheim tunneling)용 터널 절연막(202) 및 플로팅 게이트(floating gate)용 도전막(204)을 순차적으로 적층한다. 터널 절연막(202)은 산화막으로 형성할 수 있으며, 도전막(204)은 폴리실리콘막으로 형성할 수 있다. 또한, 폴리실리콘막은 도프트(doped) 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다. 도전막(204)의 상부에 소자분리 영역이 개방된 소자분리 마스크 패턴(206)을 형성한다. 소자분리 마스크 패턴(206)에 따라 식각 공정을 실시하여 도전막(204) 및 터널 절연막(202)을 패터닝하고, 노출된 반도체 기판(200)의 일부를 제거하여 트렌치(207)를 형성한다.Referring to FIG. 2A, the semiconductor substrate 200 is fixed on the chuck including a plurality of cooling lines (see FIGS. 3A and 3B), and FN tunneling is performed on the semiconductor substrate 200. The tunnel insulating film 202 and the conductive film 204 for floating gate are sequentially stacked. The tunnel insulating film 202 may be formed of an oxide film, and the conductive film 204 may be formed of a polysilicon film. The polysilicon film may also be formed by stacking a doped polysilicon film and an undoped polysilicon film. An isolation layer pattern 206 having an isolation region formed on the conductive layer 204 is formed. An etching process is performed according to the device isolation mask pattern 206 to pattern the conductive layer 204 and the tunnel insulating layer 202, and a portion of the exposed semiconductor substrate 200 is removed to form the trench 207.

도 2b를 참조하면, 트렌치(207)가 형성된 전체구조의 표면을 따라 라이너(liner)막용 제1 절연막(208)을 형성한다. 제1 절연막(208)은 식각 공정 시 발생할 수 있는 표면 손상을 보상하고, 후속 형성할 제2 절연막(도 2c의 210)의 접합 특성을 향상시키기 위하여 형성한다. 특히, 제1 절연막(208)은 후속 제2 절연막(도 2c의 210)의 높이를 낮추는 식각 공정 시에 터널 절연막(202)을 보호하는 역할을 하기도 한다. 이때, 제1 절연막(208)은 100Å 내지 2000Å의 두께로 형성할 수 있다. 한편, 라이너용 제1 절연막(208)을 형성하기 이전에 트렌치(107) 내부로 노출된 반도체 기판(200)의 표면 손상을 보상하기 위하여 월산화막(미도시)을 더 형성할 수도 있다.Referring to FIG. 2B, a first insulating film 208 for a liner film is formed along the surface of the entire structure in which the trench 207 is formed. The first insulating layer 208 is formed to compensate for surface damage that may occur during the etching process and to improve the bonding property of the second insulating layer 210 to be subsequently formed (FIG. 2C). In particular, the first insulating layer 208 may serve to protect the tunnel insulating layer 202 during an etching process of lowering the height of the subsequent second insulating layer 210 (in FIG. 2C). In this case, the first insulating film 208 may be formed to a thickness of 100 kPa to 2000 kPa. Meanwhile, a monthly oxide film (not shown) may be further formed to compensate for surface damage of the semiconductor substrate 200 exposed into the trench 107 before forming the first insulating layer 208 for the liner.

라이너용 제1 절연막(208)은 HDP(high density plasma)막 또는 TEOS(tetra ethyl ortho silicate)막으로 형성할 수 있지만, HDP막이 TEOS막보다 전기적 특성을 향상시키기가 용이하여 HDP막으로 형성하는 것이 바람직하다. 구체적으로 다음 의 표 2를 참조하여 설명하도록 한다. The first insulating film 208 for the liner may be formed of a high density plasma (HDP) film or a tetra ethyl ortho silicate (TEOS) film, but the HDP film may be formed of an HDP film because it is easier to improve electrical characteristics than the TEOS film. desirable. Specifically, this will be described with reference to Table 2 below.


Split
Split

cycling shift(Delta Vt)
cycling shift (Delta Vt)

Remark
Remark 100100 1k1k 5k5k 10k10k TEOS linerTEOS liner 0.43V0.43 V 0.67V0.67 V 1.21V1.21 V 1.77V1.77 V 3 die avg.3 die avg. HDP linerHDP liner 0.34V0.34 V 0.55V0.55 V 1.17V1.17V 1.53V1.53V 3 die avg.3 die avg.

표 2를 참조하면, 라이너막용으로 TEOS막과 HDP막을 각각 형성한 반도체 메모리 소자의 전기적 특성을 비교하였다. 싸이클링 쉬프트(cycling shift)는 반도체 메모리 소자의 동작(예를 들면, 프로그램 또는 소거) 회수를 나타낸다. 싸이클링 쉬프트를 100번, 1000번(1k), 5000번(5k) 및 10000번(10k)으로 테스트한 후에 문턱전압의 변화량을 측정한 결과, HDP막을 사용한 반도체 메모리 소자의 문턱전압 변화가 TEOS막을 사용한 반도체 메모리 소자보다 적다는 것을 알 수 있다. 즉, 라이너막용으로 TEOS막보다 HDP막을 사용하였을 경우에 전기적 특성 열화가 적다.Referring to Table 2, the electrical characteristics of the semiconductor memory device in which the TEOS film and the HDP film were respectively formed for the liner film were compared. Cycling shift represents the number of operations (eg, program or erase) of a semiconductor memory device. After the cycling shifts were tested 100 times, 1000 times (1k), 5000 times (5k), and 10000 times (10k), the change in the threshold voltage was measured. As a result, the threshold voltage change of the semiconductor memory device using the HDP film was changed using the TEOS film. It can be seen that less than the semiconductor memory device. In other words, when the HDP film is used than the TEOS film for the liner film, the electrical characteristics deteriorate less.

특히, 제1 절연막(208)용 HDP막은 막질의 치밀화를 낮추기 위하여 저온 증착 공정을 실시하여 형성하는 것이 바람직하다. 구체적으로, 도 2b와 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다. In particular, the HDP film for the first insulating film 208 is preferably formed by performing a low temperature deposition process in order to reduce the densification of the film quality. Specifically, it will be described with reference to FIGS. 2B and 3A and 3B.

도 3a 및 도 3b는 본 발명에서 사용하는 척(chuck)을 설명하기 위한 사진 및 도면이다.3A and 3B are photographs and drawings for explaining the chuck used in the present invention.

제1 절연막(208)용 HDP막을 형성하기 위해서는 웨이퍼(wafer)가 로딩(loading)된 척(300, chuck; 예컨대, ESC(eletrostatic chuck))의 쿨링 라인(302)을 통해 쿨링 가스를 주입하여 웨이퍼의 온도 상승을 억제한다. 구체적으로, HDP막을 형성할 때에는 고밀도 플라즈마를 사용하기 때문에 플라즈마 충격에 의하여 웨이퍼의 온도가 급격히 상승하게 된다. 예를 들면, 웨이퍼의 온도가 600℃ 내지 700℃로 상승하게 된다. 이러한 고온 공정은 HDP막의 치밀화를 향상시키기에 용이하지만, 본 발명에서는 HDP막의 치밀화를 낮추고자 하기 때문에 척(300)의 저온 공정을 실시하는 것이 바람직하다. 이때, 쿨링 라인(302)은 척(300)의 상부에 다수개의 라인 형태로(예를 들면, 일정 간격을 가지는 6개의 라인들) 형성할 수 있다. 저온 공정은 척(300)의 쿨링 라인(302)을 통하여 웨이퍼의 하부(backside)에 쿨링 가스(cooling gas)를 주입함으로써 웨이퍼의 온도 상승을 억제시킬 수 있으며, 바람직하게는 웨이퍼의 온도를 250℃ 내지 400℃가 되도록 한다. 쿨링 가스는 예를 들면 아르곤(Argon; Ar)이나 헬륨(Helium; He) 가스를 사용할 수 있다. In order to form the HDP film for the first insulating layer 208, a cooling gas is injected through a cooling line 302 of a chuck 300 (eg, an electrostatic chuck (ESC)) on which a wafer is loaded. Suppresses the temperature rise. Specifically, since the high density plasma is used to form the HDP film, the temperature of the wafer is rapidly increased due to the plasma impact. For example, the temperature of the wafer rises to 600 ° C to 700 ° C. This high temperature process is easy to improve the densification of the HDP film, but in the present invention, it is preferable to perform the low temperature process of the chuck 300 in order to lower the density of the HDP film. In this case, the cooling line 302 may be formed in the form of a plurality of lines (for example, six lines having a predetermined interval) on the chuck 300. The low temperature process can suppress the temperature rise of the wafer by injecting a cooling gas into the backside of the wafer through the cooling line 302 of the chuck 300, and preferably, the wafer temperature is 250 ° C. To 400 ° C. As the cooling gas, argon (Ar) or helium (He) gas may be used.

또한, 척(300)의 쿨링 라인(302)을 통하여 쿨링 가스를 주입하기 때문에 제1 절연막(208)의 형성 공정 시에 웨이퍼가 움직일 수 있다. 이를 방지하기 위하여, 웨이퍼를 척(300)의 상부에 고정(chucking)시키는 것이 바람직하다. In addition, since the cooling gas is injected through the cooling line 302 of the chuck 300, the wafer may move during the process of forming the first insulating layer 208. In order to prevent this, it is desirable to chuck the wafer to the top of the chuck 300.

도 2c를 참조하면, 제1 절연막(208)의 상부에 제2 절연막(210)을 형성한다. 제2 절연막(210)은 트렌치(207)의 내부가 완전히 채워지도록 충분한 두께로 형성하는 것이 바람직하며, 예를 들면 1000Å 내지 8000Å의 두께로 형성할 수 있다. 제2 절연막(210)은 반도체 메모리 소자의 집적도 증가에 따른 보이드(void)의 발생을 억제하기 위하여, 갭필(gap-fill) 공정이 용이한 유동성의 SOD(spin on dielectric)막으로 형성하는 것이 바람직하다. SOD막은 예를 들면, PSZ(polysilazane)막으로 형성할 수 있다. 구체적으로 설명하면, 제1 절연막(208)이 형성된 전체구조의 상부에 SOD막을 코팅한 후, SOD막의 치밀화를 향상시키기 위한 치밀화 공정을 실시한다. 치밀화 공정은 열처리 공정으로 실시할 수 있다. 열처리 공정은 O2 또는 H2O의 분위기에서 300℃ 내지 1200℃의 온도를 가하여 실시할 수 있는데, 이때 SOD막에 포함된 불순물들도 빠져나간다.Referring to FIG. 2C, a second insulating layer 210 is formed on the first insulating layer 208. The second insulating layer 210 may be formed to a sufficient thickness so that the inside of the trench 207 is completely filled. For example, the second insulating layer 210 may be formed to have a thickness of 1000 kPa to 8000 kPa. In order to suppress the generation of voids due to the increase in the degree of integration of the semiconductor memory device, the second insulating layer 210 may be formed of a flowable spin on dielectric (SOD) film having an easy gap-fill process. Do. The SOD film may be formed of, for example, a PSZ (polysilazane) film. Specifically, after the SOD film is coated on the entire structure where the first insulating film 208 is formed, a densification process is performed to improve the densification of the SOD film. The densification step can be carried out by a heat treatment step. The heat treatment process may be performed by applying a temperature of 300 ° C. to 1200 ° C. in an atmosphere of O 2 or H 2 O, at which time impurities included in the SOD film also escape.

도 2d를 참조하면, 소자분리 마스크 패턴(206)이 드러나도록 평탄화 공정을 실시한다. 평탄화 공정은 예를 들면 화학적 기계적 연마(chemical mechanical polishing; CMP)공정으로 실시할 수 있다. 평탄화 공정을 실시하여 트렌치(207)의 내부에만 제2 절연막(210)이 채워져 있으므로 제2 절연막(210)은 소자 분리막이 된다.Referring to FIG. 2D, a planarization process is performed to expose the device isolation mask pattern 206. The planarization process can be carried out, for example, by a chemical mechanical polishing (CMP) process. Since the second insulating film 210 is filled only in the trench 207 by the planarization process, the second insulating film 210 becomes an isolation layer.

도 2e를 참조하면, 식각 공정을 실시하여 소자 분리막용 제2 절연막(210)의 높이를 낮추어 EFH(effective field oxide height)를 조절한다. Referring to FIG. 2E, an etching process is performed to lower the height of the second insulating layer 210 for the device isolation layer to adjust the effective field oxide height (EFH).

특히, 제2 절연막(210)으로 유동성의 SOD막을 형성한 경우, SOD막이 습식 식각 공정에 매우 취약하므로 건식 식각 공정을 실시하는 것이 바람직하다. 구체적으로 설명하면, 건식 식각 공정은 NH3 및 HF 가스를 포함하는 혼합가스를 사용하여 실시하는 것이 바람직하며, 예를 들면, NH3, HF 및 Ar 가스의 혼합가스를 사용할 수 있다. In particular, when the fluidized SOD film is formed of the second insulating film 210, it is preferable to perform a dry etching process because the SOD film is very vulnerable to the wet etching process. Specifically, the dry etching process is preferably performed using a mixed gas containing NH 3 and HF gas, for example, a mixed gas of NH 3 , HF and Ar gas may be used.

또한, 건식 식각 공정을 실시하여 제2 절연막(210)의 높이를 낮추는 동시에 트렌치(207)의 측벽 상부에서부터 노출되는 제1 절연막(208)의 일부도 함께 제거할 수 있다. 이는, 제1 절연막(208)을 상술한 바와 같이 저온 공정으로 형성하였으므로 치밀성이 저하되어 식각 선택비가 증가하여 제2 절연막(210)의 식각 공정 시 동시에 제거될 수 있게 되기 때문이다. In addition, a dry etching process may be performed to lower the height of the second insulating layer 210 and to remove a portion of the first insulating layer 208 exposed from the upper sidewall of the trench 207. This is because the first insulating film 208 is formed in a low temperature process as described above, so that the density decreases and the etching selectivity increases, so that the first insulating film 208 can be simultaneously removed during the etching process of the second insulating film 210.

즉, 노출된 플로팅 게이트용 도전막(204)의 측벽에 잔류하는 제1 절연막(208)을 제거할 수 있으므로 소자 분리막용 제1 절연막(210)의 상부(A)를 "U" 형태로 형성할 수 있다. That is, since the first insulating film 208 remaining on the exposed sidewall of the floating gate conductive film 204 may be removed, the upper portion A of the first insulating film 210 for the device isolation film may be formed in a “U” shape. Can be.

도면에는 도시되지 않았지만, 후속 공정으로 제1 및 제2 절연막(208 및 210)과 노출된 도전막(204)의 상부에 유전체막(미도시) 및 콘트롤 게이트용 도전막(미도시)를 형성한다. Although not shown in the drawings, a dielectric film (not shown) and a conductive gate conductive film (not shown) are formed on the first and second insulating films 208 and 210 and the exposed conductive film 204 in a subsequent process. .

이때, 노출된 플로팅 게이트용 도전막(204)의 측벽에 제1 절연막(108)을 잔류시키지 않기 때문에 콘트롤 게이트 간의 접합 면적을 증가시킬 수 있으므로 커플링 비(coupling ratio)를 증가시킬 수 있고, 이로써 프로그램 동작 속도를 향상시킬 수 있다.At this time, since the first insulating film 108 does not remain on the exposed sidewall of the floating gate conductive film 204, the bonding area between the control gates can be increased, thereby increasing the coupling ratio. Program operation speed can be improved.

또한, 제2 절연막(210)의 EFH조절 공정을 건식 식각 공정으로 실시함으로써, 소자 분리막을 제2 절연막(210)으로만 형성하여 후속 캡핑막(미도시)의 형성 공정을 생략할 수 있으므로 제조 비용 및 시간을 줄일 수 있다. In addition, by performing the dry etching process of the EFH control process of the second insulating film 210, the device isolation film can be formed only by the second insulating film 210, so that a subsequent capping film (not shown) forming process can be omitted. And time can be reduced.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래 기술에 따른 소자 분리막을 설명하기 위한 사진이다.1A and 1B are photographs illustrating a device isolation layer according to the related art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.

도 3a 및 도 3b는 본 발명에서 사용하는 척(chuck)을 설명하기 위한 사진 및 도면이다.3A and 3B are photographs and drawings for explaining the chuck used in the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 터널 절연막200 semiconductor substrate 202 tunnel insulating film

204 : 도전막 206 : 소자분리 마스크 패턴204: conductive film 206: device isolation mask pattern

208 : 제1 절연막 210 : 제2 절연막208: first insulating film 210: second insulating film

300 : 척 302 : 쿨링 라인300: Chuck 302: cooling line

Claims (14)

반도체 기판 상에 터널 절연막 및 도전막을 순차적으로 형성하는 단계;Sequentially forming a tunnel insulating film and a conductive film on the semiconductor substrate; 상기 도전막 및 상기 터널 절연막을 패터닝하고, 노출된 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;Patterning the conductive film and the tunnel insulating film, and etching a portion of the exposed semiconductor substrate to form a trench; 상기 반도체 기판의 뒷면에 쿨링가스를 공급하면서 상기 트렌치가 형성된 상기 반도체 기판의 표면을 따라 HDP막을 형성하는 단계;Forming an HDP film along a surface of the semiconductor substrate on which the trench is formed while supplying a cooling gas to a rear surface of the semiconductor substrate; 상기 HDP막이 형성된 상기 트렌치의 내부를 SOD막으로 채우는 단계; Filling an inside of the trench in which the HDP film is formed with an SOD film; 상기 패터닝된 도전막이 노출되도록 평탄화 공정을 수행하는 단계; 및Performing a planarization process to expose the patterned conductive film; And 상기 트렌치 내부의 상기 SOD막 및 상기 HDP막의 일부를 일정두께로 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And removing a portion of the SOD layer and the HDP layer in the trench at a predetermined thickness. 제 1 항에 있어서,The method of claim 1, 상기 쿨링가스(cooling gas)는 상기 반도체 기판을 고정시키는 척(chuck)에 형성된 다수개의 라인을 통해 공급되는 반도체 소자의 소자 분리막 형성 방법.And a cooling gas is supplied through a plurality of lines formed in a chuck to fix the semiconductor substrate. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 쿨링 가스는 아르곤(Argon; Ar) 또는 헬륨(Helium; He) 가스를 사용하는 반도체 소자의 소자 분리막 형성 방법.The cooling gas is an argon (Argon; Ar) or helium (Helium) He is a method of forming a device isolation layer of a semiconductor device using a gas. 제 1 항에 있어서,The method of claim 1, 상기 SOD막은 PSZ(polysilazane)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.The SOD film is a device isolation film forming method of a semiconductor device formed of a polysilazane (PSZ) film. 제 1 항에 있어서,The method of claim 1, 상기 SOD막 및 상기 HDP막의 높이를 낮추기 위한 식각 공정은 건식 식각 공정으로 수행하는 반도체 소자의 소자 분리막 형성 방법.The etching process for lowering the height of the SOD film and the HDP film is a method of forming a device isolation layer of a semiconductor device performed by a dry etching process. 다수의 라인 형태의 홈이 형성된 척(chuck)의 상부에 반도체 기판을 고정시키는 단계;Fixing the semiconductor substrate on top of a chuck in which a plurality of line-shaped grooves are formed; 상기 반도체 기판에 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate; 상기 홈을 통해 쿨링가스를 공급하면서 상기 트렌치의 표면을 따라 라이너 절연막을 형성하는 단계;Forming a liner insulating film along a surface of the trench while supplying a cooling gas through the groove; 상기 라이너 절연막이 형성된 상기 트렌치의 내부를 소자분리용 절연막으로 채우는 단계; 및Filling the inside of the trench in which the liner insulating film is formed with an insulating film for device isolation; And 상기 라이너 절연막 및 소자분리용 절연막의 일부를 일정두께로 제거하기 위해 건식 식각 공정을 수행하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a dry etching process to remove a portion of the liner insulating film and the device isolation insulating film to a predetermined thickness. 제 7 항에 있어서,The method of claim 7, wherein 상기 라이너 절연막은 HDP막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the liner insulating layer is formed of an HDP film. 삭제delete 제 7 항에 있어서,The method of claim 7, wherein 상기 소자분리용 절연막은 SOD막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.The device isolation film forming method of the semiconductor device is formed by the SOD film. 제 7 항에 있어서,The method of claim 7, wherein 상기 건식 식각 공정은 NH3 및 HF 가스를 포함하는 혼합가스를 사용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.The dry etching process is a device isolation film forming method of a semiconductor device performed using a mixed gas containing NH 3 and HF gas. 제 7 항에 있어서,The method of claim 7, wherein 상기 건식 식각 공정은 NH3, HF 및 Ar 가스의 혼합가스를 사용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.The dry etching process is a device isolation film forming method of a semiconductor device performed using a mixed gas of NH 3 , HF and Ar gas. 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
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KR20070080333A (en) * 2006-02-07 2007-08-10 주식회사 하이닉스반도체 Method of manufacturing a flash memeory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060037822A (en) * 2004-10-28 2006-05-03 주식회사 하이닉스반도체 Apparatus for high density plasma chemical vapor deposition and method for fabricating semiconductor device using the same
KR20070080333A (en) * 2006-02-07 2007-08-10 주식회사 하이닉스반도체 Method of manufacturing a flash memeory device

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