KR100953017B1 - Method of forming a semiconductor memory device - Google Patents

Method of forming a semiconductor memory device Download PDF

Info

Publication number
KR100953017B1
KR100953017B1 KR1020070064526A KR20070064526A KR100953017B1 KR 100953017 B1 KR100953017 B1 KR 100953017B1 KR 1020070064526 A KR1020070064526 A KR 1020070064526A KR 20070064526 A KR20070064526 A KR 20070064526A KR 100953017 B1 KR100953017 B1 KR 100953017B1
Authority
KR
South Korea
Prior art keywords
film
forming
memory device
ion implantation
delete delete
Prior art date
Application number
KR1020070064526A
Other languages
Korean (ko)
Other versions
KR20090000454A (en
Inventor
함철영
장민식
곽노열
박은실
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070064526A priority Critical patent/KR100953017B1/en
Publication of KR20090000454A publication Critical patent/KR20090000454A/en
Application granted granted Critical
Publication of KR100953017B1 publication Critical patent/KR100953017B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer

Abstract

본 발명은 반도체 기판상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 형성하는 단계, 제2 도전막 상에 금속막을 형성하는 단계, 금속막이 형성된 반도체 기판에 이온주입 공정을 실시하는 단계 및 이온주입 공정이 실시된 반도체 기판에 열처리 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.According to the present invention, a tunnel insulating film, a first conductive film, a dielectric film, and a second conductive film are formed on a semiconductor substrate, a metal film is formed on a second conductive film, and an ion implantation process is performed on a semiconductor substrate on which the metal film is formed. A method of forming a semiconductor memory device comprising the step of performing a heat treatment process on a semiconductor substrate subjected to the step and the ion implantation process.

게이트, 티타늄, 티타늄 실리사이드, 실리사이데이션, 비저항, 이온주입 Gate, titanium, titanium silicide, silicidation, resistivity, ion implantation

Description

반도체 메모리 소자의 형성 방법{Method of forming a semiconductor memory device}Method of forming a semiconductor memory device

도 1a 내지 도 1e는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a semiconductor memory device according to the present invention.

도 2는 열처리 온도별 티타늄 실리사이드의 비저항 값을 나타내는 그래프이다.2 is a graph showing a specific resistance value of titanium silicide according to heat treatment temperature.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 절연막100 semiconductor substrate 102 tunnel insulating film

104 : 제1 도전막 106 : 유전체막104: first conductive film 106: dielectric film

108 : 제2 도전막 110 : 금속막108: second conductive film 110: metal film

110a : 게이트 전극 112 : 하드 마스크 패턴110a: gate electrode 112: hard mask pattern

본 발명은 반도체 메모리 소자의 형성 방법에 관한 것으로, 특히 게이트 전 극의 비저항을 낮추는 반도체 메모리 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor memory device, and more particularly, to a method of forming a semiconductor memory device for lowering the specific resistance of a gate electrode.

반도체 메모리 소자의 크기가 줄어듦에 따라 비휘발성 메모리 소자로 각광받고 있는 플래시 메모리 소자(flash memory device)의 크기도 점차 줄어들고 있다. 소자의 크기가 소형화됨에 따라 집적도는 높아지고 있으며, 이러한 집적도를 증가시키기 위하여는 플래시 메모리 소자의 선폭 및 두께를 줄여야 한다.As the size of a semiconductor memory device is reduced, the size of a flash memory device, which has been spotlighted as a nonvolatile memory device, is gradually decreasing. As the size of the device becomes smaller, the degree of integration increases, and in order to increase the degree of integration, the line width and thickness of the flash memory device must be reduced.

일반적인 플래시 메모리 소자를 예로 들면, 다음과 같은 구조로 형성된다. 플래시 메모리 소자는 반도체 기판상에 전자의 터널링을 위한 터널 절연막, 전자가 저장되는 플로팅 게이트용 제1 도전막과 그 상부에 유전체막 및 콘트롤 게이트용 제2 도전막을 포함하여 구성된다. 이 중에서, 제2 도전막의 상부에는 게이트 전극막이 형성되는데, 게이트 전극막은 주로 금속막으로 형성된다.For example, a general flash memory device may be formed in the following structure. The flash memory device includes a tunnel insulating film for tunneling electrons on a semiconductor substrate, a first conductive film for floating gates in which electrons are stored, and a dielectric film and a second conductive film for control gates thereon. Among them, a gate electrode film is formed on the second conductive film, and the gate electrode film is mainly formed of a metal film.

한편, 소자의 집적도가 증가할수록 게이트 전극막의 선폭은 좁아지게 되며, 선폭이 좁아질수록 게이트 전극막의 비저항은 높아지게 된다. 게이트 전극막의 비저항이 높아지면 고온의 열이 발생하게 되고, 이로 인해 게이트에 디펙(defect)이 발생하여 소자의 신뢰도가 낮아질 수 있다.On the other hand, as the degree of integration of the device increases, the line width of the gate electrode film becomes narrower, and the narrower the line width, the higher the specific resistance of the gate electrode film becomes. When the resistivity of the gate electrode film is increased, high temperature heat is generated, which may cause defects in the gate, thereby lowering the reliability of the device.

본 발명이 이루고자 하는 기술적 과제는, 게이트 전극을 형성한 후, 이온주입 공정을 실시하여 게이트 전극 내에 도펀트(dopant)를 주입하여 활성화시킴으로써 게이트 전극의 비저항을 낮출 수 있다.According to an aspect of the present invention, after forming a gate electrode, an ion implantation process may be performed to inject and activate a dopant into the gate electrode to lower the specific resistance of the gate electrode.

또한, 열처리 공정시 온도를 조절함으로써 게이트 전극의 비저항을 더 낮출 수 있다.In addition, the specific resistance of the gate electrode may be further lowered by adjusting the temperature during the heat treatment process.

본 발명의 일 실시예에 따른 반도체 메모리 소자의 형성 방법은, 반도체 기판상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 형성한다. 제2 도전막 상에 금속막을 형성한다. 게이트 전극막이 형성된 반도체 기판에 이온주입 공정을 실시한다. 이온주입 공정이 실시된 반도체 기판에 열처리 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.In the method of forming a semiconductor memory device according to an embodiment of the present invention, a tunnel insulating film, a first conductive film, a dielectric film, and a second conductive film are formed on a semiconductor substrate. A metal film is formed on the second conductive film. An ion implantation process is performed on the semiconductor substrate on which the gate electrode film is formed. A method of forming a semiconductor memory device comprising the step of performing a heat treatment process on a semiconductor substrate subjected to the ion implantation process.

이온주입 공정이 실시된 반도체 기판을 열처리하는 단계 이후에, 게이트 전극막 상부에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴에 따라 식각 공정을 실시하여 게이트 전극막, 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 패터닝하는 단계를 포함한다.After the heat treatment of the semiconductor substrate subjected to the ion implantation process, a hard mask pattern is formed on the gate electrode layer, and an etching process is performed according to the hard mask pattern to form the gate electrode layer, the second conductive layer, the dielectric layer, and the first layer. Patterning the first conductive film and the tunnel insulating film.

게이트 전극막은 티타늄막으로 형성할 수 있으며, 티타늄막은 화학적 기상 증착법(CVD)으로 300Å 내지 800Å의 두께로 형성하는 것이 바람직하다.The gate electrode film may be formed of a titanium film, and the titanium film is preferably formed in a thickness of 300 kPa to 800 kPa by chemical vapor deposition (CVD).

이온주입 공정은 N-타입의 도펀트(dopant)를 주입하며, 도펀트는 비소(As), 인(P) 또는 안티몬(Sb) 중 어느 하나를 포함하는 5가 원소들 중 어느 하나를 사용할 수 있고, 이온주입 공정은 10keV 내지 100keV의 에너지를 가하여 실시하는 것이 바람직하다.The ion implantation process injects an N-type dopant, and the dopant may use any one of pentavalent elements including any one of arsenic (As), phosphorus (P) or antimony (Sb), The ion implantation step is preferably performed by applying an energy of 10 keV to 100 keV.

또한, 열처리 공정은 800℃ 내지 900℃의 온도에서 실시하는 것이 바람직하다.In addition, it is preferable to perform a heat processing process at the temperature of 800 degreeC-900 degreeC.

삭제delete

삭제delete

삭제delete

삭제delete

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1e는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a semiconductor memory device according to the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 전자가 터널링(tunneling) 되는 터널 절연막(102), 플로팅 게이트용 제1 도전막(104), 유전체막 및 콘트롤 게이트용 제2 도전막(108)을 순차적으로 적층한다. 터널 절연막(102)은 산화막으로 형성할 수 있다. 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다. 유전체막(106)은 산화막-질화막-산화막이 적층된 층(layer)으로 형성할 수 있다. 제2 도전막(108)은 폴리실리콘막으로 형성하는 것이 바람직하다. 제2 도전막(108)은 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성할 수 있으며, 이때 500℃ 내지 550℃의 온도에서 형성하는 것이 바람직하다. 폴리실리콘막은 500Å 내지 1000Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 1A, a tunnel insulating film 102 in which electrons are tunneled on a semiconductor substrate 100, a first conductive film 104 for floating gates, a dielectric film and a second conductive film 108 for control gates are described. Laminated sequentially. The tunnel insulating film 102 may be formed of an oxide film. It is preferable that the first conductive film 104 is formed of a polysilicon film. The dielectric film 106 may be formed of a layer in which an oxide film-nitride film-oxide film is stacked. The second conductive film 108 is preferably formed of a polysilicon film. The second conductive film 108 may be formed by chemical vapor deposition (CVD), and it is preferable to form the second conductive film 108 at a temperature of 500 ° C to 550 ° C. The polysilicon film is preferably formed to a thickness of 500 kPa to 1000 kPa.

도 1b를 참조하면, 제2 도전막(108) 상부에 금속막(110)을 형성한다. 금속막(110)은 티타늄(titanium; Ti)으로 형성하는 것이 바람직하다. 금속막(110)을 텅스텐(tungsten; W)으로 형성할 수도 있지만, 텅스텐(W)은 비저항이 크기 때문에 소자가 동작할 때 고온(high temperature)이 발생할 수 있다. 이렇게 발생한 고온에 의해 텅스텐(W)막에 결함이 발생할 수 있으며, 이러한 결함은 소자의 신뢰성을 낮추는 요인이 될 수가 있다. 이에 따라, 고온에서도 낮은 비저항 값을 갖는 티타늄(Ti)을 사용하는 것이 바람직하다. 티타늄(Ti)의 금속막(110)은 화학적 기상 증착법(CVD)으로 300Å 내지 800Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 1B, a metal film 110 is formed on the second conductive film 108. The metal film 110 is preferably formed of titanium (Ti). Although the metal film 110 may be formed of tungsten (W), since the tungsten (W) has a high specific resistance, high temperature may occur when the device operates. The high temperature thus generated may cause defects in the tungsten (W) film, and such defects may cause deterioration of device reliability. Accordingly, it is preferable to use titanium (Ti) having a low specific resistance even at high temperatures. The metal film 110 of titanium (Ti) is preferably formed to have a thickness of 300 kPa to 800 kPa by chemical vapor deposition (CVD).

도 1c를 참조하면, 금속막(110)의 비저항을 낮추기 위하여 금속막(110) 내에 이온(불순물)을 주입하는 이온주입 공정을 실시한다. 구체적으로 설명하면 다음과 같다. Referring to FIG. 1C, an ion implantation process of implanting ions (impurities) into the metal film 110 is performed to lower the specific resistance of the metal film 110. Specifically, it is as follows.

금속막(110)이 형성된 반도체 기판(100)에 이온주입 공정을 실시한다. 이온 주입 공정은 N-타입(type)의 도펀트(dopant)를 금속막(도 1b의 110)에 주입하는 공정으로, 10keV 내지 100keV의 에너지를 가하여 실시하는 것이 바람직하다. 사용되는 도펀트는 예를 들면, 비소(arsenic; As), 인(phosphorus; P) 또는 안티몬(antimony; Sb)과 같은 5가 원소들 중 어느 하나를 사용할 수 있다.An ion implantation process is performed on the semiconductor substrate 100 on which the metal film 110 is formed. The ion implantation process is a process of implanting an N-type dopant into the metal film 110 (in FIG. 1B), and is preferably performed by applying an energy of 10 keV to 100 keV. The dopant used may be any one of pentavalent elements such as, for example, arsenic (As), phosphorus (P), or antimony (Sb).

도 1d를 참조하면, 이온주입 공정으로 금속막(도 1c의 110) 내에 도펀트가 주입되어 있으나, 아직 활성화되지 않은 상태이므로, 이를 활성화시키기 위하여 금속막(도 1c의 110)이 형성된 반도체 기판(100)에 열처리 공정을 실시한다.Referring to FIG. 1D, the dopant is implanted into the metal film 110 of FIG. 1C by an ion implantation process. However, since the dopant is not yet activated, the semiconductor substrate 100 on which the metal film 110 is formed to activate the dopant is implanted. ) Is subjected to a heat treatment step.

열처리 공정은 이온주입된 이온들을 활성화시켜 금속막(도 1c의 110)의 비저항을 1차로 낮추어 주는 역할을 한다. 또한, 열처리 공정은 티타늄(Ti)으로 형성된 금속막(도 1c의 110)을 티타늄 실리사이드(TixSiy)의 게이트 전극(110a)으로 변형시키면서 2차로 비저항을 더 낮추는 역할을 하기도 한다. 2차로 비저항을 더 낮추기 위해서는 열처리 공정의 온도를 적합하게 조절해 주어야 하는데 이에 대하여, 도 2를 참조하여 구체적으로 설명하도록 한다.The heat treatment process serves to lower the specific resistance of the metal film (110 in FIG. 1C) by activating the ion implanted ions. In addition, the heat treatment process serves to further lower the specific resistance while deforming the metal film (110 of FIG. 1C) formed of titanium (Ti) to the gate electrode 110a of titanium silicide (TixSiy). In order to further lower the specific resistance, the temperature of the heat treatment process should be appropriately adjusted, which will be described in detail with reference to FIG. 2.

도 2는 열처리 온도별 티타늄 실리사이드의 비저항 값을 나타내는 그래프이다.2 is a graph showing a specific resistance value of titanium silicide according to heat treatment temperature.

도 2를 참조하면, 폴리실리콘막 상에 티타늄(Ti)이 적층된 반도체 기판을 열처리하면 티타늄막(또는, 티타늄과 폴리실리콘막의 경계면)은 티타늄 실리사이드막(TixSiy)으로 변형된다. 이를 실리사이데이션(silicidation)이라 부르기도 한다. 티타늄 실리사이드막(TixSiy)은 열처리 공정의 온도에 따라 상 전이(phase change) 하며, 이에 따라 비저항 값도 달라진다. 티타늄 실리사이드막(TixSiy)을 퍼니스(furnace) 타입의 급속열처리공정(RTP)으로 열처리 한 경우, 그래프에서 보듯이, 티타늄 실리사이드막(TixSiy)의 비저항(Rs)은 625℃ 내지 750℃의 온도 구간에서 준안정적(metastable)인 값(13 내지 23 ohm/sq.)을 가진다. 이처럼, 온도 변화에 따라 비저항 값이 달라지면 소자가 안정적으로 동작하기가 어렵다. 하지만, 800℃ 내지 900℃의 온도 구간에서 비저항은 변화가 거의 없는 안정적인(stable) 값을 갖게 되며, 다른 온도 구간에 비해 비저항이 가장 낮은 값(2 내지 4 ohm/sq.)을 갖게된다. 이에 따라, 비저항 값이 낮아야 하는 게이트 전극에 바람직하게 적용할 수 있다. Referring to FIG. 2, when a semiconductor substrate on which titanium (Ti) is stacked is heat-treated on a polysilicon film, the titanium film (or an interface between titanium and a polysilicon film) is transformed into a titanium silicide film (Ti x Si y ). This is also called silicidation. The titanium silicide layer (Ti x Si y ) has a phase change according to the temperature of the heat treatment process, and thus the specific resistance value also changes. When the titanium silicide film (Ti x Si y ) is heat-treated by a furnace type rapid heat treatment (RTP), as shown in the graph, the specific resistance (Rs) of the titanium silicide film (Ti x Si y ) is from 625 ° C. to It has a metastable value (13 to 23 ohm / sq.) At a temperature range of 750 ° C. As such, it is difficult for the device to operate stably when the specific resistance value changes according to temperature change. However, the specific resistance in the temperature range of 800 ℃ to 900 ℃ has a stable value almost unchanged, and has a lowest specific resistance (2 to 4 ohm / sq.) Compared to the other temperature range. Accordingly, the present invention can be suitably applied to a gate electrode having a low resistivity value.

따라서, 도 1d에서 열처리 공정은 이온주입된 도펀트를 활성화시키기 위해서는 800℃ 내지 900℃의 온도보다 낮은 온도에서 실시할 수 있지만, 게이트 전극(110a)의 비저항을 더 낮추기 위해서 800℃ 내지 900℃의 온도에서 실시하는 것이 바람직하다. Therefore, in FIG. 1D, the heat treatment process may be performed at a temperature lower than a temperature of 800 ° C. to 900 ° C. to activate the ion implanted dopant, but a temperature of 800 ° C. to 900 ° C. to further lower the specific resistance of the gate electrode 110a. It is preferable to carry out at.

도 1e를 참조하면, 게이트 전극(110a) 상부에 워드라인 패턴을 갖는 하드 마스크 패턴(112)을 형성한다. 하드 마스크 패턴(112)에 따라 식각 공정을 실시하여 게이트 전극(110a), 제2 도전막(108), 유전체막(106), 제1 도전막(104) 및 터널 절연막(102)을 패터닝 한다. Referring to FIG. 1E, a hard mask pattern 112 having a word line pattern is formed on the gate electrode 110a. An etching process is performed according to the hard mask pattern 112 to pattern the gate electrode 110a, the second conductive layer 108, the dielectric layer 106, the first conductive layer 104, and the tunnel insulating layer 102.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명은, 게이트 전극 내에 도펀트를 주입하고, 이를 활성화 시킴으로써 게이트 전극의 비저항을 낮출 수 있다. 또한, 이온주입 후, 열처리 공정의 온도를 조절함으로써 게이트 전극의 비저항을 더 낮출 수 있으며, 비저항의 변화가 거의 없는 안정적인 상태의 게이트 전극을 형성할 수 있다. The present invention can lower the specific resistance of the gate electrode by injecting a dopant into the gate electrode and activating the dopant. In addition, by adjusting the temperature of the heat treatment step after the ion implantation, the specific resistance of the gate electrode can be further lowered, and a stable gate electrode having almost no change in the specific resistance can be formed.

게이트 전극의 비저항을 안정적으로 낮춤으로써, 반도체 소자의 동작시 발생하는 열의 온도를 낮출 수 있으며, 고온에 의한 결함율을 감소시켜 반도체 소자의 신뢰도를 향상시킬 수 있다.By stably lowering the specific resistance of the gate electrode, the temperature of heat generated during operation of the semiconductor device can be lowered, and the reliability of the semiconductor device can be improved by reducing the defect rate caused by the high temperature.

Claims (17)

반도체 기판상에 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막을 순차적으로 형성하는 단계;Sequentially forming a tunnel insulating film, a first conductive film, a dielectric film, and a second conductive film on a semiconductor substrate; 상기 제2 도전막 상에 금속막을 형성하는 단계;Forming a metal film on the second conductive film; 상기 금속막에 이온주입 공정을 실시하여 불순물을 주입하는 단계; 및Implanting impurities by performing an ion implantation process on the metal film; And 상기 이온주입 공정이 실시된 상기 금속막에 열처리 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.And performing a heat treatment process on the metal film subjected to the ion implantation process. 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정을 실시한 후에,After performing the heat treatment step, 상기 금속막 상부에 하드 마스크 패턴을 형성하는 단계; 및Forming a hard mask pattern on the metal layer; And 상기 하드 마스크 패턴에 따라 식각 공정을 실시하여 상기 금속막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 및 상기 터널 절연막을 패터닝하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.And etching the metal film, the second conductive film, the dielectric film, the first conductive film, and the tunnel insulating film by performing an etching process according to the hard mask pattern. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 티타늄막으로 형성하는 반도체 메모리 소자의 형성 방법.And the metal film is formed of a titanium film. 제 3 항에 있어서,The method of claim 3, wherein 상기 티타늄막은 화학적 기상 증착법(CVD)으로 300Å 내지 800Å의 두께로 형성하는 반도체 메모리 소자의 형성 방법.The titanium film is a method of forming a semiconductor memory device to form a thickness of 300 ~ 800CVD by chemical vapor deposition (CVD). 제 1 항에 있어서,The method of claim 1, 상기 이온주입 공정은 N-타입의 불순물을 주입하는 반도체 메모리 소자의 형성 방법.The ion implantation process is a method of forming a semiconductor memory device for implanting N-type impurities. 제 5 항에 있어서,The method of claim 5, 상기 불순물은 비소(As), 인(P) 또는 안티몬(Sb)을 포함하는 5가 원소들 중 어느 하나가 사용되는 반도체 메모리 소자의 형성 방법.The impurity is a method of forming a semiconductor memory device in which any one of the pentavalent elements including arsenic (As), phosphorus (P) or antimony (Sb) is used. 제 1 항에 있어서,The method of claim 1, 상기 이온주입 공정은 10keV 내지 100keV의 에너지를 가하여 실시하는 반도체 메모리 소자의 형성 방법.The ion implantation process is performed by applying an energy of 10keV to 100keV. 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정은 800℃ 내지 900℃의 온도에서 실시하는 반도체 메모리 소자의 형성 방법.The heat treatment step is a method of forming a semiconductor memory device carried out at a temperature of 800 ℃ to 900 ℃. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정은 상기 금속막의 저항을 낮추기 위한 온도에서 실시하는 반도체 메모리 소자의 형성 방법.And the heat treatment step is performed at a temperature for lowering the resistance of the metal film.
KR1020070064526A 2007-06-28 2007-06-28 Method of forming a semiconductor memory device KR100953017B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070064526A KR100953017B1 (en) 2007-06-28 2007-06-28 Method of forming a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070064526A KR100953017B1 (en) 2007-06-28 2007-06-28 Method of forming a semiconductor memory device

Publications (2)

Publication Number Publication Date
KR20090000454A KR20090000454A (en) 2009-01-07
KR100953017B1 true KR100953017B1 (en) 2010-04-14

Family

ID=40483643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070064526A KR100953017B1 (en) 2007-06-28 2007-06-28 Method of forming a semiconductor memory device

Country Status (1)

Country Link
KR (1) KR100953017B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900000436B1 (en) * 1985-05-29 1990-01-30 미쓰비시전기 주식회사 Manufactur of semiconductor device
KR19990040550A (en) * 1997-11-19 1999-06-05 구본준 Method for manufacturing gate flash cell of semiconductor device
US20020009853A1 (en) 2000-06-30 2002-01-24 Byung Hee Cho Method of manufacturing a flash memory device
KR20060068462A (en) * 2004-12-16 2006-06-21 삼성전자주식회사 Device and manufacturing method of non-volatile memory device for improving the erasing efficiency

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900000436B1 (en) * 1985-05-29 1990-01-30 미쓰비시전기 주식회사 Manufactur of semiconductor device
KR19990040550A (en) * 1997-11-19 1999-06-05 구본준 Method for manufacturing gate flash cell of semiconductor device
US20020009853A1 (en) 2000-06-30 2002-01-24 Byung Hee Cho Method of manufacturing a flash memory device
KR20060068462A (en) * 2004-12-16 2006-06-21 삼성전자주식회사 Device and manufacturing method of non-volatile memory device for improving the erasing efficiency

Also Published As

Publication number Publication date
KR20090000454A (en) 2009-01-07

Similar Documents

Publication Publication Date Title
JP5113316B2 (en) Method of forming a virtual ground array non-volatile semiconductor memory device
US20150008500A1 (en) Non-volatile semiconductor memory and method for producing non-volatile semiconductor memory
JP2001308207A (en) Method for fabricating nonvolatile semiconductor memory device
JPH11135454A (en) Method for improving thermal stability of metallic polycide structure
US7064032B2 (en) Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells
US20080093663A1 (en) Nonvolatile memory device and method for forming the same
JP2006508548A (en) Field effect transistor drain / source extension structure with doped high-k sidewall spacers
JP2008244108A (en) Semiconductor device and method of manufacturing the same
JP2009527900A (en) Method of manufacturing an integrated circuit with embedded non-volatile memory
US20080160784A1 (en) Method of manufacturing semiconductor device
KR100683854B1 (en) Methods of forming non-volatile memory device
KR100953017B1 (en) Method of forming a semiconductor memory device
KR100596772B1 (en) Method of manufacturing w gate mosfet device using damascene process
KR20080041478A (en) Non-volatile memory device having charge trapping layer and method for fabricating the same
JP2004056066A (en) Forming method for double junction region and forming method for transfer transistor using the same
US9111756B2 (en) Integrated circuits with protected resistors and methods for fabricating the same
KR101030667B1 (en) Method of forming semiconductor memory device
US20070275531A1 (en) Method of manufacturing flash memory device
KR20100012633A (en) Non-volatile memory device and method for fabricating the same
KR100756766B1 (en) Method for manufacturing a semiconductor device
KR100318260B1 (en) Manufacturing method of semiconductor device
KR100843061B1 (en) Method of manufacturing a non-volatile memory device
KR100800777B1 (en) Method of manufacturing semiconductor
KR100321720B1 (en) A method for forming gate electrode with tungsten polycide structure in MOS transistor
KR20000041468A (en) Method of forming polycide gate electrode by using silicon film of amorphous phase

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee