KR100945962B1 - 백플레인 신호 채널 내에서의 신호 매칭 장치, 방법 및시스템 - Google Patents

백플레인 신호 채널 내에서의 신호 매칭 장치, 방법 및시스템 Download PDF

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Abstract

본 발명은 전면 및 후면을 가지며, 그 내부에 하나 이상의 신호 채널을 각각 포함하는 복수의 도전층을 포함하는 인쇄 회로 기판과, 전면으로부터 후면으로 연장되며, 적어도 하나의 신호 채널에 전기적으로 결합되는 스터브와, 스터브 및 그라운드에 전기적으로 결합된 임피던스 매칭 터미널을 포함하는 장치에 관한 것이다. 본 발명은 또한 전면과 후면을 포함하며 그 내부에 하나 이상의 신호 채널을 각각 포함하는 복수의 도전층과, 전면으로부터 후면으로 연장되는 스터브를 포함하고, 상기 스터브가 적어도 하나의 신호 채널에 전기적으로 결합되고 인쇄 회로 기판에 부착된 소자로부터 신호를 수신하도록 설계되는, 인쇄 회로 기판을 제공하는 단계와, 임피던스 매칭 터미널을 스터브 및 그라운드에 결합시키는 단계를 포함하는 방법에 관한 것이다.

Description

백플레인 신호 채널 내에서의 신호 매칭 장치, 방법 및 시스템{APPARATUS AND METHOD FOR IMPEDANCE MATCHING IN A BACKPLANE SIGNAL CHANNEL}
본 발명은 일반적으로 백플레인 신호 채널에서의 통신에 관한 것으로, 특히 백플레인 신호 채널에서의 임피던스 매칭을 통한 신호 품질 개선에 관한 것이다.
도 1a는 백플레인(102)으로 알려진 인쇄 회로 기판을 포함하는 블레이드 서버(100)의 일실시예를 도시한 것이다. 블레이드(104)는 일실시예에서는 서버로서, 소켓(106)을 사용하여 백플레인(102)에 기계적으로 부착되고 전기적으로 결합된다. 블레이드(104)는 백플레인(102)을 사용하여, 백플레인(102) 내의 신호 채널(110)을 통해 백플레인에 결합된 다른 블레이들과 통신한다. 블레이드(104)는 백플레인의 두께를 통해 연장되는 하나 이상의 스터브(112)를 통해 신호 채널(110)과 통신한다. 예를 들어, 블레이드(104), 보다 구체적으로는 블레이드(104) 상의 회로는 스터브(112)를 통해 채널(110)과 통신한다.
도 1a는 스터브(112)를 통해 블레이드에 의해 신호가 송신 또는 수신될 때 발생하는 현상을 도시하고 있다. 예를 들어, 블레이드(104)로부터 발생하는 신호 가 스터브(112)로 진행하면, 그 신호의 제 1 부분(118)이 스터브로 진행하여 채널(110)로 이동한다. 그러나, 신호의 제 2 부분(116)은 스터브(112)의 종단부로 진행한다. 신호의 제 2 부분(116)은 스터브의 종단부(114)에 도달하면, 종단부로부터 반사되어 다시 스터브(112)로 진행하여 적어도 부분적으로 채널(110)로 진행한다. 신호의 데이터 레이트가 낮고 신호 채널(112)의 길이가 작으면, 서터브 종단으로부터의 신호의 반사는 일반적으로 심각한 문제를 일으키지 않지만, 신호의 데이터 레이트가 높고 신호 채널(112)의 길이(L)가 크면, 보다 심각한 문제가 발생하기 시작한다.
도 1c 및 1d는 신호 채널(112)이 길고 데이터 레이트가 높은 차동 신호에 의해 발생하는 문제점을 도시하고 있다. 도 1b는 도 2a의 블레이드(204) 상의 위치에서 정의 입력 전압(Vinp)과 부의 입력 전압(Vinn) 사이의 전압차에 의해 측정된 차동 입력 신호를 도시한 것이다. 도 1c는 도 2a의 블레이드(204) 상의 위치에서 정의 출력 전압(Voutp)과 부의 출력 전압(Voutn) 사이의 전압차에 의해 측정된 차동 전압 신호를 도시한 것이다. 일반적으로, 도 1b 및 1c는 잘 알려져 있는 차동 신호의 "오픈 아이(open eye)" 패턴 특징을 보여주며, 완벽한 통신 시스템에서, 입력에서의 아이 패턴(eye pattern)은 출력에서 완벽하게 복제된다. 즉 도 1c의 출력 패턴은 도 1b의 입력 패턴과 정확히 유사할 것이다. 두 도면은, 도 1a에서 논의한 신호 반사 현상 때문에, 예상 "오픈 아이" 패턴이 입력에서 다소 왜곡되고 출력에서는 훨씬 더 많이 왜곡됨을 보여준다. 이렇게 많은 왜곡은, 도 1c에 도시된 바와 같이, "오픈 아이" 패턴이 닫힐 때 발생할 수 있는데, 이는 기본적으로 신호 가 스크램블되었음을 의미한다. 전압 확산(voltage spread) 또한 협소해졌는데, 이는 신호 에너지가 블레이드들 사이에서 손실되었다는 것을 의미하다. 무엇보다도 이것은 신호 수신시에 신호를 디코딩하는 것을 어렵게 만든다.
이 문제를 해결하는 현재의 방법들은 신호를 수신하는 블레이드의 회로 내에서 차동 신호를 조절하고 디코딩하려고 하는 능동적인 해법에 초점을 두고 있다. 그러나, 이들 현재의 해법들은 복잡하고 비용이 많이 든다. 기존의 한 수동적인 방법은 단순히 입력에서 신호 파워를 증가시키는 것이다. 불행히도, 이 방법은 출력에서 전압 확산에만 영향을 미칠 뿐, 입력과 출력 사이에서 발생하는 "아이(eye)"의 닫힘에 대해서는 아무 작용도 하지 않는다.
도 1a는 서버 블레이드와 백플레인과의 통신 및 백플레인을 통한 서버 블레이드의 통신을 도시한 단면도.
도 1b는 도 1a에 도시된 바와 같은 서버의 일실시예에서의 차동 입력 전압대 시간의 그래프.
도 1c는 도 1a에 도시된 바와 같은 서버의 일실시예에서의 차동 출력 전압대 시간의 그래프.
도 2a는 본 발명에 따른 블레이드 서버의 일실시예의 정면도.
도 2b는 도 2a의 블레이드 서버와 같은 블레이드 서버의 일실시예에서의 차동 입력 전압대 시간의 그래프.
도 2c는 도 2a의 블레이드 서버와 같은 블레이드 서버의 일실시예에서의 차동 출력 전압대 시간의 그래프.
도 3은 임피던스 매칭 터미널의 그라운딩의 일실시예를 도시한 백플레인의 일실시예의 단면도.
도 4a 내지 4e는 저항기, 캐패시터 및 인덕터의 조합을 사용하는 임피던스 매칭 터미널의 실시예의 개략도.
도 5a 내지 5b는 저항기 및 캐패시터를 사용하는 임피던스 매칭 터미널의 실시예의 개략도.
도 6a 내지 6b는 저항기 및 인덕터를 사용하는 임피던스 매칭 터미널의 실시예의 개략도.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다. 도면에서 유사한 참조번호는 특별한 언급이 없는 한 도면 전체에 걸쳐서 유사한 부분을 지칭한다.
백플레인 신호 채널에서 임피던스 매칭을 위한 시스템 및 방법의 실시예를 설명한다. 이하의 설명에서, 본 발명의 실시예를 완전하게 이해할 수 있도록 많은 특정 세부사항을 설명할 것이다. 그러나, 당업자라면 본 발명이 이들 특정 세부사항들 중 하나 이상 없이 또는 다른 방법들, 구성요소들, 재료 등으로 실시될 수 있다는 것을 알 수 있을 것이다. 다른 예에서는, 잘 알려진 구성, 재료 또는 동작을 상세히 설명하지 않지만, 이들은 본 발명의 범주 내에 포함된다.
본 명세서 전체에 걸쳐서, "일실시예"는 그 실시예와 관련하여 설명하는 특정 피처, 구성 또는 특징이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에서 "일실시예에서"란 표현은 반드시 동일 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구성 또는 특징은 하나 이상의 실시예에서 적절한 방식으로 조합될 수도 있다.
도 2a는 본 발명에 따른 블레이드 서버(200)를 포함하는 장치의 일실시예를 도시한 것이다. 여기서는 설명을 위해 블레이드 서버를 사용하지만, 다른 실시예에서는 장치(200)가 블레이드 서버 외의 다른 것이 될 수도 있다. 블레이드 서버(200)는 제 1 블레이드(206) 및 제 2 서버 블레이드(204)를 포함하며, 이들은 모두 백플레인에 전기적으로 그리고 기계적으로 결합된다. 블레이드(204, 206)는 백플레인의 두께를 통해 연장되는 하나 이상의 스터브를 사용하여 백플레인 내의 신호 채널(212)에 전기적으로 결합된다. 예를 들면, 블레이드(206), 보다 구체적으로는 블레이드(206) 상의 회로는 스터브(216)에 전기적으로 결합되는 트레이스(218)를 통해, 그리고 스터브(214)에 전기적으로 결합되는 트레이스(220)에 의해 신호 채널(212)에 결합된다. 이와 유사하게, 블레이드(204) 상의 회로는 스터브(234)에 전기적으로 결합되는 트레이스(224)를 통해, 그리고 스터브(232)에 전기적으로 결합되는 트레이스(226)에 의해 신호 채널(212)에 결합된다. 신호 채널(212)로의 전기적인 결합 덕분에, 블레이드(204 206)는 백플레인(202) 내의 신호 채널(212)을 통해 서로 통신할 수 있다.
백플레인(202)은 블레이드(204, 206)가 결합되어 있는 전면과 임피던스 매칭 터미널(228, 230)과 같은 부품들이 결합되어 있는 후면을 포함한다. 백플레인(202)의 일실시예에서, 백플레인은 절연층(221)에 의해 서로 분리된 복수의 도전층(222)을 포함하는 인쇄 회로 기판이다. 도전층들은 신호층과 그라운드층 사이에서 교호한다. 예를 들어 하나의 특정 층이 신호층이면 스택 내의 그 다음 층은 그라운드층이다(도 3 참조). 일실시예에서, 도전층은 구리와 같은 금속으로 이루어지지만, 다른 실시예에서는 도전층이 다른 금속 또는 비금속 도전체로 이루어질 수도 있다. 마찬가지로, 일실시예에서는 절연층(221)이 미국 뉴욕주 멜빌레에 위치한 파크 일렉트로케미컬사(Park Electrochemical Corp.)의 넬코 캘리포니아 자회사 제품인 FR4 또는 Nelco 4000-13과 같은 유전체로 이루어진다.
백플레인(202)의 전면은 소켓(208) 및 소켓(210)을 포함하는데, 소켓(208)을 통해 블레이드(206)가 백플레인(202)에 기계적으로 부착되고 전기적으로 결합되고, 소켓(210)을 통해 블레이드(204)가 백플레인(202)에 기계적으로 부착되고 전기적으로 결합된다. 스터브(214, 216)는 백플레인의 두께를 통해 연장되며 블레이드(206)를 소켓(208)을 통해 신호 채널(212)에 전기적으로 결합시키는데 사용된다. 이와 유사하게, 스터브(232, 234)는 백플레인(202)의 두께를 통해 연장되며 블레이드(204)를 소켓(210)을 통해 신호 채널(212)에 전기적으로 결합시키는데 사용된다. 일실시예에서, 스터브(214, 216, 232, 234)는 백플레인 내의 도전층들 중 하나에만 전기적으로 결합되고 나머지 도전층들로부터는 절연되며, 도시된 실시예에서, 스터브(214, 216, 232, 234)는 신호 채널(212)에 전기적으로 결합되어 있다. 도면에 도시되어 있지 않지만, 일실시예에서는 신호 채널(212)이 차동 신호를 전송할 수 있는 한 쌍의 채널을 포함한다. 신호 채널이 차동 채널 쌍을 포함하는 경우, 스터브(214, 234)가 이 쌍 내의 채널들 중 한 채널에 결합될 수 있고, 스터브(216, 232)는 이 쌍 내의 다른 채널에 결합된다. 이 구성에서, 블레이드(206, 204)는 차동 신호를 통해 서로 통신한다.
블레이드(204, 206)는 각각 소켓(108, 110)을 이용하여 백플레인(102)에 기계적으로 부착되고 전기적으로 결합된다. 일실시예에서, 블레이드(204, 206)는 독립적인 서버일 수 있다. 예를 들어, 블레이드(206)를 살펴보면, 이 블레이드는 마이크로프로세서(236)와 같은 부품 및 다양한 실시예에서, RAM(random access memory), DRAM(dynamic random access memory), SRAM(static random access memory), SDRAM(static dynamic random access memory), RAM(read-only memory) 또는 플래시 메모리일 수 있는 메모리(238)를 포함한다. 블레이드(204, 206)의 다른 실시예는 서버 외의 다른 장치일 수 있고, 프로세서(236) 및 메모리(238) 보다 많거나 또는 적거나 또는 그 외의 다른 부품을 포함할 수 있다. 또한, 도시된 실시예에서 부품들은 볼 그리드 어레이(BGA)를 사용하여 블레이드에 결합되지만, 다른 실시예에서는 이들 부품이 다른 방식으로 블레이드에 결합될 수 있다.
임피던스 매칭 터미널(228)은 하나 이상의 스터브(214, 216) 및 그라운드에 전기적으로 결합된다. 이와 유사하게, 임피던스 매칭 터미널(230)은 하나 이상의 스터브(232, 234) 및 그라운드에 결합된다. 도시된 실시예에서, 임피던스 매칭 터미널(228, 230)은 모두 각 스터브와 그라운드에 결합되는 한 쌍의 저항기를 포함한 다. 도면에는 외부 그라운드(예를 들어, 블레이드 서버(200) 상에 없는 그라운드)에 접속된 것으로 도시되어 있지만, 임피던스 매칭 터미널은 블레이드 서버 자체에 그라운드될 수도 있다(도 3 참조). 도면에는 가변 저항기가 도시되어 있지만, 다른 실시예에서는 고정 저항기가 사용될 수 있다. 또 다른 실시예에서는, 고정 또는 가변 저항기 대신에 또는 이들에 추가적으로 캐패시터 및 인덕터와 같은 다른 전기 소자를 포함하는 임피던스 매칭 터미널이 사용될 수 있다(도 4a 내지 4d, 5a 내지 5b, 6a 내지 6b, 도 7 참조). 또 다른 실시예에서는, 저항기 , 캐패시터 및 인덕터 외의 전기 소자가 이들 소자들 대신에 또는 추가적으로 사용될 수 있다.
임피던스 매칭 터미널에 사용된 저항, 캐패시턴스, 인덕턴스의 특정 값은 스터브와 신호 채널을 통해 전송된 신호의 데이터 레이트 및 신호 채널의 길이(L)와 같은 요인들에 의존할 것이다. 예를 들면, 저항기가 임피던스 매칭 터미널로서 사용될 때, 초당 약 9 기가비트 이상의 데이터 레이트(10Gbps)로 신호를 운반하는 약 9 인치 이상의 길이를 갖는 신호 채널의 경우, 약 25 옴의 저항이 최적인 것으로 밝혀졌다. 임피던스 매칭 터미널이 저항기인 다른 실시예에서는, 신호 채널이 보다 길수록 보다 낮은 저항을 요구할 것으로 예상된다.
도 2b 및 2c는 도 2a에 도시된 스터브 단부에 임피던스 매칭 터미널을 부착하는 효과를 도시하고 있다. 도 2b는 도 2a의 블레이드(206) 상의 위치에서 정의 입력 전압(Vinp)과 부의 입력 전압(Vinn) 사이의 전압 차에 의해 측정된 차동 입력 신호를 도시한 것이다. 도 2c는 도 2a의 블레이드(204) 상의 위치에서 정의 출력 전압(Voutp)과 부의 출력 전압(Voutn) 간의 전압 차에 의해 측정된 차동 출력 신호 를 도시한 것이다.
도 2b는 스터브 종단에 부착된 임피던스 매칭 터미널의 결과로서, 차동 신호와 관련된 "오픈 아이(open eye)" 패턴을 나타낸다. 이와 유사하게, 차동 출력 신호가 스터브 종단으로부터 신호 반사에 의해 이전에 왜곡되었으므로, 도 2c는 이제 차동 신호와 관련된 "오픈 아이" 패턴을 나타낸다. 도 2c에서 눈의 중간의 음영 사각형은 PICMG(PCI industrial Computer Manufacturers)에 의해 2003년 1월에 간행된 ATCA(Advanced Telecom Computing Architecture) 3.0 표준에 의해 부과된 설계 요건을 나타낸다. ATCA 표준은 신호가 디코딩될 수 있도록 신호 내의 적어도 0.2 볼트 확산을 요구한다. 따라서, 임피던스 매칭 터미널은 긴 신호 채널 및 높은 데이터 레이트에 대한 이 사양에 대해 실질적으로 영향을 미친다. 완벽한 통신 시스템에서, 입력에서의 아이 패턴은 출력에서 완벽하게 복제될 것이다. 즉, 도 2b의 출력 패턴은 도 2c의 입력 패턴과 정확히 유사할 것이다. 그러나, 도 2c는 신호의 전압 확산이 신호 채널에서 손실된 신호 에너지로 인해 여전히 감소하더라도, 출력 패턴의 "오픈 아이"가 더 이상 닫히지 않는다는 것을 나타낸다.
도 3은 임피던스 매칭 터미널을 접지시키는 일실시예를 도시한 백플레인(300)의 일실시예를 도시한 도면이다. 백플레인(300)은 신호층(302)과 그라운드층(304)을 교대로 포함하며, 그라운드층과 신호층을 분리시키는 절연층(306)을 갖는 인쇄 회로 기판이다. 스터브(310)는 백플레인(300)의 두께를 통해 연장되고, 도전층들 중 한 층에 형성되는 신호 채널(308)에 전기적으로 결합된다. 임피던스 매칭 터미널(312)은 스터브(310)에 전기적으로 결합되고 백플레인(300) 내의 그라 운드층(304)에 그것을 결합시킴으로써 접지된다. 도시된 실시예에서, 임피던스 매칭 터미널은 백플레인(300)의 후면에 가장 가까운 그라운드층(304)에서 접지되지만, 다른 실시예에서는 임피던스 매칭 터미널이 백플레인 내의 다른 층에서 접지될 수 있다. 임피던스 매칭 터미널(312)이 하나보다 많은 그라운드를 요구하는 경우(도 4a 내지 4d, 5a 내지 5b, 6a 내지 6b 및 도 7 참조), 이들 그라운드는 백플레인(300) 내의 동일 그라운드층에 결합될 수 있거나 또는 다른 그라운드층에 결합될 수 있다.
도 4a 내지 4e는 도 2a에 도시된 장치(200)에 사용될 수 있는 임피던스 매칭 터미널의 실시예를 도시하고 있다. 도 4a는 가변 분로 캐패시터(Cp)와 후속하는 가변 인라인(in-line) 저항기(Rp) 및 가변 인라인 인덕터(Ls)를 포함하는 일실시예를 도시한 것이다. 다른 실시예에서, 이들 소자들은 가변하는 대신에 고정될 수 있으며, 도 4a에 도시된 저항, 캐패시턴스 및 인덕턴스의 값은 분석적으로 또는 실험적으로 결정될 수 있다. 도 4b는 이 실시예가 가변 인라인 저항기(Rs)와 후속하는 가변 분로 캐패시터(Cp) 및 가변 인라인 인덕터(Ls)를 포함하도록 가변 분로 캐패시터의 위치가 변경된 점을 제외하면 도 4a의 실시예와 유사한 실시예를 도시한 것이다. 다른 실시예에서는, 이 소자들이 변하는 대신에 고정될 수 있으며, 도 4b에 도시된 소자들의 저항, 캐패시턴스 및 인덕턴스의 값이 분석적으로 또는 실험적으로 결정될 수 있다.
도 4c는 캐패시터와 인덕터의 위치가 바뀌었다는 것을 제외하면 도 4a의 실 시예와 유사한 실시예를 도시하고 있다. 이 실시예는 가변 분로 인덕터(Lp)와 후속하는 가변 인라인 저항기(Rp) 및 가변 인라인 캐패시터(Cs)를 포함한다. 다른 실시예에서는, 소자들이 가변하는 대신에 고정될 수 있으며, 도 4c에 도시된 소자들의 저항, 캐패시턴스 및 인덕턴스의 값이 분석적으로 또는 실험적으로 결정될 수 있다. 도 4d는 분로 인덕터의 위치가 변한다는 것을 제외하면 도 4c의 실시예와 유사한 실시예를 도시하고 있다. 이 실시예는 가변 인라인 저항기(Rs)와 후속하는 가변 분로 인덕터(Lp) 및 가변 인라인 캐패시터(Cs)를 포함한다. 다른 실시예에서는, 소자들이 가변하는 대신에 고정될 수 있으며, 도 4d에 도시된 소자들의 저항, 캐패시턴스 및 인덕턴스의 값이 분석적으로 또는 실험적으로 결정될 수 있다.
도 4e는 도 2a에 도시된 장치(200)에 사용될 수 있는 임피던스 매칭 터미널의 또 다른 실시예를 도시한 것이다. 이 실시예는 가변 인라인 저항기(Rs)와 후속하는 가변 분로 인덕터(Lp) 및 가변 분로 캐패시터(Cp)와, 가변 인라인 저항기(Rp), 가변 인라인 인덕터(Ls) 및 가변 인라인 캐패시터(Cs)를 포함한다. 이 임피던스 매칭 터미널의 다른 실시예에서, 소자들은 가변하는 대신에 고정될 수 있으며, 도 4d에 도시된 소자들의 저항, 캐패시턴스 및 인덕턴스의 값은 분석적으로 또는 실험적으로 결정될 수 있다.
도 5a 내지 5b는 장치(200)에 사용될 수 있는 임피던스 매칭 터미널의 다른 실시예를 도시한 것이다. 도 5a는 가변 분로 캐패시터(Cp)와, 후속하는 가변 인라 인 저항기(Rp) 및 가변 인라인 캐패시터(Cs)를 포함하는 임피던스 매칭 터미널의 일실시예를 도시한 것이다. 이와 유사하게, 도 5b는 가변 인라인 저항기(Rp)와, 후속하는 가변 분로 캐패시터(Cp) 및 가변 인라인 캐패시터(Cs)를 포함하는 임피던스 매칭 터미널의 일실시예를 도시한 것이다. 도 6a 및 6b에 도시된 실시예에서, 저항 및 캐패시턴스는 분석적으로 또는 실험적으로 결정될 수 있으며, 다른 실시예에서는 도시된 소자들이 가변하는 대신에 고정될 수 있다.
도 6a 내지 6b는 장치(200)에 사용될 수 있는 임피던스 매칭 터미널의 다른 실시예를 도시하고 있다. 도 6a는 가변 분로 인덕터(Lp)와, 후속하는 가변 인라인 저항기(Rp) 및 가변 인라인 인덕터(Ls)를 포함하는 임피던스 매칭 터미널의 일실시예를 도시한 것이다. 이와 유사하게, 도 6b는 가변 인라인 저항기(Rs)와 후속하는 가변 분로 인덕터(Lp) 및 가변 인라인 인덕터(Ls)를 포함하는 임피던스 매칭 터미널의 일실시예를 도시한 것이다. 도 6a 및 6b에 도시된 실시예에서, 저항 및 인덕턴스는 분석적으로 또는 실험적으로 결정될 수 있고, 다른 실시예에서는 소자들이 가변하는 대신에 고정될 수 있다.
요약서에 개시된 것을 포함한 본 발명의 상기 실시예의 설명은 본 발명을 개시된 그대로 한정하고자 하는 것은 아니다. 본 발명의 특정 실시예 및 예들은 예시 목적으로 기재되었을 뿐이며, 당업자라면 알 수 있듯이 다양한 균등한 변형들이 본 발명의 범주 내에서 가능하다. 이들 변형들은 상세한 설명을 감안할 때 본 발 명으로 만들어질 수 있다.
후술하는 청구범위에서 사용된 용어들은 본 발명을 명세서에 개시된 특정 실시예 및 청구범위로 본 발명을 한정하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 후술하는 청구항에 의해 전체적으로 결정되며, 이는 청구범위 해석 원칙에 따라 해석되어야 한다.

Claims (20)

  1. 전면 및 후면을 가지며, 그 내부에 하나 이상의 신호 채널을 각각 포함하는 복수의 도전층을 갖는 인쇄 회로 기판과,
    상기 전면으로부터 상기 후면으로 연장되며, 적어도 하나의 신호 채널에 전기적으로 결합되는 스터브와,
    상기 스터브 및 그라운드에 전기적으로 결합된 임피던스 매칭 터미널을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 그라운드는 상기 인쇄 회로 기판 외부에 있는 그라운드인
    장치.
  3. 제 1 항에 있어서,
    상기 복수의 도전층은 절연층에 의해 서로 분리되는 신호층들과 그라운드층들을 교대로 포함하는
    장치.
  4. 제 3 항에 있어서,
    상기 그라운드는 하나 이상의 상기 그라운드층인
    장치.
  5. 제 1 항에 있어서,
    상기 임피던스 매칭 터미널은 가변 저항기인
    장치.
  6. 제 1 항에 있어서,
    상기 임피던스 매칭 터미널은 캐패시터와 인덕터 중 적어도 하나를 포함하는
    장치.
  7. 제 1 항에 있어서,
    상기 신호 채널을 통해 진행하는 신호는 초당 약 9 기가비트(Gbps) 이상의 데이터 레이트를 갖는
    장치.
  8. 제 1 항에 있어서,
    상기 신호 채널의 길이는 약 9 인치 이상인
    장치.
  9. 전면 및 후면을 가지며, 그 내부에 복수의 도전층을 포함하는 인쇄 회로 기판 -상기 도전층들 중 적어도 한 층은 차동 신호를 운반하기 위한 제 1 및 제 2 신호 채널을 포함함- 과,
    상기 전면으로부터 상기 후면으로 연장되는 제 1 및 제 2 스터브 -상기 제 1 스터브는 상기 제 1 신호 채널에 전기적으로 결합되고 상기 제 2 스터브는 상기 제 2 신호 채널에 전기적으로 결합됨- 와,
    상기 인쇄 회로 기판의 상기 전면에 결합되고 상기 제 1 및 제 2 스터브에 전기적으로 결합되며, 그 상부에 프로세서 및 SDRAM 메모리를 포함하는 서버 블레이드와,
    상기 인쇄 회로 기판의 후면에 위치하며 상기 제 1 및 제 2 스터브 및 그라운드에 접속되는 임피던스 매칭 터미널을 포함하는
    시스템.
  10. 제 9 항에 있어서,
    상기 그라운드는 상기 인쇄 회로 기판의 외부에 있는 그라운드인
    시스템.
  11. 제 9 항에 있어서,
    상기 복수의 도전층은 절연층에 의해 서로 분리된 신호층들 및 그라운드층들을 교대로 포함하는
    시스템.
  12. 제 11 항에 있어서,
    상기 그라운드는 하나 이상의 상기 그라운드층인
    시스템.
  13. 제 9 항에 있어서,
    상기 임피던스 매칭 터미널은 가변 저항기인
    시스템.
  14. 제 9 항에 있어서,
    상기 임피던스 매칭 터미널은 캐패시터 및 인덕터 중 적어도 하나를 포함하는
    시스템.
  15. 제 9 항에 있어서,
    상기 신호 채널을 통해 진행하는 신호는 초당 약 9 기가비트(Gbps) 이상의 데이터 레이트를 갖는
    시스템.
  16. 제 9 항에 있어서,
    상기 신호 채널의 길이는 약 9 인치 이상인
    시스템.
  17. 전면과 후면을 갖는 인쇄 회로 기판을 제공하는 단계 -상기 인쇄 회로 기판은 그 내부에 하나 이상의 신호 채널을 각각 포함하는 복수의 도전층과, 상기 전면 으로부터 상기 후면으로 연장되는 스터브를 포함하고, 상기 스터브는 적어도 하나의 신호 채널에 전기적으로 결합되고 상기 인쇄 회로 기판에 부착된 소자로부터 신호를 수신하도록 설계됨- 와,
    임피던스 매칭 터미널을 상기 스터브 및 그라운드에 결합시키는 단계를 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 임피던스 매칭 터미널의 임피던스를 조정하여 상기 신호 채널 내의 신호 품질을 최적화하는 단계를 더 포함하는
    방법.
  19. 제 17 항에 있어서,
    상기 복수의 도전층은 절연층에 의해 서로 분리된 신호층들과 그라운드층들을 교대로 포함하는
    방법.
  20. 제 19 항에 있어서,
    상기 임피던스 매칭 터미널을 그라운드에 결합시키는 단계는 상기 임피던스 매칭 터미널을 하나 이상의 그라운드 층에 결합시키는 단계를 포함하는
    방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG135065A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
CN101048034A (zh) * 2007-04-30 2007-10-03 华为技术有限公司 电路板互连系统、连接器组件、电路板及电路板加工方法
CN103428986B (zh) * 2012-05-21 2016-10-05 联想(北京)有限公司 确定信号线长度的方法、装置及印刷电路板和电子设备
US9955568B2 (en) * 2014-01-24 2018-04-24 Dell Products, Lp Structure to dampen barrel resonance of unused portion of printed circuit board via
US9921634B2 (en) * 2015-06-17 2018-03-20 Silergy Corp. Method of communicating between phases of an AC power system
CN104994687A (zh) * 2015-06-29 2015-10-21 浪潮电子信息产业股份有限公司 一种改善差分走线阻抗失配的设计方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6708243B1 (en) * 2000-11-28 2004-03-16 Intel Corporation Computer assembly with stub traces coupled to vias to add capacitance at the vias

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3394234A (en) * 1965-01-08 1968-07-23 Ampex Transmission system for applying bias and record signals to a recording head
US4308559A (en) * 1979-05-14 1981-12-29 Peter Schiff Switching apparatus for closed circuit television monitoring systems
GB8924282D0 (en) 1989-10-27 1989-12-13 Bicc Plc An improved circuit board
US6728113B1 (en) * 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
US6108731A (en) * 1996-02-09 2000-08-22 Hitachi, Ltd. Information processor and method of its component arrangement
US6509807B1 (en) * 1997-04-08 2003-01-21 X2Y Attenuators, Llc Energy conditioning circuit assembly
US6466113B1 (en) * 1999-01-22 2002-10-15 Spectrian Corporation Multi-layer RF printed circuit architecture with low-inductance interconnection and low thermal resistance for wide-lead power devices
US6836810B1 (en) 2001-03-29 2004-12-28 Fairchild Semiconductor Corporation Backplane system using incident waveform switching
AU2002309365A1 (en) * 2001-05-21 2002-12-03 Igor Anatolievich Abrosimov Method and apparatus for impedance matching in a transmission
US20030089522A1 (en) * 2001-11-15 2003-05-15 Xerox Corporation Low impedance / high density connectivity of surface mount components on a printed wiring board
US6941649B2 (en) * 2002-02-05 2005-09-13 Force10 Networks, Inc. Method of fabricating a high-layer-count backplane
KR100471162B1 (ko) 2002-02-27 2005-03-08 삼성전자주식회사 고속 메모리 시스템
US7134056B2 (en) * 2002-06-04 2006-11-07 Lucent Technologies Inc. High-speed chip-to-chip communication interface with signal trace routing and phase offset detection
US9015467B2 (en) * 2002-12-05 2015-04-21 Broadcom Corporation Tagging mechanism for data path security processing
KR20050072881A (ko) * 2004-01-07 2005-07-12 삼성전자주식회사 임피던스 정합 비아 홀을 구비하는 다층기판
KR100689743B1 (ko) * 2004-10-01 2007-03-08 삼성전자주식회사 저잡음 증폭기의 정전기 보호 및 입력 임피던스 정합 회로및 저잡음 증폭기
US7501586B2 (en) * 2004-10-29 2009-03-10 Intel Corporation Apparatus and method for improving printed circuit board signal layer transitions
JP2007123744A (ja) * 2005-10-31 2007-05-17 Sony Corp 光送受信モジュール
JP4834385B2 (ja) * 2005-11-22 2011-12-14 株式会社日立製作所 プリント基板および電子装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6708243B1 (en) * 2000-11-28 2004-03-16 Intel Corporation Computer assembly with stub traces coupled to vias to add capacitance at the vias

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