KR100925128B1 - Combined type Bipolar Transistor implemented with CMOS fabrication process and Electric Circuit using the same - Google Patents

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Abstract

씨모스 제조공정으로 구현되는 병합형 바이폴라 트랜지스터와 이를 사용하는 전자 회로가 게시된다. 본 발명의 병합형 바이폴라 트랜지스터는 제1 도전형의 불순물을 포함하여 형성되는 제1 접합; 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 접합; 제2 도전형의 불순물을 포함하여 형성되는 제1 WELL으로서, 상기 제1 접합과 상기 제2 접합을 포획하여 형성되는 상기 제1 WELL; 및 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 WELL으로서, 상기 제1 WELL의 하부에 접하여 형성되는 상기 제2 WELL을 구비한다. 그리고, 에미터는 상기 제1 접합으로 형성되고, 베이스는 상기 제1 WELL에 형성되고, 콜렉터는 상기 제2 접합과 상기 제2 WELL로 형성된다. 상기와 같은 본 발명의 병합형 바이폴라 트랜지스터에서는, MOS 트랜지스터를 형성할 수 있는 접합들 중의 하나가 딥 N-WELL과 함께 콜렉터를 형성한다. 즉, 본 발명의 병합형 바이폴라 트랜지스터는 수직형 바이폴라 트랜지스터와 수평형 바이폴라 트랜지스터(L-BJT)가 병렬적으로 연결되어 구현됨으로써, 단위 전류 이득 주파수(fT)가 현저히 증가된다. 그리고, 상기 병합형 바이폴라 트랜지스터는 이용한 주파수 혼합기 및 전압제어 발진기에서는, 노이즈가 현저히 감소된다.A merged bipolar transistor implemented in a CMOS manufacturing process and an electronic circuit using the same are disclosed. The merged bipolar transistor of the present invention includes a first junction formed of impurities of a first conductivity type; A second junction formed by including the first conductivity type impurities; A first WELL formed of impurity of a second conductivity type, comprising: the first WELL formed by trapping the first junction and the second junction; And a second WELL formed of an impurity of the first conductivity type, wherein the second WELL is formed in contact with a lower portion of the first WELL. The emitter is formed of the first junction, the base is formed of the first WELL, and the collector is formed of the second junction and the second WELL. In the merged bipolar transistor of the present invention as described above, one of the junctions capable of forming the MOS transistor forms a collector together with the deep N-WELL. That is, the merged bipolar transistor of the present invention is implemented by connecting the vertical bipolar transistor and the horizontal bipolar transistor L-BJT in parallel, thereby significantly increasing the unit current gain frequency fT. In the frequency mixer and voltage controlled oscillator using the merged bipolar transistor, noise is significantly reduced.

Description

씨모스 제조공정으로 구현되는 병합형 바이폴라 트랜지스터와 이를 사용하는 전자회로{Combined type Bipolar Transistor implemented with CMOS fabrication process and Electric Circuit using the same}Combined Bipolar Transistor implemented with CMOS fabrication process and Electric Circuit using the same

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1a 및 도 1b는 각각 종래기술에 따른 CMOS 공정으로 구현되는 바이폴라를 설명하기 위한 도면들으로서, 수직형 바이폴라 트랜지스터의 단면도 및 등가 회로도이다.1A and 1B are cross-sectional views and equivalent circuit diagrams of vertical bipolar transistors, respectively, for explaining a bipolar implemented by a CMOS process according to the related art.

도 2a 및 도 2b는 각각 본 발명의 일실시예에 따른 CMOS 공정으로 구현되는 병합형 바이폴라 트랜지스터를 설명하기 위한 단면도 및 등가 회로도이다.2A and 2B are cross-sectional views and equivalent circuit diagrams for describing a merged bipolar transistor implemented in a CMOS process according to an embodiment of the present invention, respectively.

도 3은 본 발명의 병합형 바이폴라 트랜지스터의 효과를 설명하기 위한 도면이다.3 is a view for explaining the effect of the merged bipolar transistor of the present invention.

도 4는 본 발명의 다른 일실시예에 따른 CMOS 공정으로 구현되는 병합형 바이폴라 트랜지스터를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a merged bipolar transistor implemented by a CMOS process according to another exemplary embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 전자회로를 나타내는 도면으로서, 주파수 혼합기를 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating an electronic circuit according to an exemplary embodiment of the present invention, and illustrates a frequency mixer.

도 6은 본 발명의 비교예에 따른 주파수 혼합기를 나타내는 도면이다.6 is a view showing a frequency mixer according to a comparative example of the present invention.

도 7은 본 발명의 주파수 혼합기에서 노이즈가 감소됨을 설명하기 위한 도면이다.7 is a view for explaining that noise is reduced in the frequency mixer of the present invention.

도 8은 본 발명의 다른 일실시예에 따른 전자회로를 나타내는 도면으로서, 전압제어 발진기를 나타내는 회로도이다.8 is a circuit diagram illustrating an electronic circuit according to another exemplary embodiment of the present invention, which is a circuit diagram illustrating a voltage controlled oscillator.

도 9는 본 발명의 비교예에 따른 전압제어 발진기를 나타내는 도면이다.9 is a diagram illustrating a voltage controlled oscillator according to a comparative example of the present invention.

도 10은 본 발명의 전압제어 발진기에서 위상 노이즈가 감소됨을 설명하기 위한 도면이다.10 is a view for explaining the reduction of phase noise in the voltage controlled oscillator of the present invention.

본 발명은 바이폴라 트랜지스터(bipolar transistor)에 관한 것으로서, 특히 씨모스(CMOS) 제조공정으로 구현되는 바이폴라 트랜지스터 및 이를 포함하는 전자회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor, and more particularly, to a bipolar transistor implemented by a CMOS manufacturing process and an electronic circuit including the same.

일반적으로, 바이폴라 트랜지스터는 모스 트랜지스터와 비교하여, 1/f 노이즈, 디바이스간의 매칭 특성, 전류대비 트랜스 컨덕턴스(transconductance) 등의 측면에서, 우수함을 지닌다. 이러한 바이폴라 트랜지스터의 우수성에도 불구하고, 저비용, 고집적, 사용상의 편리함 등의 장점으로 인하여 최근의 통신용 반도체 장치는 주로 CMOS 공정으로 제조되고 있다. 이에 따라, 반도체 장치는 CMOS 공정으로 제작하되, 필요한 부분에서는 CMOS 공정으로 구현되는 바이폴라 타입의 트랜지스터 를 이용하는 방법이 연구되고 있다.In general, bipolar transistors are superior to MOS transistors in terms of 1 / f noise, matching characteristics between devices, and transconductance versus current. Despite the superiority of such bipolar transistors, due to the advantages of low cost, high integration, ease of use, and the like, recent communication semiconductor devices are mainly manufactured by a CMOS process. Accordingly, a method of fabricating a semiconductor device using a CMOS process, but using a bipolar transistor, which is implemented by using a CMOS process, has been studied.

한편, 기존의 트윈웰(twin well) CMOS 공정에서는 기판(p-substrate)을 공통적으로 접지전압(VSS)으로 접지하여 사용하게 된다. 이 경우, 에미터(emitter)가 접지전압(VSS)으로 고정되는 것과 같아, 사용상에 많은 제약이 있었다. 그러나, 최근의 트리플웰(triple well) CMOS 공정으로 바이폴라 트랜지스터를 생성하는 경우, 모든 단자들에 비교적 자유로운 전압 인가가 가능하게 된다. 따라서, 트리플웰(triple well) CMOS 공정에서, 바이폴라 트랜지스터를 형성하는 것이 용이하게 되었다.Meanwhile, in a conventional twin well CMOS process, a substrate (p-substrate) is commonly used by grounding with a ground voltage (VSS). In this case, as the emitter is fixed to the ground voltage VSS, there are many restrictions in use. However, in the case of producing a bipolar transistor in a recent triple well CMOS process, a relatively free voltage can be applied to all terminals. Thus, in a triple well CMOS process, it is easy to form bipolar transistors.

이와 같이, CMOS 공정에서 구현되는 바이폴라들 중의 하나가 수직형 바이폴라 트랜지스터이다.As such, one of the bipolars implemented in a CMOS process is a vertical bipolar transistor.

도 1a 및 도 1b는 각각 종래기술에 따른 CMOS 공정으로 구현되는 바이폴라를 설명하기 위한 도면들으로서, 수직형 바이폴라 트랜지스터의 단면도 및 등가 회로도이다. 도 1a 및 도 1b에 도시되는 바와 같이, 수직형 바이폴라 트랜지스터는 P-WEEL(10), 상기 P-WELL(10) 속에 형성되는 N+접합(11), 그리고 상기 P-WELL(10)을 포확하여 P-기판(30)에 형성되는 딥(Deep) N-WELL(20)를 포함하는 CMOS 공정에서 구현된다. 이때, 상기 N+접합(11)은 수직형 바이폴라 트랜지스터의 에미터(emitter)로 이용되며, 상기 딥(Deep) N-WELL(20)은 콜렉터(collector)로 이용되고, 상기 P-WELL(10)은 베이스(base)로 이용된다.1A and 1B are cross-sectional views and equivalent circuit diagrams of vertical bipolar transistors, respectively, for explaining a bipolar implemented by a CMOS process according to the related art. As shown in FIGS. 1A and 1B, a vertical bipolar transistor captures a P-WEEL 10, an N + junction 11 formed in the P-WELL 10, and the P-WELL 10. It is implemented in a CMOS process that includes a deep N-WELL 20 formed in the P-substrate 30. In this case, the N + junction 11 is used as an emitter of a vertical bipolar transistor, the deep N-WELL 20 is used as a collector, and the P-WELL 10 Is used as the base.

그런데, 이와 같은 수직형 바이폴라 트랜지스터에 의하면, 에미터인 N+접합(11)과 콜렉터인 딥 N-WELL(20) 사이에는 비교적 큰 폭을 가지는 P-WELL(10)이 존재하므로, 베이스 폭(base width)가 크게 된다. 이에 따라, 수직형 바이폴라 트랜지스터는 매우 작은 값의 단위 전류이득 주파수(fT)를 가지게 되어, 고주파로 동작하는 회로에는 적용될 수 없는 문제점을 지닌다.However, according to such a vertical bipolar transistor, since the P-WELL 10 having a relatively large width exists between the N + junction 11 as an emitter and the deep N-WELL 20 as a collector, the base width (base width) becomes large. Accordingly, the vertical bipolar transistor has a very small value of the unit current gain frequency fT, which is not applicable to a circuit operating at a high frequency.

본 발명의 목적은 CMOS 공정으로 구현되는 바이폴라 트랜지스터로서, 단위 전류이득 주파수가 증가되는 병합형 바이폴라 트랜지스터를 제공하는 데 있다.An object of the present invention is to provide a merged bipolar transistor in which a unit current gain frequency is increased as a bipolar transistor implemented by a CMOS process.

본 발명의 다른 목적은 상기 병합형 바이폴라 트랜지스터를 이용하는 전자회로를 제공하는 데 있다.Another object of the present invention is to provide an electronic circuit using the merged bipolar transistor.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 에미터, 베이스 및 콜렉터를 가지는 병합형 바이폴라 트랜지스터에 관한 것이다. 본 발명의 병합형 바이폴라 트랜지스터는 제1 도전형의 불순물을 포함하여 형성되는 제1 접합; 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 접합; 제2 도전형의 불순물을 포함하여 형성되는 제1 WELL으로서, 상기 제1 접합과 상기 제2 접합을 포획하여 형성되는 상기 제1 WELL; 및 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 WELL으로서, 상기 제1 WELL의 하부에 접하여 형성되는 상기 제2 WELL을 구비한다. 그리고, 상기 에미터는 상기 제1 접합으로 형성되고, 상기 베이스는 상기 제1 WELL에 형성되고, 상기 콜렉터는 상기 제2 접합과 상기 제2 WELL로 형성된다.One aspect of the present invention for achieving the above technical problem relates to a merged bipolar transistor having an emitter, a base and a collector. The merged bipolar transistor of the present invention includes a first junction formed of impurities of a first conductivity type; A second junction formed by including the first conductivity type impurities; A first WELL formed of impurity of a second conductivity type, comprising: the first WELL formed by trapping the first junction and the second junction; And a second WELL formed of an impurity of the first conductivity type, wherein the second WELL is formed in contact with a lower portion of the first WELL. The emitter is formed of the first junction, the base is formed of the first WELL, and the collector is formed of the second junction and the second WELL.

상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 무선통신신호와 로컬통신신호를 합성하여 변조출력신호를 발생하는 전자회로로서, 상기 무선통신신호, 상기 로컬통신신호 및 상기 변조출력신호의 전압레벨은 각자의 양(+)의 성분과 음(-)의 성분의 차이에 따른 전압레벨인 상기 전자회로에 관한 것이다. 본 발명의 전자회로는 상기 무선통신신호의 양(+)의 성분과 음(-)의 성분에 차동 방식으로 응답하여, 소정의 응답통신신호를 발생하는 무선통신응답부로서, 상기 응답통신신호의 전압레벨은 자신의 양(+)의 성분과 음(-)의 성분의 차이에 따른 전압레벨인 상기 무선통신응답부 ; 및 상기 응답통신신호의 양(+)의 성분과 음(-)의 성분을 각각 수신하되, 상기 응답통신신호의 주파수에 상기 로컬통신신호의 주파수를 합성하여 상기 변조출력신호를 발생하는 로컬통신응답부를 구비한다. 그리고, 상기 로컬통신응답부는 상기 변조출력신호의 양(+)의 성분 및 상기 응답통신신호의 양(+)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신호의 양(+)의 성분에 커플링되는 베이스를 가지는 제1 병합형 바이폴라 트랜지스터; 상기 변조출력신호의 음(-)의 성분 및 상기 응답통신신호의 양(+)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신호의 음(-)의 성분에 커플링되는 베이스를 가지는 제2 병합형 바이폴라 트랜지스터; 상기 변조출력신호의 양(+)의 성분 및 상기 응답통신신호의 음(-)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신호의 음(-)의 성분에 커플링되는 베이스를 가지는 제3 병합형 바이폴라 트랜지스터; 및 상기 변조출력신호의 음(-)의 성분 및 상기 응답통신신호의 음(-)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신 호의 양(+)의 성분에 커플링되는 베이스를 가지는 제4 병합형 바이폴라 트랜지스터를 구비한다.One aspect of the present invention for achieving another technical problem as described above is an electronic circuit for generating a modulated output signal by combining a wireless communication signal and a local communication signal, the wireless communication signal, the local communication signal and the modulation output signal of The voltage level relates to the electronic circuit which is the voltage level according to the difference between the respective positive and negative components. An electronic circuit of the present invention is a wireless communication response unit for generating a predetermined response communication signal in response to a positive component and a negative component of a wireless communication signal in a differential manner. A voltage level is a voltage level corresponding to a difference between a positive component and a negative component of the wireless communication response unit; And receiving a positive component and a negative component of the response communication signal, respectively, wherein the local communication response generates the modulated output signal by combining the frequency of the local communication signal with the frequency of the response communication signal. A part is provided. And the collector and emitter coupled to the local communication response portion corresponding to the positive component of the modulation output signal and the positive component of the response communication signal, and the local communication signal amount (+). A first merged bipolar transistor having a base coupled to a component of c); A collector and emitter coupled in correspondence with a negative component of the modulated output signal and a positive component of the response communication signal, and with a negative component of the local communication signal; A second merged bipolar transistor having a base; A collector and emitter coupled in correspondence with a positive component of the modulation output signal and a negative component of the response communication signal, and with a negative component of the local communication signal; A third merged bipolar transistor having a base; And a collector and emitter coupled corresponding to the negative component of the modulated output signal and the negative component of the response communication signal, and to a positive component of the local communication signal. And a fourth merged bipolar transistor having a base.

상기와 같은 또 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 인가되는 제어전압에 의하여 출력신호의 주파수를 변화시키는 전자회로에 관한 것이다. 본 발명의 전자회로는 상기 출력신호의 양(+)의 성분을 출력하는 제1 노드; 상기 출력신호의 음(-)의 성분을 출력하는 제2 노드; 전원전압에 접속되며, 상기 제어전압에 따라 상기 제1 노드 및 상기 제2 노드에서 발생되는 상기 출력신호의 주파수를 변화시키는 LC 탱크부; 상기 출력신호의 발진을 유지하기 위하여, 제1 노드 및 상기 제2 노드와 상기 공통노드 사이에 형성되는 부성저항부; 및 상기 공통노드에 일정한 전류를 공급하기 위하여, 접지전압과 상기 공통노드 사이에 형성되는 바이어스부를 구비한다. 그리고, 상기 바이어스부는 상기 접지전압에 커플링되는 에미터와, 바이어스 전압에 커플링되는 베이스 및 상기 공통노드에 커플링되는 콜렉터를 가지는 제1 병합형 바이폴라 트랜지스터를 구비한다.Another aspect of the present invention for achieving the above technical problem relates to an electronic circuit for changing the frequency of the output signal by the control voltage applied. An electronic circuit of the present invention comprises: a first node for outputting a positive component of the output signal; A second node for outputting a negative component of the output signal; An LC tank unit connected to a power supply voltage and changing a frequency of the output signal generated at the first node and the second node according to the control voltage; A negative resistance unit formed between the first node and the second node and the common node to maintain oscillation of the output signal; And a bias unit formed between a ground voltage and the common node to supply a constant current to the common node. The bias unit includes a first merged bipolar transistor having an emitter coupled to the ground voltage, a base coupled to the bias voltage, and a collector coupled to the common node.

바람직하기로는, 상기 부성저항부는 상기 제1 노드에 커플링되는 콜렉터와, 상기 제2 노드에 커플링되는 베이스와, 상기 공통노드에 커플링되는 에미터를 가지는 제2 병합형 바이폴라 트랜지스터; 및 상기 제2 노드에 커플링되는 콜렉터와, 상기 제1 노드에 커플링되는 베이스와, 상기 공통노드에 커플링되는 에미터를 가지는 제3 병합형 바이폴라 트랜지스터를 구비한다.Preferably, the negative resistance unit includes: a second merged bipolar transistor having a collector coupled to the first node, a base coupled to the second node, and an emitter coupled to the common node; And a third merged bipolar transistor having a collector coupled to the second node, a base coupled to the first node, and an emitter coupled to the common node.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings. In understanding the drawings, it should be noted that like parts are intended to be represented by the same reference numerals as much as possible. Incidentally, detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2b는 각각 본 발명의 일실시예에 따른 CMOS 공정으로 구현되는 병합형 바이폴라 트랜지스터를 설명하기 위한 단면도 및 등가 회로도이다.2A and 2B are cross-sectional views and equivalent circuit diagrams for describing a merged bipolar transistor implemented in a CMOS process according to an embodiment of the present invention, respectively.

도 2a를 참조하면, 본 발명의 병합형 바이폴라 트랜지스터는 제1 및 제2 N+접합(111, 113), P-WELL(110) 및 딥 N-WELL(120)을 구비한다. Referring to FIG. 2A, the merged bipolar transistor of the present invention includes first and second N + junctions 111 and 113, a P-WELL 110, and a deep N-WELL 120.

상기 제1 및 상기 제2 N+ 접합(111, 113)은 N형의 불순물을 포함하여 형성된다. 그리고, 상기 P-WELL(110)은 P형의 불순물을 포함하여 형성되며, 상기 제1 및 상기 제2 N+ 접합(111, 113)을 포함하여 형성된다. The first and second N + junctions 111 and 113 are formed to include N-type impurities. The P-WELL 110 is formed to include P-type impurities and is formed to include the first and second N + junctions 111 and 113.

그리고, 딥 N-WELL(120)은 N형의 불순물을 포함하여, 상기 P-WELL(110)의 하부에 접하여 형성된다.In addition, the deep N-WELL 120 includes an N-type impurity and is formed in contact with a lower portion of the P-WELL 110.

도 2a의 실시예에서, 상기 제1 및 제2 N+접합(111, 113), P-WELL(110) 및 딥 N-WELL(120)은 각각 '제1 및 제2 접합', '제1 WELL' 및 '제2 WELL'로 불릴 수 있다. 그리고, 상기 'N형의 불순물'과 상기 'P형의 불순물'은 각각 '제1 도전형의 불순물'과 '제2 도전형의 불순물'로 불릴 수 있다.In the embodiment of FIG. 2A, the first and second N + junctions 111 and 113, the P-WELL 110 and the deep N-WELL 120 are 'first and second junctions' and 'first WELL', respectively. And 'second WELL'. The 'N-type impurity' and the 'P-type impurity' may be referred to as 'first-conductive impurity' and 'second-conductive impurity', respectively.

도 2a와 도 2b를 참조하면, 본 발명의 병합형 바이폴라 트랜지스터의 에미터(emitter)는 상기 제1 N+접합(111)으로 형성된다. 그리고, 베이스(base)는 상기 P-WELL(110)로 형성된다. 본 발명의 병합형 바이폴라 트랜지스터의 콜렉터(collector)는 딥 N-WELL(120)에 형성된다. 또한, 제2 N+ 접합(113)도 본 발명의 병합형 바이폴라 트랜지스터의 콜렉터(collector)를 형성한다. 2A and 2B, an emitter of the merged bipolar transistor of the present invention is formed of the first N + junction 111. The base is formed of the P-WELL 110. The collector of the merged bipolar transistor of the present invention is formed in the deep N-WELL 120. The second N + junction 113 also forms a collector of the merged bipolar transistor of the present invention.

즉, 본 발명의 병합형 바이폴라 트랜지스터는 수직형 바이폴라 트랜지스터(V-BJT)와 수평형 바이폴라 트랜지스터(L-BJT)가 병렬적으로 연결되어 구현된다. 여기서, 상기 수직형 바이폴라 트랜지스터(V-BJT)는 상기 제1 N+ 접합(111), 상기 P-WELL(110) 및 상기 딥 N-WELL(120)로 이루어지며, 상기 수평형 바이폴라 트랜지스터(L-BJT)는 상기 제1 N+ 접합(111), 상기 P-WELL(110) 및 상기 제2 N+ 접합(113)으로 이루어진다. 그리고, 상기 딥 N-WELL(120)과 상기 제2 N+접합(113)은 전기적으로 연결된다.That is, in the merged bipolar transistor of the present invention, the vertical bipolar transistor V-BJT and the horizontal bipolar transistor L-BJT are connected in parallel. Here, the vertical bipolar transistor V-BJT includes the first N + junction 111, the P-WELL 110, and the deep N-WELL 120, and the horizontal bipolar transistor L-. BJT) includes the first N + junction 111, the P-WELL 110, and the second N + junction 113. The deep N-WELL 120 and the second N + junction 113 are electrically connected to each other.

도 3은 본 발명의 병합형 바이폴라 트랜지스터의 효과를 설명하기 위한 도면으로서, 0.13um CMOS 기술을 이용하여 구현되는 본 발명의 병합형 바이폴라 트랜지스터와 종래의 수직형 바이폴라 트랜지스터의 단위 이득 주파수(fT)를 비교하였다. 도 3을 참조하면, 본 발명의 병합형 바이폴라 트랜지스터는, 종래의 수직형 바이폴라 트랜지스터와 비교하여, 현저히 큰 단위 전류 이득 주파수(fT)를 가짐을 알 수 있다.3 is a view for explaining the effect of the merged bipolar transistor of the present invention, the unitary gain frequency (fT) of the merged bipolar transistor of the present invention and the conventional vertical bipolar transistor implemented using 0.13um CMOS technology. Compared. Referring to FIG. 3, it can be seen that the merged bipolar transistor of the present invention has a significantly larger unit current gain frequency fT as compared to the conventional vertical bipolar transistor.

다시 도 2a를 참조하면, 본 발명의 병합형 바이폴라 트랜지스터는 게이트 전극(115)을 더 구비한다. 상기 게이트 전극(115)은 상기 제1 N+ 접합(111) 및 상기 제2 N+ 접합(113)과 함께 MOS 트랜지스터를 구성할 수 있다. 그러나, 본 발명에서와 같이, 상기 제1 N+ 접합(111) 및 상기 제2 N+ 접합(113)이 병합형 바이폴라 트랜지스터의 콜렉터 및 에미터로 사용되는 경우에, 상기 게이트 전극(115)에는 문턱전압 이하의 전압 더욱 바람직하게는 접지전압(0V) 혹은 음(-)의 전압이 인가된다. 이에 따라, 상기 제1 N+ 접합(111)과 상기 제2 N+ 접합(113) 사이에 채널이 형성되지 않는다. Referring again to FIG. 2A, the merged bipolar transistor of the present invention further includes a gate electrode 115. The gate electrode 115 may form a MOS transistor together with the first N + junction 111 and the second N + junction 113. However, as in the present invention, when the first N + junction 111 and the second N + junction 113 are used as a collector and emitter of a merged bipolar transistor, a threshold voltage is applied to the gate electrode 115. The following voltages are more preferably applied with a ground voltage (0V) or a negative voltage (-). Accordingly, no channel is formed between the first N + junction 111 and the second N + junction 113.

이와 같이, 게이트 전극(115)이 상기 제1 N+접합(111) 및 상기 제2 N+접합(113) 사이에 배치됨으로써, 상기 제1 N+접합(111) 및 상기 제2 N+접합(113) 사이의 간격을 좁게 제어할 수 있다.As such, the gate electrode 115 is disposed between the first N + junction 111 and the second N + junction 113, thereby forming a gap between the first N + junction 111 and the second N + junction 113. The gap can be controlled narrowly.

한편, 도 2a의 실시예에서는, 제1 N+접합(111)과 제2 N+접합(113)은 각각 1개씩 배치되는 것으로 도시된다. 그러나, 본 발명의 병합형 바이폴라 트랜지스터에서는, 도 4에 도시되는 바와 같이, 제1 N+접합(111)과 제2 N+접합(113)은 2개 이상의 다수개로 구현될 수 있음은 당업자에게는 자명하다. 이때, 상기 제1 N+접합(111)과 제2 N+접합(113)은 교호적으로(alternatively) 배치된다. 그리고, 도 4의 실시예에서, P-WELL에 베이스 전압을 인가하여 위한 P+ 접합이 2개 만이 도시되었으나, 저항의 성분을 고려하여 3개 이상의 P+접합이 포함될 수도 있다. 이 경우, P-WELL의 중앙에 P+접합을 배치하는 것도 효과적일 것이다.2A, the first N + junction 111 and the second N + junction 113 are shown to be arranged one by one. However, in the merged bipolar transistor of the present invention, as shown in FIG. 4, it will be apparent to those skilled in the art that the first N + junction 111 and the second N + junction 113 may be implemented in two or more. In this case, the first N + junction 111 and the second N + junction 113 are alternately arranged. 4, only two P + junctions are shown for applying a base voltage to the P-WELL, but three or more P + junctions may be included in consideration of the resistance component. In this case, it would be effective to place a P + junction in the center of the P-WELL.

본 발명의 병합형 바이폴라 트랜지스터는 다양한 형태의 전자회로에 적용된다. The merged bipolar transistor of the present invention is applied to various types of electronic circuits.

도 5는 본 발명의 일실시예에 따른 전자회로를 나타내는 도면으로서, 주파수 혼합기를 나타낸다. 도 5의 주파수 혼합기는 도 2a 또는 도 4의 병합형 바이폴라 트랜지스터를 채용하여 구현될 수 있다. 도 5에서, 무선통신신호(RF), 응답통신신호(RS), 로컬통신신호(LO) 및 변조출력신호(IF)의 전압레벨은 각자의 양(+)의 성분 및 음(-)의 성분의 전압레벨의 차이로 나타난다. 그리고, 본 명세서에서, 각각의 신호들은 단지 RF, RS, IF, LO 등으로 나타나며, 각자의 양의 성분은 참조부호에 (+), 음의 성분은 참조부호에 (-)를 첨가하여 나타낸다. 5 is a diagram illustrating an electronic circuit according to an embodiment of the present invention, and illustrates a frequency mixer. The frequency mixer of FIG. 5 may be implemented by employing the merged bipolar transistor of FIG. 2A or 4. In Fig. 5, the voltage levels of the radio communication signal RF, the response communication signal RS, the local communication signal LO, and the modulation output signal IF are the respective positive and negative components. This is indicated by the difference in voltage levels. And, in the present specification, each signal is represented only by RF, RS, IF, LO, etc., each positive component is indicated by adding (+) to the reference numeral and negative component by adding (-) to the reference numeral.

도 5의 주파수 혼합기는, 무선통신신호(RF)와 로컬통신신호(LO)를 합성하여 변조출력신호(IF)를 발생한다. 이때, 상기 무선통신신호(RF)는 상대적으로 고주파이며, 상기 로컬통신신호(LO)는 상대적으로 저주파이다. 상기 무선통신신호(RF)는 상기 주파수 혼합기가 포함된 무선통신기기의 동작주파수에 의해 결정되며, 일반적으로 수 G Hz 정도 또는 그 보다 작은 주파수를 가진다. The frequency mixer of FIG. 5 combines the radio communication signal RF and the local communication signal LO to generate a modulated output signal IF. In this case, the wireless communication signal RF is relatively high frequency, and the local communication signal LO is relatively low frequency. The radio communication signal (RF) is determined by an operating frequency of a radio communication device including the frequency mixer, and generally has a frequency of about several G Hz or less.

도 5의 주파수 혼합기는 무선통신응답부(210) 및 로컬통신응답부(230)를 구비한다. 상기 무선통신응답부(210)는 상기 무선통신신호(RF)에 차동 방식으로 응답하여, 응답통신신호(RS)를 생성한다. 그리고, 상기 로컬통신응답부(230)는 상기 응답통신신호의 양의 성분(RS+)와 음의 성분(RS-)을 수신한다. 그리고, 상기 로컬통신응답부(230)는 수신되는 상기 응답통신신호(RS)에 상기 로컬통신신호(LO)를 합성하여 상기 변조출력신호(IF)를 발생한다. 즉, 상기 변조출력신호(IF)의 주파수는 상기 응답통신신호(RS)와 상기 로컬통신신호(LO)의 주파수가 합성된 주파수를 가진다.The frequency mixer of FIG. 5 includes a wireless communication response unit 210 and a local communication response unit 230. The radio communication response unit 210 generates a response communication signal RS in response to the radio communication signal RF in a differential manner. The local communication response unit 230 receives a positive component RS + and a negative component RS− of the response communication signal. The local communication response unit 230 generates the modulation output signal IF by synthesizing the local communication signal LO with the response communication signal RS. That is, the frequency of the modulation output signal IF has a frequency obtained by combining the frequencies of the response communication signal RS and the local communication signal LO.

상기 로컬통신응답부(230)는 병합형 바이폴라 트랜지스터들(231 내지 234)을 구비한다. The local communication response unit 230 includes merged bipolar transistors 231 to 234.

상기 병합형 바이폴라 트랜지스터(231)는 상기 변조출력신호(IF)의 양(+)의 성분에 커플링되는 콜렉터와, 상기 로컬통신신호(LO)의 양(+)의 성분에 커플링되는 베이스와, 상기 응답통신신호(RS)의 양(+)의 성분에 커플링되는 에미터를 가진다.The merged bipolar transistor 231 includes a collector coupled to the positive component of the modulation output signal IF, a base coupled to the positive component of the local communication signal LO, and a base coupled to the positive component of the local communication signal LO. And an emitter coupled to the positive component of the response communication signal RS.

상기 병합형 바이폴라 트랜지스터(232)는 상기 변조출력신호(IF)의 음(-)의 성분에 커플링되는 콜렉터와, 상기 로컬통신신호(LO)의 음(-)의 성분에 커플링되는 베이스와, 상기 응답통신신호(RS)의 양(+)의 성분에 커플링되는 에미터를 가진다.The merged bipolar transistor 232 may include a collector coupled to a negative component of the modulation output signal IF, and a base coupled to a negative component of the local communication signal LO. And an emitter coupled to the positive component of the response communication signal RS.

상기 병합형 바이폴라 트랜지스터(233)는 상기 변조출력신호(IF)의 양(+)의 성분에 커플링되는 콜렉터와, 상기 로컬통신신호(LO)의 음(-)의 성분에 커플링되는 베이스와, 상기 응답통신신호(RS)의 음(-)의 성분에 커플링되는 에미터를 가진다.The merged bipolar transistor 233 may include a collector coupled to a positive component of the modulation output signal IF, and a base coupled to a negative component of the local communication signal LO. And an emitter coupled to the negative component of the response communication signal RS.

상기 병합형 바이폴라 트랜지스터(234)는 상기 변조출력신호(IF)의 음(-)의 성분에 커플링되는 콜렉터와, 상기 로컬통신신호(LO)의 양(+)의 성분에 커플링되는 베이스와, 상기 응답통신신호(RS)의 음(-)의 성분에 커플링되는 에미터를 가진다.The merged bipolar transistor 234 may include a collector coupled to a negative component of the modulation output signal IF, and a base coupled to a positive component of the local communication signal LO. And an emitter coupled to the negative component of the response communication signal RS.

이때, 병합형 바이폴라 트랜지스터들(231 내지 234) 각각은 도 2와 관련하여 기술한 바와 같은 본 발명의 병합형 바이폴라 트랜지스터로 구현된다.In this case, each of the merged bipolar transistors 231 to 234 is implemented as the merged bipolar transistor of the present invention as described with reference to FIG. 2.

도 6은 본 발명의 비교예에 따른 주파수 혼합기를 나타내는 도면이다. 도 6의 각 구성요소의 참조번호는 대응하는 도 5의 구성요소에 대하여 첨자(')를 부가하여 참조번호로 한다. 6 is a view showing a frequency mixer according to a comparative example of the present invention. The reference numerals of the components of FIG. 6 are referred to by adding the subscript (') to the corresponding component of FIG.

도 6의 비교예의 주파수 혼합기는 도 5의 실시예의 주파수 혼합기와 거의 동일하며, 다만, 로컬통신응답부(230')가 병합형 바이폴라 트랜지스터들(231~234) 대 신에 모스 트랜지스터들(231'~234')로 구현된다는 점에서 차이가 있을 뿐이다.The frequency mixer of the comparative example of FIG. 6 is almost the same as the frequency mixer of the embodiment of FIG. 5, except that the local communication response unit 230 ′ has MOS transistors 231 ′ instead of the merged bipolar transistors 231 ˜ 234. 234 ') is the only difference.

로컬통신응답부(230)가 병합형 바이폴라 트랜지스터들(231~234)로 구현되는 도 5의 본 발명의 주파수 혼합기에서는, 로컬통신응답부(230')가 모스 트랜지스터들(231'~234')로 구현되는 도 6의 주파수 혼합기에서와 비교하여, 저주파수 영역에서 현저히 감소되는 노이즈가 발생된다(도 7 참조).In the frequency mixer of the present invention of FIG. 5 in which the local communication response unit 230 is implemented with the merged bipolar transistors 231 to 234, the local communication response unit 230 ′ is the MOS transistors 231 ′ to 234 ′. Compared to the frequency mixer of FIG. 6, which is implemented by P, the noise is significantly reduced in the low frequency region (see FIG. 7).

도 8은 본 발명의 다른 일실시예에 따른 전자회로를 나타내는 도면으로서, 전압제어 발진기를 나타내는 회로도이다. 도 8의 전압제어 발진기도 도 2a 또는 도 4의 병합형 바이폴라 트랜지스터를 채용한다. 도 8에서, 출력신호(VOUT)의 전압레벨은 각자의 양(+)의 성분 및 음(-)의 성분의 전압레벨의 차이로 나타난다. 그리고, 본 명세서에서, 상기 출력신호는 VOUT으로 나타나며, 각자의 양의 성분은 참조부호에 (+), 음의 성분은 참조부호에 (-)를 첨가하여 나타낸다. 8 is a circuit diagram illustrating an electronic circuit according to another exemplary embodiment of the present invention, which is a circuit diagram illustrating a voltage controlled oscillator. The voltage controlled oscillator of FIG. 8 also employs the merged bipolar transistor of FIG. 2A or 4. In Fig. 8, the voltage level of the output signal VOUT is represented by the difference between the voltage levels of the respective positive and negative components. In the present specification, the output signal is represented by VOUT, and each positive component is indicated by adding (+) to the reference numeral and the negative component by adding (-) to the reference numeral.

도 8의 전압제어 발진기는 인가되는 제어전압(VC)에 의하여 출력신호(VOUT)의 주파수를 변화시킨다. 도 8의 전압제어 발진기는 제1 노드(301), 제2 노드(303), LC 탱크부(310), 부성저항부(320) 및 바이어스부(330)를 구비한다.The voltage controlled oscillator of FIG. 8 changes the frequency of the output signal VOUT by the applied control voltage VC. The voltage controlled oscillator of FIG. 8 includes a first node 301, a second node 303, an LC tank unit 310, a negative resistance unit 320, and a bias unit 330.

상기 제1 노드(301)를 통하여, 상기 출력신호(VOUT)의 양(+)의 성분이 출력된다. 그리고, 상기 제2 노드(303)를 통하여, 상기 출력신호(VOUT)의 음(-)의 성분이 출력된다.Through the first node 301, a positive component of the output signal VOUT is output. A negative component of the output signal VOUT is output through the second node 303.

상기 LC 탱크부(310)는 전원전압(VDD)에 접속되며, 상기 제어전압(VC)에 따라 상기 제1 노드(301) 및 상기 제2 노드(303)에서 발생되는 상기 출력신호(VOUT)의 주파수를 변화시킨다.The LC tank unit 310 is connected to a power supply voltage VDD, and the output of the output signal VOUT generated at the first node 301 and the second node 303 according to the control voltage VC. Change frequency

상기 부성저항부(320)는 상기 제1 노드(301) 및 상기 제2 노드(303)와 상기 공통노드(NCOM) 사이에 형성된다. 상기 부성저항부(320)는 상기 LC 탱크부(310)에 존재하는 저항 성분을 상쇄하여 상기 출력신호(VOUT)의 발진을 유지할 수 있도록 부성저항을 제공하는 역할을 한다.The negative resistance unit 320 is formed between the first node 301 and the second node 303 and the common node NCOM. The negative resistance unit 320 serves to provide a negative resistance to cancel the resistance component present in the LC tank 310 to maintain the oscillation of the output signal (VOUT).

상기 부성저항부(320)는 병합형 바이폴라 트랜지스터(321, 323)를 구비한다. 상기 병합형 바이폴라 트랜지스터(321)는 상기 제1 노드(301)에 커플링되는 콜렉터와, 상기 제2 노드(303)에 커플링되는 베이스와, 상기 공통노드(NCOM)에 커플링되는 에미터를 가진다.The negative resistance unit 320 includes merged bipolar transistors 321 and 323. The merged bipolar transistor 321 may include a collector coupled to the first node 301, a base coupled to the second node 303, and an emitter coupled to the common node NCOM. Have

그리고, 상기 병합형 바이폴라 트랜지스터(323)는 상기 제2 노드(303)에 커플링되는 에미터와, 상기 제1 노드(301)에 커플링되는 베이스와, 상기 공통노드(NCOM)에 커플링되는 콜렉터를 가진다.The merged bipolar transistor 323 is coupled to the emitter coupled to the second node 303, the base coupled to the first node 301, and the common node NCOM. Have a collector.

그리고, 상기 바이어스부(330)는 병합형 바이폴라 트랜지스터(331)를 구비한다. The bias unit 330 includes a merged bipolar transistor 331.

상기 병합형 바이폴라 트랜지스터(323)는 상기 접지전압(VSS)에 커플링되는 에미터와, 바이어스 전압(VIAS)에 커플링되는 베이스 및 상기 공통노드(NCOM)에 커플링되는 콜렉터를 가진다.The merged bipolar transistor 323 has an emitter coupled to the ground voltage VSS, a base coupled to the bias voltage VIAS, and a collector coupled to the common node NCOM.

이때, 도 8의 병합형 바이폴라 트랜지스터들(321, 323, 331) 각각은 도 2와 관련하여 기술한 바와 같은 본 발명의 병합형 바이폴라 트랜지스터로 구현된다. In this case, each of the merged bipolar transistors 321, 323, and 331 of FIG. 8 is implemented as the merged bipolar transistor of the present invention as described with reference to FIG. 2.

도 9는 본 발명의 비교예에 따른 전압제어 발진기를 나타내는 도면이다. 도 9의 각 구성요소의 참조번호는 대응하는 도 8의 구성요소에 대하여 첨자(')를 부가 하여 참조번호로 한다. 9 is a diagram illustrating a voltage controlled oscillator according to a comparative example of the present invention. Reference numerals of the elements of FIG. 9 are referred to by adding a subscript '' to the corresponding element of FIG. 8.

도 9의 비교예의 전압제어 발진기는 도 8의 실시예의 전압제어 발진기와 거의 동일하며, 다만, 부성저항부(320') 및 바이어스부(330')가 병합형 바이폴라 트랜지스터들(321, 323, 331) 대신에 모스 트랜지스터들(321', 323', 331')로 구현된다는 점에서 차이가 있을 뿐이다.The voltage controlled oscillator of the comparative example of FIG. 9 is almost the same as the voltage controlled oscillator of the embodiment of FIG. 8, except that the negative resistor portion 320 ′ and the bias portion 330 ′ are integrated bipolar transistors 321, 323, and 331. There is only a difference in that it is implemented by MOS transistors 321 ', 323', and 331 'instead.

부성저항부(320) 및 바이어스부(330)가 병합형 바이폴라 트랜지스터들(321, 323, 331)로 구현되는 도 8의 본 발명의 전압제어 발진기에서는, 부성저항부(320')및 바이어스부(330')가 모스 트랜지스터들(321', 323')로 구현되는 도 9의 전압제어 발진기와 비교하여, 발진 주파수 근처의 close-in 위상 노이즈가 현저히 감소된다(도 10 참조).In the voltage controlled oscillator of FIG. 8 in which the negative resistance unit 320 and the bias unit 330 are implemented by the merged bipolar transistors 321, 323, and 331, the negative resistance unit 320 ′ and the bias unit ( Compared to the voltage controlled oscillator of FIG. 9 in which 330 'is implemented with MOS transistors 321' and 323 ', close-in phase noise near the oscillation frequency is significantly reduced (see FIG. 10).

상기와 같은 본 발명의 병합형 바이폴라 트랜지스터에서는, MOS 트랜지스터를 형성할 수 있는 접합들 중의 하나가 딥 N-WELL과 함께 콜렉터를 형성한다. 즉, 본 발명의 병합형 바이폴라 트랜지스터는 수직형 바이폴라 트랜지스터와 수평형 바이폴라 트랜지스터(L-BJT)가 병렬적으로 연결되어 구현됨으로써, 단위 전류 이득 주파수(fT)가 현저히 증가된다.In the merged bipolar transistor of the present invention as described above, one of the junctions capable of forming the MOS transistor forms a collector together with the deep N-WELL. That is, the merged bipolar transistor of the present invention is implemented by connecting the vertical bipolar transistor and the horizontal bipolar transistor L-BJT in parallel, thereby significantly increasing the unit current gain frequency fT.

그리고, 상기 병합형 바이폴라 트랜지스터는 이용한 주파수 혼합기 및 전압제어 발진기에서는, 노이즈가 현저히 감소된다.In the frequency mixer and voltage controlled oscillator using the merged bipolar transistor, noise is significantly reduced.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom.

예를 들면, 본 명세서에서는, P-기판에 형성되는 딥 N-WELL, 상기 딥 N-WELL에 포획되어 형성되는 P-WELL, 그리고, 상기 P-WELL 내에 형성되는 N+접합들로 구현되는 실시예 즉, NMOS 트랜지스터 부분으로 구현되는 즉, NPN 타입의 병합형 바이폴라 트랜지스터가 기술되고 도시되었다. For example, in the present specification, an embodiment implemented with a deep N-WELL formed on a P-substrate, a P-WELL formed by being captured by the deep N-WELL, and N + junctions formed in the P-WELL. That is, a merged bipolar transistor of the NPN type, i.e., implemented as part of an NMOS transistor, has been described and illustrated.

그러나, 본 발명의 기술적 사상은 상기 각 구성요소의 극성이 반대로 되는 실시예 즉, PNP 타입의 병합형 바이폴라 트랜지스터에 의해서도 구현될 수 있음은 당업자에게는 자명한 사실이다.However, it will be apparent to those skilled in the art that the technical idea of the present invention can be implemented by an embodiment in which the polarities of the above components are reversed, that is, by a PNP type merged bipolar transistor.

또한, 도 8의 실시예와 관련하여, 상기 부성저항부(320) 및 상기 바이어스부(330)가 모두 병합형 바이폴라 트랜지스터로 구현되는 것으로 도시되고 기술되었다. 그러나, 도 8의 실시예에서, 상기 바이어스부(330)만이 병합형 바이폴라 트랜지스터로 구현되거나, 상기 부성저항부(320)만이 병합형 바이폴라 트랜지스터로 구현되더라도, 본 발명의 기술적 사상에 따른 효과는 어느 정도 구현될 수 있다.8, the negative resistance part 320 and the bias part 330 are both shown and described as being implemented as a merged bipolar transistor. However, in the embodiment of FIG. 8, even if only the bias unit 330 is implemented as a merge type bipolar transistor, or only the negative resistance unit 320 is implemented as a merge type bipolar transistor, the effect according to the spirit of the present invention is Degree can be implemented.

또한, 본 명세서에서는 본 발명의 병합형 바이폴라 트랜지스터를 이용하는 전자회로의 예로서, 주파수 혼합기, 전압제어 발진기가 도시되고 기술되었으나, 그 외에도 송신기, 수신기의 베이스 밴드 아날로그(baseband analog) 회로 등에도 적용가능하다. In addition, in the present specification, as an example of an electronic circuit using the merged bipolar transistor of the present invention, a frequency mixer and a voltage controlled oscillator are shown and described, but can be applied to a baseband analog circuit of a transmitter and a receiver. Do.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술 적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims (12)

에미터, 베이스 및 콜렉터를 가지는 병합형 바이폴라 트랜지스터에 있어서,In a merged bipolar transistor having an emitter, a base and a collector, 제1 도전형의 불순물을 포함하여 형성되는 제1 접합;A first junction formed of an impurity of a first conductivity type; 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 접합;A second junction formed by including the first conductivity type impurities; 제2 도전형의 불순물을 포함하여 형성되는 제1 WELL으로서, 상기 제1 접합과 상기 제2 접합을 포획하여 형성되는 상기 제1 WELL; 및A first WELL formed of impurity of a second conductivity type, comprising: the first WELL formed by trapping the first junction and the second junction; And 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 WELL으로서, 상기 제1 WELL의 하부에 접하여 형성되는 상기 제2 WELL을 구비하며,A second WELL including impurity of the first conductivity type, the second WELL formed in contact with a lower portion of the first WELL, 상기 에미터는 상기 제1 접합으로 형성되고, 상기 베이스는 상기 제1 WELL에 형성되고, 상기 콜렉터는 상기 제2 접합과 상기 제2 WELL로 형성되는 것을 특징으로 하는 병합형 바이폴라 트랜지스터.And the emitter is formed by the first junction, the base is formed in the first WELL, and the collector is formed by the second junction and the second WELL. 제1 항에 있어서,According to claim 1, 상기 제1 도전형은 N형이며, 상기 제2 도전형은 P형인 것을 특징으로 하는 병합형 바이폴라 트랜지스터.And said first conductivity type is N type and said second conductivity type is P type. 제1 항에 있어서,According to claim 1, 상기 제1 접합과 상기 제2 접합 사이에 채널을 형성하도록 제어할 수 있는 게이트 전극을 더 구비하는 것을 병합형 바이폴라 트랜지스터.And a gate electrode controllable to form a channel between the first junction and the second junction. 에미터, 베이스 및 콜렉터를 가지는 병합형 바이폴라 트랜지스터에 있어서,In a merged bipolar transistor having an emitter, a base and a collector, 제1 도전형의 불순물을 포함하여 형성되는 다수개의 제1 접합들;A plurality of first junctions formed of impurities of a first conductivity type; 상기 제1 도전형의 불순물을 포함하여 형성되는 다수개의 제2 접합들;A plurality of second junctions including impurities of the first conductivity type; 제2 도전형의 불순물을 포함하여 형성되는 제1 WELL으로서, 상기 제1 접합들과 상기 제2 접합들을 포획하여 형성되는 상기 제1 WELL; 및A first WELL formed of impurity of a second conductivity type, comprising: the first WELL formed by trapping the first junctions and the second junctions; And 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 WELL으로서, 상기 제1 WELL의 하부에 접하여 형성되는 상기 제2 WELL을 구비하며,A second WELL including impurity of the first conductivity type, the second WELL formed in contact with a lower portion of the first WELL, 상기 에미터는 상기 제1 접합들로 형성되고, 상기 베이스는 상기 제1 WELL에 형성되고, 상기 콜렉터는 상기 제2 접합들과 상기 제2 WELL로 형성되되,The emitter is formed of the first junctions, the base is formed in the first WELL, and the collector is formed of the second junctions and the second WELL, 상기 제1 접합들과 상기 제2 접합들은 교호적으로 배치되는 것을 특징으로 하는 병합형 바이폴라 트랜지스터.And the first junctions and the second junctions are alternately disposed. 제4 항에 있어서,The method of claim 4, wherein 상기 제1 도전형은 N형이며, 상기 제2 도전형은 P형인 것을 특징으로 하는 병합형 바이폴라 트랜지스터.And said first conductivity type is N type and said second conductivity type is P type. 제4 항에 있어서,The method of claim 4, wherein 상기 제1 접합들과 상기 제2 접합들 사이에 채널을 형성하도록 제어할 수 있는 게이트 전극들을 더 구비하는 것을 병합형 바이폴라 트랜지스터.And further comprising gate electrodes controllable to form a channel between the first junctions and the second junctions. 무선통신신호와 로컬통신신호를 합성하여 변조출력신호를 발생하는 전자회로로서, 상기 무선통신신호, 상기 로컬통신신호 및 상기 변조출력신호의 전압레벨은 각자의 양(+)의 성분과 음(-)의 성분의 차이에 따른 전압레벨인 상기 전자회로에 있어서,An electronic circuit for synthesizing a wireless communication signal and a local communication signal to generate a modulated output signal, wherein voltage levels of the wireless communication signal, the local communication signal, and the modulated output signal are positive and negative. In the electronic circuit which is the voltage level according to the difference of the components of 상기 무선통신신호의 양(+)의 성분과 음(-)의 성분에 차동 방식으로 응답하여, 소정의 응답통신신호를 발생하는 무선통신응답부로서, 상기 응답통신신호의 전압레벨은 자신의 양(+)의 성분과 음(-)의 성분의 차이에 따른 전압레벨인 상기 무선통신응답부 ; 및A wireless communication response unit for generating a predetermined response communication signal in response to a positive component and a negative component of the wireless communication signal in a differential manner, wherein the voltage level of the response communication signal is positive. The wireless communication response unit which is a voltage level according to a difference between a positive component and a negative component; And 상기 응답통신신호의 양(+)의 성분과 음(-)의 성분을 각각 수신하되, 상기 응답통신신호의 주파수에 상기 로컬통신신호의 주파수를 합성하여 상기 변조출력신호를 발생하는 로컬통신응답부를 구비하며,A local communication response unit for receiving a positive component and a negative component of the response communication signal, respectively, and combining the frequency of the local communication signal with the frequency of the response communication signal to generate the modulated output signal. Equipped, 상기 로컬통신응답부는The local communication response unit 상기 변조출력신호의 양(+)의 성분 및 상기 응답통신신호의 양(+)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신호의 양(+)의 성분에 커플링되는 베이스를 가지는 제1 병합형 바이폴라 트랜지스터;A collector and emitter coupled corresponding to the positive component of the modulated output signal and the positive component of the response communication signal, and coupled to the positive component of the local communication signal; A first merged bipolar transistor having a base; 상기 변조출력신호의 음(-)의 성분 및 상기 응답통신신호의 양(+)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신호의 음(-)의 성분에 커플링되는 베이스를 가지는 제2 병합형 바이폴라 트랜지스터;A collector and emitter coupled in correspondence with a negative component of the modulated output signal and a positive component of the response communication signal, and with a negative component of the local communication signal; A second merged bipolar transistor having a base; 상기 변조출력신호의 양(+)의 성분 및 상기 응답통신신호의 음(-)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신호의 음(-)의 성분에 커플링되는 베이스를 가지는 제3 병합형 바이폴라 트랜지스터; 및A collector and emitter coupled in correspondence with a positive component of the modulation output signal and a negative component of the response communication signal, and with a negative component of the local communication signal; A third merged bipolar transistor having a base; And 상기 변조출력신호의 음(-)의 성분 및 상기 응답통신신호의 음(-)의 성분에 대응하여 커플링되는 콜렉터 및 에미터와, 상기 로컬통신신호의 양(+)의 성분에 커플링되는 베이스를 가지는 제4 병합형 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 전자회로.A collector and emitter coupled in correspondence with a negative component of the modulation output signal and a negative component of the response communication signal, and with a positive component of the local communication signal; And a fourth merged bipolar transistor having a base. 제7 항에 있어서,The method of claim 7, wherein 상기 제1 내지 제4 병합형 바이폴라 트랜지스터 각각은Each of the first to fourth merged bipolar transistors 제1 도전형의 불순물을 포함하여 형성되는 제1 접합;A first junction formed of an impurity of a first conductivity type; 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 접합;A second junction formed by including the first conductivity type impurities; 제2 도전형의 불순물을 포함하여 형성되는 제1 WELL으로서, 상기 제1 접합과 상기 제2 접합을 포획하여 형성되는 상기 제1 WELL; 및A first WELL formed of impurity of a second conductivity type, comprising: the first WELL formed by trapping the first junction and the second junction; And 상기 제1 도전형의 불순물을 포함하여 형성되는 제2 WELL으로서, 상기 제1 WELL의 하부에 접하여 형성되는 상기 제2 WELL을 구비하며,A second WELL including impurity of the first conductivity type, the second WELL formed in contact with a lower portion of the first WELL, 각자의 에미터는 상기 제1 접합으로 형성되고, 각자의 베이스는 상기 제1 WELL에 형성되고, 각자의 콜렉터는 상기 제2 접합과 상기 제2 WELL로 형성되는 것을 특징으로 하는 전자회로.Wherein each emitter is formed of the first junction, each base is formed of the first WELL, and each collector is formed of the second junction and the second WELL. 제8 항에 있어서,The method of claim 8, 상기 제1 도전형은 N형이며, 상기 제2 도전형은 P형인 것을 특징으로 하는 전자회로.And the first conductivity type is N type, and the second conductivity type is P type. 인가되는 제어전압에 의하여 출력신호의 주파수를 변화시키는 전자회로에 있어서,In an electronic circuit for changing the frequency of the output signal in accordance with the applied control voltage, 상기 출력신호의 양(+)의 성분을 출력하는 제1 노드;A first node for outputting a positive component of said output signal; 상기 출력신호의 음(-)의 성분을 출력하는 제2 노드;A second node for outputting a negative component of the output signal; 전원전압에 접속되며, 상기 제어전압에 따라 상기 제1 노드 및 상기 제2 노드에서 발생되는 상기 출력신호의 주파수를 변화시키는 LC 탱크부;An LC tank unit connected to a power supply voltage and changing a frequency of the output signal generated at the first node and the second node according to the control voltage; 상기 출력신호의 발진을 유지하기 위하여, 제1 노드 및 상기 제2 노드와 상기 공통노드 사이에 형성되는 부성저항부; 및A negative resistance unit formed between the first node and the second node and the common node to maintain oscillation of the output signal; And 상기 공통노드에 일정한 전류를 공급하기 위하여, 접지전압과 상기 공통노드 사이에 형성되는 바이어스부를 구비하며,In order to supply a constant current to the common node, provided with a bias portion formed between the ground voltage and the common node, 상기 바이어스부는 The bias unit 상기 접지전압에 커플링되는 에미터와, 바이어스 전압에 커플링되는 베이스 및 상기 공통노드에 커플링되는 콜렉터를 가지는 제1 병합형 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 전자회로.And a first merged bipolar transistor having an emitter coupled to the ground voltage, a base coupled to a bias voltage, and a collector coupled to the common node. 제10 항에 있어서,The method of claim 10, 상기 부성저항부는 The negative resistance part 상기 제1 노드에 커플링되는 콜렉터와, 상기 제2 노드에 커플링되는 베이스와, 상기 공통노드에 커플링되는 에미터를 가지는 제2 병합형 바이폴라 트랜지스터; 및A second merged bipolar transistor having a collector coupled to the first node, a base coupled to the second node, and an emitter coupled to the common node; And 상기 제2 노드에 커플링되는 콜렉터와, 상기 제1 노드에 커플링되는 베이스와, 상기 공통노드에 커플링되는 에미터를 가지는 제3 병합형 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 전자회로.And a third merged bipolar transistor having a collector coupled to the second node, a base coupled to the first node, and an emitter coupled to the common node. 제11 항에 있어서,The method of claim 11, wherein 상기 제1 내지 제3 병합형 바이폴라 트랜지스터 각각은Each of the first to third merged bipolar transistors N형의 불순물을 포함하여 형성되는 제1 접합;A first junction formed of an N-type impurity; 상기 N형의 불순물을 포함하여 형성되는 제2 접합;A second junction formed by including the N-type impurity; P형의 불순물을 포함하여 형성되는 제1 WELL으로서, 상기 제1 접합과 상기 제2 접합을 포획하여 형성되는 상기 제1 WELL; 및A first WELL formed of a P-type impurity, the first WELL formed by trapping the first junction and the second junction; And 상기 N형의 불순물을 포함하여 형성되는 제2 WELL으로서, 상기 제1 WELL의 하부에 접하여 형성되는 상기 제2 WELL을 구비하며,A second WELL formed of the N-type impurity, the second WELL being formed in contact with a lower portion of the first WELL, 각자의 에미터는 상기 제1 접합으로 형성되고, 각자의 베이스는 상기 제1 WELL에 형성되고, 각자의 콜렉터는 상기 제2 접합과 상기 제2 WELL로 형성되는 것을 특징으로 하는 전자회로.Wherein each emitter is formed of the first junction, each base is formed of the first WELL, and each collector is formed of the second junction and the second WELL.
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Publication number Priority date Publication date Assignee Title
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KR101300214B1 (en) * 2011-02-21 2013-08-26 충남대학교산학협력단 bipolar junction transistor for high matching characteristics

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169390B1 (en) * 1995-05-17 1999-01-15 김광호 Esd protection device
KR20050007755A (en) * 2003-07-11 2005-01-21 한국과학기술원 Circuit Using Vertical Bipolar Junction Transistor Available in Deep n-well CMOS Technology as a Current Source

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169390B1 (en) * 1995-05-17 1999-01-15 김광호 Esd protection device
KR20050007755A (en) * 2003-07-11 2005-01-21 한국과학기술원 Circuit Using Vertical Bipolar Junction Transistor Available in Deep n-well CMOS Technology as a Current Source

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101300214B1 (en) * 2011-02-21 2013-08-26 충남대학교산학협력단 bipolar junction transistor for high matching characteristics
KR101288084B1 (en) * 2012-04-16 2013-07-19 충남대학교산학협력단 Bipolar junction transistor for very high matching characteristics

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