KR100924903B1 - 홈 제어 플랫폼 및 홈 제어 플랫폼에서 사용되는 장치 - Google Patents

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Abstract

홈 제어 플랫폼 및 아키텍쳐는 홈 제어 플랫폼에 접속된 처리 장치 사이의 통신을 제공하는 복수의 직렬 버스를 포함한다. 버스 제어 유닛은 통신 서비스를 요청하는 디바이스 사이에 버스를 할당하도록 구성된다. 플랫폼은 레거시 디바이스(legacy device), 유저 및 네트워크 인터페이스, 브라우저 등으로의 인터페이스를 제공하는 하나 이상의 제어 프로세서를 지원한다. 플랫폼은 MPEG 인코딩 및 디코딩, 신호 처리, 비디오 및 오디오 CODEC 등과 같은 특정 태스크용 코프로세서로서 수행하는 선택적인 플러그 인 카드를 수용한다. 이러한 플랫폼을 지원하는 데 사용되는 소프트웨어 아키텍쳐는, 태스크 코프로세서와 인터페이스하고, Vx워크(Vxworks), WinCE, 또는 리눅스와 같은 표준 OS와 인터페이스하는 제어 프로세서에서 실시간 마이크로커널 운영 체제(OS)를 사용하는 것을 포함한다. 마이크로커널 OS는 태스크 메모리 및 CPU 스페이스 분할, 바이러스 보호 및 안전 금융 거래 서비스 용 프리미티브를 제공한다.

Description

홈 제어 플랫폼 및 홈 제어 플랫폼에서 사용되는 장치{SCALABLE HOME CONTROL PLATFORM AND ARCHITECTURE}
본 발명은 컴퓨터 시스템 분야에 관한 것이고, 더 상세하게는 스케일링 가능한(scalable) 홈 제어 시스템 및 네트워크를 제공하는 플랫폼 및 아키텍쳐에 관한 것이다.
종래의 홈 제어 시스템은 원래 스케일링이 불가능했다. 우수한 멀티미디어용 애플리케이션, 고속 분산형 인터넷 액세스, 집적 애플리케이션 등이 흔해지고 있지만, 종래의 홈 제어 시스템은 이들 애플리케이션을 완전하게 지원하는 데 필요한 대역폭 및 융통성을 제공할 수 없다.
종래의 PC 아키텍쳐는 다양한 기능 보드들 간에 데이터를 병렬로 전송하기 위한 버스 구조를 포함한다. 예컨대, PCMCIA 표준 인터페이스는 16 또는 32 비트 폭의 데이터 인터페이스 및 26 비트 폭의 어드레스 인터페이스, 그리고 다양한 제어 라인을 포함한다. 하나의 장치가 상기 인터페이스를 사용하는 동안, 다른 장치들이 상기 인터페이스를 사용하지 못하도록 효과적으로 차단된다. 인터페이스로의 다수의 동시 액세스의 구현(appearance)을 제공하기 위해 시분할 멀티플렉싱이 자주 사용되지만, 특정 전송이 시간에 민감하면, 이 시분할 멀티플렉싱 방안은 애플리케이션에 대해 충분한 수의 시간 슬롯을 제공할 수 없다. 유사하게, 앞으로 24 비트의 워드가 일반화되면, 16 또는 32 비트 폭 데이터 인터페이스의 사용은 비효율적으로 상당한 오버헤드를 발생시킬 수 있다.
종래의 PC 아키텍쳐는 개발된 각각의 표준을 숙달하기 위한 상당한 학습곡선을 포함하며, 특정 인터페이스 프로토콜에 대한 많은 투자를 요구하고 있다. 이와 같이, 현재의 인터페이스 기술을 포기하지 못하고 망설이면서, 잠재적으로는 더 효율적인 프로세싱 기술의 도입이 지연되곤 한다. 예컨대 앞에서 설명한 24 비트 워드 구조는 RGB 비디오 애플리케이션에 대해 매우 효율적인 구조임이 분명하지만, 대응하는 24 비트 인터페이스 아키텍쳐를 채택하는 비용 때문에, 특히 현재의 16 비트 또는 32 비트 표준에 대해 상당한 시간이나 비용을 투자한 경우에 이런 구조의 채택은 지연될 수 있다. 이후에도, 이와 같이 24 비트 구조로 변경하는 것과 같은 유사한 망설임이 존재할 것이다.
유사하게, 종래의 홈 제어 아키텍쳐는 다양한 애플리케이션을 수용하도록 설계되며, 이러한 애플리케이션 중 일부는 상당히 상이한 인터페이싱 조건을 가질 수 있다. 예컨대 가정에 분산형 멀티미디어 엔터테인먼트만을 제공하도록 설계된 시스템은, 가정에 난방 및 공기 조절만을 제공하도록 설계된 시스템과는 상당히 다른 조건을 가질 것이다. 종래의 홈 제어 아키텍쳐는 전형적으로 더 상위의 설계 조건의 세트에 대해서 설계될 것으로, 더 적은 설계 조건의 세트를 가진 디바이스 에 대해서는 과도하게 설계되는 셈이 된다(overdesigned). 차세대 디바이스의 세트가 상용화되었을 때, 앞에서 설명한 더 상위의 조건의 세트는 이런 새로운 디바이스의 세트를 예상하지 못해서 시스템이 이들 디바이스를 수용할 수 없게 될 수도 있지만, 이런 디바이스를 수용할 수도 있어서 이 시스템이 이전 세대의 디바이스에 대해 과도하게 설계되었음을 알게 될 것이다.
따라서, 미래의 홈 제어 플랫폼의 사용을 수용하기 위해 설계를 크게 변경하지 않고, 이러한 미래의 변화가 무엇을 발생시킬 것인가에 대한 정확한 정의나 예측 없이도, 미래의 홈 제어 플랫폼의 사용의 변화를 수용할 수 있는 홈 제어 플랫폼 및 아키텍쳐가 요구된다. 이러한 홈 제어 플랫폼은 광범위한 애플리케이션에도 효율적인 아키텍쳐를 가진 "스케일링 가능" 홈 제어 플랫폼이다.
본 발명의 목적은 스케일링 가능 홈 제어 플랫폼을 제공하는 것이다. 본 발명의 다른 목적은 플랫폼에 의해 지원되는 애플리케이션의 크기에 관계없이 동일한 인터페이스 프로토콜을 사용하는 스케일링 가능 홈 제어 플랫폼을 제공하는 것이다. 본 발명의 또 다른 목적은 광범위한 현재의 그리고 미래의 애플리케이션을 수용할 수 있는 홈 제어 플랫폼용 아키텍쳐를 제공하는 것이다.
이들 목적은 홈 제어 플랫폼에 접속된 처리 디바이스 사이의 통신을 제공하는 복수의 직렬 버스를 포함하는 홈 제어 플랫폼 및 아키텍쳐를 제공해서 구현된다. 버스 제어 유닛은 통신 서비스를 필요로 하는 디바이스 사이에 버스를 할당하 도록 구성된다. 플랫폼은 레거시 디바이스(legacy device), 유저 및 네트워크 인터페이스, 브라우저 등으로의 인터페이스를 제공하는 하나 이상의 제어 프로세서를 지원한다. 플랫폼은 MPEG 인코딩 및 디코딩, 신호 처리, 비디오 및 오디오 CODEC 등과 같은 특정 태스크용 코프로세서로서 수행하는 선택적인 플러그 인 카드를 수용한다. 이러한 플랫폼을 지원하는 데 사용되는 소프트웨어 아키텍쳐는, 태스크 코프로세서와 인터페이스하고, Vx워크(Vxworks), WinCE, 또는 리눅스와 같은 표준 OS와 인터페이스하는 제어 프로세서에서 실시간 마이크로커널 운영 체제(OS)를 사용하는 것을 포함한다. 마이크로커널 OS는 태스크 메모리 및 CPU 스페이스 분할, 바이러스 보호 및 안전 금융 거래 서비스 용 프리미티브를 제공한다.
삭제
도 1은 본 발명에 따른 홈 제어 플랫폼의 예시적인 블록도,
도 2는 본 발명에 따른 홈 제어 플랫폼에 사용되는 제어 프로세서의 예시적인 블록도,
도 3은 본 발명에 따른 홈 제어 플랫폼의 시스템 아키텍쳐의 예시적인 블록도,
도 4는 본 발명에 따른 홈 제어 플랫폼에 사용되는 필터 프로세서의 예시적인 블록도,
도 5는 본 발명에 따른 홈 제어 플랫폼의 소프트웨어 아키텍쳐의 예시적인 블록도.
삭제
본 발명은 참조된 도면을 예로서 참조하여 더 상세하게 설명될 것이다.
도면에서, 동일한 참조 번호는 동일한 또는 대응하는 구성 요소 또는 기능부를 나타낸다.
도 1은 본 발명에 따른 홈 제어 플랫폼(100)의 예시적인 블록도이다. 플랫폼(100)은 프로세싱 유닛(110), 제어 프로세서(120) 및 보조 유닛(130)이 복수의 고속 직렬 버스(150)를 통해서 데이터를 전송하고 처리할 수 있게 하는 구조 및 아키텍쳐를 제공한다. 본 발명의 일 특성에 따르면, 이러한 직렬 버스는 바람직하게는 셀프 타이밍(self-timed)이며, 따라서 대역폭 및 데이터 처리 성능의 스케일링 가능성을 제공한다.
홈 제어 플랫폼(100)에 연결된 각각의 디바이스는, 선택된 하나 이상의 직렬 버스(150)를 통해서 데이터를 송수신하도록 구성된 버스 인터페이스 유닛(160)을 포함한다. 버스 인터페이스 유닛(160)은 버스 중재 및 라우팅은 물론, 필요에 따라서 직렬 형태의 버스에서 병렬 형태의 버스로 그리고, 그 반대로의 전환을 제공한다. 바람직한 실시예에서, 버스 인터페이스 유닛(160)은 직접 메모리 액세스(DMA) 카피를 지원한다. 바람직한 실시예에서, 버스(150)는 확장 가능하다. 보조 유닛(130)은 광섬유(131)를 통해서 플랫폼(100)을 다른 디바이스의 뱅크(110, 120, 130)에 확장시킬 수 있는 예컨대, 전기 광학 결합 디바이스를 포함한다. 다른 디바이스의 뱅크(110, 120, 130)의 대응하는 유닛(130)은 다른 뱅크 상에 대응하는 복수의 직렬 버스로의 인터페이스를 제공한다.
도 2는 본 발명에 따른 홈 제어 플랫폼에 사용되는 제어 프로세서(120)의 예시적인 블록도이다. 도시된 바와 같이, 버스 인터페이스 유닛(BIU:160)은 도 1의 직렬 버스(150)에 접속하기 위한 접속부(161)를 포함한다. 이 실시예의 프로세서(120)는 도 1의 각각의 디바이스로의 버스(150) 할당을 제어하도록 구성된 버스 제어 유닛(BCU:210)을 포함한다. 본 발명의 바람직한 실시예에서, 버스(150) 중 하나는 이 제어 기능 전용이다. 나머지 버스(150) 중 하나 이상에 액세스하려는 디바이스는 이 전용 제어 버스를 통해서 버스 제어 유닛(210)에 할당 요청을 전송한다. 이 할당 요청에 응답해서, 버스 제어 유닛(210)은 하나 이상의 버스(150)를 요청 유닛에 할당하고, 전용 제어 버스를 통해서 이 할당을 요청한 디바이스에 전송한다.
다양한 종래의 기술 중 몇 가지를 사용해서 이러한 할당을 제공한다. 간단한 실시예에서, 선착순 할당이 사용될 수 있다. 다른 할당 기술은 각각의 디바이스에 최소 할당에 동의된 일부 서비스 품질 및 현재 사용가능한 추가 할당만을 제공하도록 설계된 서비스 품질(QoS) 할당 등을 포함할 수 있다. 실시간 비디오 프로세싱과 같은 일부 애플리케이션은 전체 요청된 자원의 양을 사용할 수 있을 때까지 자원이 할당되지 않는 전부 혹은 전무 방법(an all-or-nothing policy)을 사용해서 할당될 수 있다.
종래의 병렬 버스 아키텍쳐에서는, 한번에 하나의 디바이스만이 버스에서 통신할 수 있었다. 이와 같이, 각각의 디바이스는 동일한 자원의 하나의 병렬 버스를 할당받는다. 따라서, 병렬 버스 아키텍처에 있어서 텍스트 프로세싱 또는 알람 모니터링과 같은 저 대역폭 애플리케이션은 반드시, 비디오 프로세싱과 같은 고 대역폭 애플리케이션과 '간섭'을 일으키는데, 이는 저 대역폭 애플리케이션에 대한 버스 할당이 고속 애플리케이션에 대한 할당을 방해하기 때문이다. 일반적으로 병렬 버스 장치를 사용하는 시스템은 충분한 버퍼링을 제공하도록 설계되며, 그에 따라 이 '간섭'은 각각의 애플리케이션의 성능에 어떤 영향도 미치지 않는다고 가정한다. 즉, 고 대역폭 애플리케이션이 저 대역 애플리케이션에 의한 각 통신을 위해 병렬 버스를 포기해야 하지만, 병렬 버스 기반의 고 대역폭 애플리케이션은 병렬 버스에 대한 그의 액세스에 있어서의 '갭'을 허용하도록 충분한 버퍼링을 제공한다. 그러나, 애플리케이션의 대역폭 요구의 증가에 따라서 병렬 버스 시스템이 포화 상태가 되면, 공통 버스의 공유에 의해 유발된 간섭이 나타난다. 예컨대, 종래의 PC 기반 비디오 애플리케이션은 다른 애플리케이션이 버스를 액세스하는 중이고 그 비디오 애플리케이션이 그의 버퍼링된 프레임을 모두 사용했으면, '정지(freeze)'한다. 소비자의 대역폭 증가 요구에 부응하도록 애플리케이션이 개발됨에 따라서, 병렬 버스 아키텍쳐는 포화점에 이르렀을 때 부족(lacking)이 검출되게 된다.
본 발명에서는 통신 자원의 할당이 개개의 직렬 버스(150)를 기반으로 하고 있기 때문에, 하나의 애플리케이션에 대한 자원 할당이 다른 애플리케이션과 충돌하는 일없이 수용될 수 있다. 즉, 예컨대, 10개의 버스(150)가 할당에 이용될 수 있고, 이들 버스 중 8개가 실시간 비디오 처리 애플리케이션에 제공되어, 8개의 병렬화된 직렬 버스(150)를 통해서 애플리케이션에 병렬 처리를 제공한다고 가정하자. 2개의 버스는 다른 애플리케이션에 대한 할당에 이용 가능하도록 남겨진다. 각각의 애플리케이션이 할당을 요청하면, 버스 제어 유닛(210)은 이들 나머지 2개의 직렬 버스를 할당한다. 후속하는 애플리케이션이 이들 2개의 직렬 버스들간에 이용할 수 있는 자원보다 더 많은 자원을 요청한다면, 이러한 2개의 직렬 버스는 포화될 것이고, 요청이 거부될 것이다. 그러나, 이들 2개의 직렬 버스의 포화가 다른 8개의 직렬 버스를 할당받은 비디오 처리 애플리케이션에는 영향을 미치지 않을 것이다. 이러한 분리는 병렬 버스 아키텍쳐에서는 달성되기 어려운데, 그 이유는 자원의 공유 및 자원이 불충분한 경우의 영향의 공유가 하나의 자원(병렬 버스)을 서로 다른 애플리케이션에 할당해야 하는 시스템에서, 내재하기 때문이다. 직렬 버스(150)의 개수는 제공받을 수 있는 분리의 정도를 결정하는데, 그것은 최고 처리 성능 요건의 추정에 기초한 구조적인 파라미터이다. 바람직한 실시예에서는, 적어도 16개의 직렬 버스(150)가 제공된다.
본 발명의 바람직한 실시예에서, 제어 프로세서(120)는 브라우저, 네트워크 인터페이스 관리, 프로토콜 스택 등을 포함한 기존의 소프트웨어가 실행될 수 있게 하는 종래의 마이크로프로세서 아키텍쳐를 포함한다. 전형적인 제어 프로세서(120)는 필요한 메모리 자원을, 하나 이상의 SDRAM(220)의 뱅크 형태로 포함한다. 종래의 마이크로프로세서에서와 같이, 제어 프로세서(120)는 중앙 처리 장치(CPU:230), 하나 이상의 코프로세서(240) 및 입출력(I/O) 인터페이스(250)를 포함한다. 바람직한 실시예에서, 제어 프로세서(120) 또는 보조 디바이스(130:도 1)는 플랫폼(100) 내의 다른 디바이스(110, 120, 130)에 조정된 전력을 제공하도록 구성된 전력 모듈(260)을 포함한다. 바람직한 실시예에서, 디바이스(110, 120, 130)는 각각 디바이스(110, 120, 130)의 "핫(hot)" 플러그 인을 허용하도록 구성되며, 그에 따라 플랫폼(100) 및 기존의 디바이스(110, 120, 130)의 동작을 정지시키지 않고도 디바이스(110, 120, 130)가 추가되거나 제거될 수 있다. 각각의 디바이스(110, 120, 130)를 플랫폼(100)에 접속하는데 사용되는 커넥터는 유로카드 96와이어 커넥터(EuroCard 96wire connector)와 같이, 디바이스(110, 120, 130)의 핫 플러그 인에 도움을 준다.
도 3은 본 발명에 따른 홈 제어 플랫폼(100)의 시스템 아키텍쳐의 예시적인 블록도를 도시한다. 특히 중요한 것은 홈 제어 플랫폼(100)이, "레거시(legacy)" 디바이스, 예를 들어, 기존의 홈 제어 네트워크에 현재 연결되어 있는 디바이스를 지원하도록 구성되어 있다는 점이다. 홈 제어 플랫폼(100)에 연결된 하나 이상의 디바이스(110, 120, 130)는 기존의 텔레비전(301), 전화(302), 및 기타(303, 304)와 같은 이들 레거시 디바이스를 지원하도록 구성되는 것이 바람직하다.
플랫폼(100)의 레거시 I/O 구성 요소(310)는 e-메일 및 기본적인 홈 제어 기능을 이들 주변 기기(301-304)에 제공함으로써 레거시 주변 기기(301-304)를 지원한다.
추가 구성 요소(320)는 현재와 미래의 애플리케이션을 통합해서 지원하기 위한 플랫폼(100)의 부가가치를 제공한다. 예컨대 케이블 또는 위성 네트워크(331)에 인터페이스(모뎀 또는 튜너)를 추가함으로써 유저는 레거시 텔레비전(301)에서 시청할 주문형 비디오 프로그램을 다운로드할 수 있다. 유사하게, 미디어 센터(332)로의 인터페이스를 플랫폼(100)에 제공함으로써 미디어 센터(332)는 기존의 레거시 스피커(304)를 사용할 수 있게 된다. 유사하게, 가정 방재 시스템(333)을 위한 지원을 제공함으로써, 가정 방재 시스템(333)은, 잠재적으로 미디어 센터(332)와 같이 플랫폼(100)과 인터페이스하도록 설계된 시스템은 물론, 레거시 시스템의 상태를 모니터할 수 있게 된다. 예컨대, 냉장고(334)는 특정 상한 온도 및 하한 온도를 향해 온도 구배가 진행되고 있음을 나타내면, 가정 방재 시스템(333)을 통해서 알람 소리를 내도록 구성될 수 있다. 무선 네트워크(390)로의 인터페이스에 의해 유저는 노트북 컴퓨터, 셀룰러폰, 및 PDA와 같은 휴대형 디바이스를 사용해서 홈 제어 네트워크에 진입할 수 있게 된다.
제어 처리 구성 요소(340), 필터 처리 구성 요소(350) 및 음성 입/출력 구성요소(360)를 포함한 구성 요소(320)가 도 3에 도시되어 있다. 홈 제어 시스템에 다른 구성 요소가 추가될 수 있다는 것이 본 명세서를 읽은 당업자에게는 자명할 것이다. 제어 처리 구성 요소는 도 2의 예시적인 제어 프로세서(120)에 관해서 위에서 설명되었으며, 도 5의 예시적인 소프트웨어 구조에 관해서 이하 설명될 기능 및 성능을 포함한다. 필터 처리 구성 요소(350)는 전형적으로 제어 처리 구성 요소(340)의 제어 하에서, 전용 데이터 처리를 제공하도록 구성된 구성 요소를 포함하며, 이는 도 4의 처리 장치(110)와 관련하여 아래에 더 설명된다.
바람직한 실시예에서, 홈 제어 플랫폼(100)과의 유저의 대화는 음성 I/O 구성 요소(360)를 사용한 음성 입출력을 통해서 이루어진다. 이 구성 요소(360)는, 예컨대 음성 출력을 효율적으로 처리해서 유저에게 전송하는 데 필요한 처리 장치(110) 및 보조 유닛(130)을 사용해서 도 1 및 도 2의 제어 프로세서(120) 상에서 동작하는 종래의 음성 합성기 애플리케이션을 포함한다. 유사한 방식으로, 구성 요소(360)는 유저가 음성 입력을 통해서 시스템(100)과 통신할 수 있게 하는 음성 인식 기능을 구현하도록 구성된 제어, 처리, 보조 유닛(120, 110, 130)을 포함한다.
도 4는 본 발명에 따른 홈 제어 플랫폼(100)에서 사용되는 필터 프로세서(115)의 예시적인 블록도를 도시한다. 도 1에 도시된 바와 같이 처리 장치(110)는, 전형적으로, 라우팅 매트릭스로 배열된 복수의 필터 프로세서(115)를 포함한다. 이러한 매트릭스는 특히 비트 슬라이스 및 파이프라인 아키텍쳐에 유용하며, 여기서 각각의 필터 프로세서(115)는 데이터 아이템에 대한 특정 태스크를 수행하여, 이를 '로크 스텝(lock-step)' 방식으로 다음 필터 프로세서(115)에 전송한다. 데이터 아이템이 처리되는 동안, 다음 데이터 아이템의 처리에 필요한 파라미터가 대응하는 직렬 버스(150)로부터 획득된다. 유사하게, 각각의 데이터 아이템을 처리한 후에, 처리된 데이터 아이템은 대응하는 직렬 버스(150)를 통해서 다른 디바이스로 전송될 수 있다. 이는 도 4의 버스 인터페이스 장치(460)로부터 나온 통신 경로(461)로서 개념적으로 도시되어 있다. 위에서 설명된 도 2의 버스 제어 유닛(210)에 의해서 특정 필터(115)에 할당된, 도 1의 프로세싱 유닛(110)의 버스 인터페이스 유닛(160)의 서브셋을 나타내기 위해서, 버스 인터페이스 유닛(460)이 사용된다.
필터 유닛(115)은 프로그램 메모리(410)를 사용해서 프로그래밍되거나 또는 전용 필터 유닛이거나 혹는 이들 둘의 조합일 수 있다. 전용 필터 유닛(115)은 MPEG 인코딩 또는 디코딩 애플리케이션과 같은 특정 애플리케이션 전용이다. 일반적으로 프로그래밍 가능 필터 유닛(115)은 압축 및 압축 해제(가변 길이 인코딩 및 디코딩(VLE, VLD)과 같은 신호 처리 기능, 커널 기능(고속 퓨리에 변환(FFT)), 비디오 및 오디오 코더 및 디코더(CODEC)의 이산 코사인 변환(DCT:discrete cosine transform) 및 다른 전용 처리 기능 전용의 제한된 인스트럭션의 세트를 가지고 있다.
바람직하게는, 각각의 필터 유닛(115)은 필터 유닛(115)을 사용하는 애플리케이션을 호스팅하는 제어 프로세서(120)에 포함된(도 2 참조) SDRAM(220)과 쌍을 이루고 있다. 예컨대, 제어 프로세서(120)는 MPEG 비디오 애플리케이션을 호스팅하며, MPEG의 비디오 디코딩을 수행하기 위해서, 필터 유닛(115)의 그룹을 호출해서 SDRAM(220)에 포함된 MPEG 데이터를 처리한다. 필터 유닛(115)은 SDRAM(220)에 디코딩된 데이터를 제공한다. 버스 인터페이스 유닛(460)을 통한 SDRAM(220)과의 데이터의 통신을 효율적으로 하기 위해서, SDRAM(220)을 버퍼(420)에 연결한 점선으로 도시된 바와 같이, 복수의 스트리밍 버퍼(420)를 포함하고 있는 다수의 버퍼 링(multiple buffer ring)이 사용된다. 대안적으로, 미디어 프로세싱과 같은 프로세싱 인텐시브 태스크(processing intensive task)는 대부분 처리 장치(110)에서 수행될 수 있다. 이러한 실시예에서, 프로세싱 유닛(110)은 바람직하게는 필터 유닛(115)과 SDRAM 모두를 포함한다.
도 5는 본 발명에 따른 홈 제어 플랫폼의 소프트웨어 아키텍쳐의 예시적인 블록도를 도시한다. 도 1의 각각의 제어 프로세서(120)는, 세마포어(semaphore), 메세징, 스케쥴링, 예외(exception) 관리, 태스크 관리와 메모리 관리를 포함하는 적어도 최소한의 운영 체제 기능을 제공하는 소형 실시간 마이크로커널(510)을 포함한다. 바람직하게는, 마이크로커널(510)은 태스크 메모리와 CPU 공간 분리, 바이러스 보호 및 안전 금융 거래 서비스용 프리미티브를 포함한다. Vx워크, WinCE, 또는 리눅스와 같은 표준 운영 체제는 바람직하게는 하드웨어 레벨이 아닌 마이크로커널(510)에서 인터페이스한다.
설명된 바와 같이, 코프로세서 인터페이스 층(520)은 마이크로커널(510)과 도 1의 처리 장치(110)에 위치된 필터 프로그램(530) 사이에 인터페이스를 제공한다. 태스크 애플리케이션(540, 550)은 또한 인터페이스 층(520)을 통한 필터 프로그램(530)으로의 직접 액세스를 갖는다. 이들 태스크 애플리케이션은 유저 태스크(540) 및 서비스 태스크(550)를 포함하는 것으로 도시되어 있다. 유저 태스크(540)는 예컨대, 브라우저 애플리케이션을 포함한다. 서비스 태스크(550)는 플래시 파일 시스템, 네트워킹 등과 같은 보다 상위 레벨의 운영 체제 기능을 포함하며, 이들은 마이크로커널(510)에 의해 제공되는 프리미티브 및 베이스 서비스상에 구축된다.
위에서 설명된 바와 같이, 프로세싱 인텐시브 태스크는 바람직하게는 처리 장치(110)로 다운로드되어서 수행된다. 필터 프리프로세서(560)는 신택스(syntax)를 확장해서 필터(115)의 성능을 포함하기 위해, 종래의 C 또는 JAVA 프로그램상에 구축된다. 컴파일러(570)는 필터 프로그램(530)에 대한 코드가 직접적으로 및 쉽게 생성되도록 한다.
위의 설명은 본 발명의 원리를 설명한 것이다. 따라서 당업자는 본 명세서에 명확하게 설명되거나 도시되지 않았지만, 본 발명의 원리를 실시해서 하기의 청구항의 사상 및 범주에 포함되는 다양한 장치를 고안할 수 있다는 것을 이해할 것이다.
제 1 실시예에서, 적어도 하나의 처리 장치(110)는 MPEG 디코더, MPEG 인코더, 신호 처리기, 가변 길이 디코더, 가변 길이 인코더, 코더 디코더, 비디오 CODEC, 오디오 CODEC, 고속 퓨리에 변환 디바이스, 이산 코사인 변환 디바이스, 비디오 프로세서 및 오디오 프로세서 중 적어도 하나를 포함한다.
제 2 실시예에서, 적어도 하나의 처리 장치(110)는 직렬 병렬 변환기, 병렬 직렬 변환기, 버스 중재기, 버스 라우터 및 직접 메모리 액세스 (DMA) 디바이스 중 적어도 하나를 포함한다.
제 3 실시예에서, 적어도 하나의 처리 장치(110)는 필터 유닛(115) 및 SDRAM(220)를 포함한다.
예컨대, 필터 유닛(115)은 프로그래밍 가능하도록 구성된다.
제 1 실시예에서, 적어도 하나의 제어 프로세서(120)는 네트워크 인터페이스, 네트워크 관리자, 브라우저 및 유저 인터페이스 중 적어도 하나를 포함한다.
다른 실시예에서, 적어도 하나의 제어 프로세서(120)는 직렬 병렬 변환기, 병렬 직렬 변환기, 버스 중재기, 버스 라우터, 프로토콜 스택 및 직접 메모리 액세스 (DMA) 디바이스 중 적어도 하나를 포함한다.
예컨대, 적어도 하나의 제어 프로세서(120)는 태스크 메모리 및 CPU 공간 분리, 바이러스 보호 및 자금 관리 중 적어도 하나를 제공하도록 구성된다.
또 다른 실시예에서, 적어도 하나의 제어 프로세서(120)는 홈 제어 플랫폼(100)과 적어도 하나의 레거시 소비재(301-304) 사이의 인터페이스를 제공하도록 더 구성되며, 적어도 하나의 레거시 소비재(301-304)는 텔레비전(301), 전화(302), 오디오 시스템(304), 비디오 시스템 및 가전 제품 중 적어도 하나를 포함한다.
마지막 실시예에서, 적어도 하나의 제어 프로세서(120)는 음성 인식 시스템(360), 음성 합성 시스템(360) 및 무선 디바이스 인터페이스 시스템 중 적어도 하나를 포함한다.

Claims (10)

  1. 홈 제어 플랫폼(a home control platform)(100)으로서,
    복수의 처리 장치(110) 사이의 상호 접속을 제공하도록 구성된 복수의 직렬 버스(150)와,
    상기 복수의 처리 장치(110)로부터 대역폭 할당 요청을 수신하고, 상기 요청을 만족하도록 상기 복수의 직렬 버스(150)의 서브셋(subset)의 할당을 제공하는 버스 할당 제어 유닛(a bus allocation control unit)(210)을 포함하되,
    상기 직렬 버스들(150)은 병렬로 배열되며, 그에 따라 각 직렬 버스는 상기 복수의 처리 장치(110)들간에 분리된 상호 접속을 제공하는
    홈 제어 플랫폼.
  2. 제 1 항에 있어서,
    상기 복수의 처리 장치(110) 중 적어도 하나의 처리 장치를 더 포함하는
    홈 제어 플랫폼.
  3. 제 1 항에 있어서,
    상기 복수의 직렬 버스(150) 각각은 셀프 타이밍(self-timing)이 되도록 구성된
    홈 제어 플랫폼.
  4. 제 1 항에 있어서,
    상기 복수의 처리 장치(110) 사이의 데이터 전송의 제어를 제공하도록 구성된 적어도 하나의 제어 프로세서(120)를 더 포함하는
    홈 제어 플랫폼.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 제어 프로세서(120)는,
    상기 복수의 직렬 버스(150)에 동작적으로(operably) 연결되고, 상기 복수의 직렬 버스(150)를 통해서 데이터를 전송하도록 구성된 버스 인터페이스 유닛(160)과,
    상기 버스 인터페이스 유닛(160)에 동작적으로 연결되고, 상기 버스 인터페이스 유닛(160)으로부터의 입력 데이터를 처리하고, 처리된 데이터를 상기 버스 인터페이스 유닛(160)으로 제공하도록 구성된 중앙 처리 장치(230)를 포함하는
    홈 제어 플랫폼.
  6. 제 4 항에 있어서,
    상기 적어도 하나의 제어 프로세서(120)는 기본 운영 체제 서비스를 제공하도록 구성된 마이크로커널(a microkernel)(510)을 더 포함하되,
    상기 기본 운영 체제 서비스는
    세마포어(semaphore),
    메시징(messaging),
    스케쥴링,
    예외(exception) 관리,
    태스크(task) 관리 및
    메모리 관리 중 적어도 하나를 포함하는
    홈 제어 플랫폼.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 제어 프로세서(120)는 상기 마이크로커널(510)을 표준 운영 체제에 연결하도록 구성된 인터페이스를 더 포함하는
    홈 제어 플랫폼.
  8. 제 6 항에 있어서,
    상기 태스크 관리는 상기 복수의 처리 장치(110) 중 적어도 하나로의 직접 액세스를 제공하도록 구성되고,
    상기 복수의 처리 장치(110) 중 상기 적어도 하나는 코프로세서(a coprocessor)로서 구성되며,
    상기 직접 액세스는 코프로세서 인터페이스 층(520)을 통해서 제공되는
    홈 제어 플랫폼.
  9. 제 1 항의 홈 제어 플랫폼(100)에서 사용되는 처리 장치(110)로서,
    하나 이상의 필터 유닛(115)과,
    상기 홈 제어 플랫폼(100)의 복수의 직렬 버스(150)에 동작적으로 연결된 버스 인터페이스 유닛(160)을 포함하되,
    상기 버스 인터페이스 유닛(160)은,
    상기 홈 제어 플랫폼(100)으로부터 상기 복수의 직렬 버스 중 선택된 하나 이상의 버스의 할당을 수신하고,
    상기 선택된 하나 이상의 버스를 통해서 상기 홈 제어 플랫폼(100)과 상기 하나 이상의 필터 유닛(115) 사이의 통신을 제공하도록 구성되는
    홈 제어 플랫폼에서 사용되는 처리 장치.
  10. 제 1 항의 홈 제어 플랫폼(100)에서 사용되는 제어 프로세서(120)로서,
    상기 홈 제어 플랫폼(100)의 복수의 직렬 버스(150)에 동작적으로 연결되고, 상기 홈 제어 플랫폼(100)의 상기 복수의 직렬 버스(150) 중 선택된 하나 이상의 버스의 할당에 기초하여 상기 복수의 직렬 버스(150)를 통해 데이터를 전송하도록 구성된 버스 인터페이스 유닛(160)과,
    상기 버스 인터페이스 유닛(160)에 동작적으로 연결되고, 상기 버스 인터페이스 유닛(160)으로부터의 입력 데이터를 처리하고, 처리된 데이터를 상기 버스 인터페이스 유닛(160)에 제공하도록 구성된 중앙 처리 장치(230)를 포함하는
    홈 제어 플랫폼에서 사용되는 제어 프로세서.
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