KR100920828B1 - Synchronization Circuit - Google Patents

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Abstract

본 발명은 기준 클럭과 피드백 클럭의 위상 주파수 차이를 검출하여 위상 주파수 검출신호를 출력하는 위상 주파수 검출기; 상기 위상 주파수 검출신호에 따라 내부에 구비된 적어도 하나의 차지 펌프를 구동시켜 적어도 하나의 바이어스 전압을 생성하는 바이어스 전압 생성부; 상기 적어도 하나의 바이어스 전압에 따라 상기 피드백 클럭을 생성하는 발진기; 및 상기 바이어스 전압 생성부의 출력단과 상기 바이어스 전압 생성부의 출력을 상기 적어도 하나의 차지 펌프로 피드백시키기 위한 피드백 입력단 사이에 연결된 필터를 구비하여, 상기 적어도 하나의 차지 펌프의 스위칭 노이즈를 차단하는 노이즈 방지부를 구비한다.The present invention provides a phase frequency detector for detecting a phase frequency difference between a reference clock and a feedback clock to output a phase frequency detection signal; A bias voltage generator configured to generate at least one bias voltage by driving at least one charge pump provided therein according to the phase frequency detection signal; An oscillator for generating the feedback clock according to the at least one bias voltage; And a filter connected between an output terminal of the bias voltage generator and a feedback input terminal for feeding back the output of the bias voltage generator to the at least one charge pump, wherein the noise prevention unit cuts off switching noise of the at least one charge pump. Equipped.

위상 고정 루프, 지연 고정 루프, 바이어스 전압, 차지 펌프 Phase Locked Loop, Delay Locked Loop, Bias Voltage, Charge Pump

Description

동기 회로{Synchronization Circuit}Synchronization Circuit

도 1은 종래의 기술에 따른 위상 고정 루프 회로의 블록도,1 is a block diagram of a phase locked loop circuit according to the prior art;

도 2는 종래의 기술에 따른 지연 고정 루프 회로의 블록도2 is a block diagram of a delay locked loop circuit according to the related art.

도 3은 본 발명에 따른 위상 고정 루프 회로의 블록도,3 is a block diagram of a phase locked loop circuit according to the present invention;

도 4는 도 3의 노이즈 방지부의 회로도,4 is a circuit diagram of a noise preventing part of FIG. 3;

도 5는 본 발명에 따른 지연 고정 루프 회로의 블록도이다.5 is a block diagram of a delay locked loop circuit according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100: 위상 주파수 검출기 110: 바이어스 전압 생성부100: phase frequency detector 110: bias voltage generator

111: 제 1 바이어스 전압 생성부 112: 제 1 차지 펌프111: first bias voltage generator 112: first charge pump

113: 정전압 생성기 114: 제 2 바이어스 전압 생성부113: constant voltage generator 114: second bias voltage generator

115: 제 2 차지 펌프 120: 노이즈 방지부115: second charge pump 120: noise protection unit

130: 전압 제어 발진기 140: 분주기130: voltage controlled oscillator 140: divider

150, 250: 출력부 200: 위상 검출기150, 250: output 200: phase detector

230: 전압 제어 지연부230: voltage control delay unit

본 발명은 반도체 회로기술에 관한 것으로서, 특히 위상 고정 또는 지연시간 고정을 통해 출력 신호와 기준 신호를 동기시키는 동기 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly, to a synchronization circuit for synchronizing an output signal with a reference signal through phase lock or delay lock.

일반적으로 동기 회로는 크게 위상 고정을 통해 출력 클럭과 기준 클럭을 동기시키기 위한 위상 고정 루프 회로와, 지연시간 고정을 통해 출력 클럭과 기준 클럭을 동기시키기 위한 지연 고정 루프 회로로 구분할 수 있다.Generally, a synchronization circuit can be classified into a phase locked loop circuit for synchronizing an output clock and a reference clock through phase lock, and a delay locked loop circuit for synchronizing an output clock and a reference clock through delay lock.

종래의 기술에 따른 동기 회로의 하나로서 위상 고정 루프 회로는 도 1에 도시된 바와 같이, 위상 주파수 검출기(10), 바이어스 전압 생성부(11), 전압 제어 발진기(12), 분주기(13) 및 출력부(14)를 구비한다.As shown in FIG. 1, the phase locked loop circuit as one of the conventional circuits includes a phase frequency detector 10, a bias voltage generator 11, a voltage controlled oscillator 12, and a divider 13. And an output unit 14.

상기 위상 주파수 검출기(10)는 기준 클럭(REF_CLK)과 피드백 클럭(FBCLK)의 위상 주파수를 비교하여 위상 주파수 검출신호(UP/DN)를 출력한다.The phase frequency detector 10 outputs a phase frequency detection signal UP / DN by comparing the phase frequency of the reference clock REF_CLK and the feedback clock FBCLK.

상기 바이어스 전압 생성부(11)는 내부에 구비된 차지 펌프(도시 생략)를 상기 위상 주파수 검출신호(UP/DN)에 따라 반복적으로 온/오프시켜 제 1 및 제 2 바이어스 전압(VBN, VBP)을 생성한다.The bias voltage generator 11 repeatedly turns on / off a charge pump (not shown) provided therein according to the phase frequency detection signal UP / DN, thereby allowing the first and second bias voltages VBN and VBP. Create

상기 전압 제어 발진기(12)는 상기 제 1 및 제 2 바이어스 전압(VBN, VBP)의 레벨에 따라 위상이 조정된 발진 클럭(OSCCLK)을 생성하여 출력한다.The voltage controlled oscillator 12 generates and outputs an oscillation clock OSCCLK whose phase is adjusted according to the levels of the first and second bias voltages VBN and VBP.

상기 분주기(13)는 상기 발진 클럭(OSCCLK)을 상기 기준 클럭(REF_CLK)과 비교 가능하도록 분주(Frequency dividing)한 피드백 클럭(FBCLK)을 상기 위상 주파수 검출기(10)로 피드백시킨다.The frequency divider 13 feeds the feedback clock FBCLK, which is frequency divided so that the oscillation clock OSCCLK can be compared with the reference clock REF_CLK, to the phase frequency detector 10.

위상 고정이 이루어질 때까지 상기 위상 주파수 검출기(10), 바이어스 전압 생성부(11), 전압 제어 발진기(12) 및 분주기(13)로 이루어진 루프의 반복적인 동 작이 이루어진다.Until the phase lock is achieved, a loop of the phase frequency detector 10, the bias voltage generator 11, the voltage controlled oscillator 12, and the divider 13 is repeatedly operated.

상기 출력부(14)는 드라이버를 구비하는 구성으로, 위상 고정이 이루어지면 상기 전압 제어 발진기(12)의 발진 클럭(OSCCLK)을 상기 드라이버를 통해 구동하여 위상 고정 클럭(PLLCLK)을 출력한다. 상기 출력부(14)는 필요에 따라 위상 분리기를 추가로 구비할 수 있으며, 이 경우 발진 클럭(OSCCLK)의 위상을 분리하고 분리된 신호 각각을 드라이버를 통해 구동하여 출력할 수도 있다.The output unit 14 includes a driver. When the phase lock is performed, the oscillation clock OSCCLK of the voltage controlled oscillator 12 is driven through the driver to output the phase locked clock PLLCLK. The output unit 14 may further include a phase separator as needed. In this case, the phase of the oscillation clock OSCCLK may be separated, and each of the separated signals may be driven and output through a driver.

종래의 기술에 따른 동기 회로의 다른 예로서 지연 고정 루프 회로는 도 2에 도시된 바와 같이, 위상 검출기(20), 바이어스 전압 생성부(11), 전압 제어 발진기(22) 및 출력부(24)를 구비한다.As another example of a synchronous circuit according to the related art, the delay locked loop circuit may include a phase detector 20, a bias voltage generator 11, a voltage controlled oscillator 22, and an output unit 24, as shown in FIG. 2. It is provided.

상기 위상 검출기(20)는 기준 클럭(REF_CLK)과 피드백 클럭(FBCLK)의 위상 을 비교하여 위상 검출신호(UP/DN)를 출력한다.The phase detector 20 outputs a phase detection signal UP / DN by comparing the phase of the reference clock REF_CLK and the feedback clock FBCLK.

상기 바이어스 전압 생성부(11)는 내부에 구비된 차지 펌프(도시 생략)를 상기 위상 검출신호(UP/DN)에 따라 반복적으로 온/오프시켜 제 1 및 제 2 바이어스 전압(VBN, VBP)을 생성한다.The bias voltage generator 11 repeatedly turns on / off a charge pump (not shown) provided therein according to the phase detection signal UP / DN to convert the first and second bias voltages VBN and VBP. Create

상기 전압 제어 지연부(22)는 상기 제 1 및 제 2 바이어스 전압(VBN, VBP)의 레벨에 따라 외부 클럭(CLK)의 지연시간을 조정한 피드백 클럭(FBCLK)을 상기 위상 검출기(20)로 피드백시킨다.The voltage control delay unit 22 sends the feedback clock FBCLK, which adjusts the delay time of the external clock CLK according to the levels of the first and second bias voltages VBN and VBP, to the phase detector 20. Feedback.

지연 고정이 이루어질 때까지 상기 위상 검출기(20), 바이어스 전압 생성부(11) 및 전압 제어 지연부(22)로 이루어진 루프의 반복적인 동작이 이루어진다.Until the delay lock is achieved, a loop operation of the phase detector 20, the bias voltage generator 11, and the voltage control delay unit 22 is performed.

상기 출력부(24)는 드라이버를 구비하는 구성으로, 지연 고정이 이루어지면 상기 전압 제어 지연부(22)의 피드백 클럭(FBCLK)을 상기 드라이버를 통해 구동하여 지연 고정 클럭(DLLCLK)을 출력한다. 상기 출력부(24)는 필요에 따라 위상 분리기를 추가로 구비할 수 있으며, 이 경우 피드백 클럭(FBCLK)의 위상을 분리하고 분리된 신호 각각을 드라이버를 통해 구동하여 출력할 수도 있다.The output unit 24 is configured to include a driver. When the delay is fixed, the output clock 24 drives the feedback clock FBCLK of the voltage control delay unit 22 through the driver to output the delay locked clock DLLCLK. The output unit 24 may further include a phase separator as necessary. In this case, the phase of the feedback clock FBCLK may be separated, and each of the separated signals may be driven and output through a driver.

상술한 종래 기술에 따른 동기 회로는 위상 또는 지연시간 고정이 이루어진 경우, 위상 주파수 검출신호(UP/DN) 또는 위상 검출신호(UP/DN)의 UP와 DN에 해당하는 펄스가 동시에 발생된다. 이와 같이 UP와 DN에 해당하는 펄스가 동시에 발생되는 경우, 차지 펌프의 스위칭 소자인 MOS 트랜지스터의 게이트 커패시턴스 커플링 성분에 의한 스위칭 노이즈를 유발한다. 상기 차지 펌프에 의해 발생된 스위칭 노이즈가 상기 제 1 바이어스 전압(VBN) 또는 제 2 바이어스 전압(VBP)을 왜곡시켜 위상 고정 클럭(PLLCLK)과 지연 고정 클럭(DLLCLK)의 이상을 초래하고 결국, 동기 회로의 성능을 저하시키는 문제점이 있다.In the synchronization circuit according to the related art described above, when phase or delay time is fixed, pulses corresponding to UP and DN of the phase frequency detection signal UP / DN or the phase detection signal UP / DN are simultaneously generated. As described above, when pulses corresponding to UP and DN are generated at the same time, switching noise is caused by the gate capacitance coupling component of the MOS transistor which is the switching element of the charge pump. Switching noise generated by the charge pump distorts the first bias voltage VBN or the second bias voltage VBP, resulting in an abnormality of the phase locked clock PLLCLK and the delay locked clock DLLCLK, and eventually, the synchronization. There is a problem of degrading the performance of the circuit.

본 발명은 노이즈로 인한 성능 저하를 방지할 수 있도록 한 동기 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a synchronization circuit capable of preventing performance degradation due to noise.

본 발명에 따른 동기 회로는 기준 클럭과 피드백 클럭의 위상 주파수 차이를 검출하여 위상 주파수 검출신호를 출력하는 위상 주파수 검출기; 상기 위상 주파수 검출신호에 따라 내부에 구비된 적어도 하나의 차지 펌프를 구동시켜 적어도 하나의 바이어스 전압을 생성하는 바이어스 전압 생성부; 상기 적어도 하나의 바이어스 전압에 따라 상기 피드백 클럭을 생성하는 발진기; 및 상기 바이어스 전압 생성부의 출력단과 상기 바이어스 전압 생성부의 출력을 상기 적어도 하나의 차지 펌프로 피드백시키기 위한 피드백 입력단 사이에 연결된 필터를 구비하여, 상기 적어도 하나의 차지 펌프의 스위칭 노이즈를 차단하는 노이즈 방지부를 구비함을 특징으로 한다.In accordance with another aspect of the present invention, a synchronization circuit includes: a phase frequency detector for detecting a phase frequency difference between a reference clock and a feedback clock to output a phase frequency detection signal; A bias voltage generator configured to generate at least one bias voltage by driving at least one charge pump provided therein according to the phase frequency detection signal; An oscillator for generating the feedback clock according to the at least one bias voltage; And a filter connected between an output terminal of the bias voltage generator and a feedback input terminal for feeding back the output of the bias voltage generator to the at least one charge pump, wherein the noise prevention unit cuts off switching noise of the at least one charge pump. Characterized in having.

본 발명에 따른 동기 회로는 기준 클럭과 피드백 클럭의 위상차를 검출하여 위상 검출신호를 출력하는 위상 검출기; 상기 위상 검출신호에 따라 내부에 구비된 적어도 하나의 차지 펌프를 구동시켜 적어도 하나의 바이어스 전압을 생성하는 바이어스 전압 생성부; 상기 적어도 하나의 바이어스 전압에 따라 소스 클럭의 지연시간을 조정하여 상기 피드백 클럭을 생성하는 지연부; 및 상기 바이어스 전압 생성부의 출력단과 상기 바이어스 전압 생성부의 출력을 상기 적어도 하나의 차지 펌프로 피드백시키기 위한 피드백 입력단 사이에 연결된 필터를 구비하여, 상기 적어도 하나의 차지 펌프의 스위칭 노이즈를 차단하는 노이즈 방지부를 구비함을 다른 특징으로 한다.In accordance with another aspect of the present invention, a synchronization circuit includes: a phase detector for detecting a phase difference between a reference clock and a feedback clock to output a phase detection signal; A bias voltage generator configured to generate at least one bias voltage by driving at least one charge pump provided therein according to the phase detection signal; A delay unit configured to adjust the delay time of the source clock according to the at least one bias voltage to generate the feedback clock; And a filter connected between an output terminal of the bias voltage generator and a feedback input terminal for feeding back the output of the bias voltage generator to the at least one charge pump, wherein the noise prevention unit cuts off switching noise of the at least one charge pump. It is characterized by other features.

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이하, 첨부된 도면을 참조하여 본 발명에 따른 동기 회로의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the synchronous circuit according to the present invention will be described with reference to the accompanying drawings.

본 발명에 따른 동기 회로의 한 예로써 위상 고정 루프 회로는 도 3에 도시된 바와 같이, 루프 회로(100, 110, 130, 140), 노이즈 방지부(120), 및 출력부(150)를 구비한다.As an example of the synchronous circuit according to the present invention, the phase locked loop circuit includes a loop circuit 100, 110, 130, 140, a noise preventing unit 120, and an output unit 150 as shown in FIG. 3. do.

상기 루프 회로(100, 110, 130, 140)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상 주파수 비교결과에 상응하는 제 1 및 제 2 바이어스 전압(VBN, VBP)에 따라 위상 조정이 이루어진 상기 피드백 클럭(FBCLK)을 생성하도록 구성된다.The loop circuits 100, 110, 130, and 140 are phase-adjusted according to the first and second bias voltages VBN and VBP corresponding to the phase frequency comparison result of the reference clock REFCLK and the feedback clock FBCLK. And generate the feedback clock FBCLK.

상기 루프 회로(100, 110, 130, 140)는 위상 주파수 검출기(100), 바이어스 전압 생성부(110), 전압 제어 발진기(130), 및 분주기(140)를 구비한다.The loop circuits 100, 110, 130, and 140 include a phase frequency detector 100, a bias voltage generator 110, a voltage controlled oscillator 130, and a divider 140.

상기 위상 주파수 검출기(100)는 상기 기준 클럭(REFCLK)과 상기 피드백 클럭(FBCLK)의 위상 주파수 차이를 검출하여 위상 주파수 검출신호(UP/DN)를 출력한다.The phase frequency detector 100 detects a phase frequency difference between the reference clock REFCLK and the feedback clock FBCLK and outputs a phase frequency detection signal UP / DN.

상기 바이어스 전압 생성부(110)는 제 1 바이어스 전압 생성부(111), 및 제 2 바이어스 전압 생성부(114)를 구비한다. 상기 제 1 바이어스 전압 생성부(111)는 상기 위상 주파수 검출신호(UP/DN)에 응답하여 제 1 바이어스 전압(VBN)을 생성한다. 상기 제 2 바이어스 전압 생성부(114)는 상기 위상 주파수 검출신호(UP/DN)에 응답하여 제 2 바이어스 전압(VBP)을 생성한다.The bias voltage generator 110 includes a first bias voltage generator 111 and a second bias voltage generator 114. The first bias voltage generator 111 generates a first bias voltage VBN in response to the phase frequency detection signal UP / DN. The second bias voltage generator 114 generates a second bias voltage VBP in response to the phase frequency detection signal UP / DN.

상기 제 1 바이어스 전압 생성부(111)는 상기 위상 주파수 검출신호(UP/DN)에 응답하여 차지 펌핑을 수행하는 제 1 차지 펌프(112), 상기 제 1 차지 펌프(112)에 의해 펌핑된 차지(Charge)를 축적하는 제 1 커패시터(C1), 및 상기 제 1 커패시터(C1)에 축적된 차지에 해당하는 정전압을 출력하는 정전압 생성기(113), 및 상기 정전압 생성기(113)의 출력을 이용하여 상기 제 1 바이어스 전압(VBN)을 생성하는 제 2 커패시터(C2)를 구비한다.The first bias voltage generator 111 performs charge pumping in response to the phase frequency detection signal UP / DN, and a charge pumped by the first charge pump 112. A first capacitor C1 accumulating charge, a constant voltage generator 113 outputting a constant voltage corresponding to a charge accumulated in the first capacitor C1, and an output of the constant voltage generator 113 The second capacitor C2 generates the first bias voltage VBN.

상기 제 2 바이어스 전압 생성부(114)는 상기 위상 주파수 검출신호(UP/DN)에 응답하여 차지 펌핑을 수행하는 제 2 차지 펌프(115), 및 상기 제 2 차지 펌프(115)에 의해 펌핑된 차지를 축적하여 상기 제 2 바이어스 전압(VBP)을 생성하는 제 3 커패시터(C3)를 구비한다.The second bias voltage generator 114 is pumped by the second charge pump 115 to perform charge pumping in response to the phase frequency detection signal UP / DN, and the second charge pump 115. And a third capacitor C3 that accumulates charge to generate the second bias voltage VBP.

상기 전압 제어 발진기(130)는 상기 제 1 및 제 2 바이어스 전압(VBN, VBP)에 따라 상기 피드백 클럭(FBCLK)을 생성한다.The voltage controlled oscillator 130 generates the feedback clock FBCLK according to the first and second bias voltages VBN and VBP.

상기 분주기(140)는 상기 발진 클럭(OSCCLK)을 상기 기준 클럭(REF_CLK)과 비교 가능하도록 분주(Frequency dividing)한 피드백 클럭(FBCLK)을 상기 위상 주파수 검출기(100)로 피드백시킨다.The frequency divider 140 feeds back the feedback clock FBCLK, which divides the oscillation clock OSCCLK with the reference clock REF_CLK, to the phase frequency detector 100.

상기 출력부(150)는 적어도 하나의 드라이버를 구비하는 구성으로, 위상 고정이 이루어지면 상기 전압 제어 발진기(130)의 발진 클럭(OSCCLK)을 상기 드라이버를 통해 구동하여 위상 고정 클럭(PLLCLK)을 출력한다. 상기 출력부(150)는 필요에 따라 적어도 하나의 위상 분리기를 추가로 구비할 수 있으며, 이 경우 발진 클럭(OSCCLK)의 위상을 분리하고 분리된 신호 각각을 드라이버를 통해 구동하여 출력할 수도 있다.The output unit 150 includes at least one driver. When the phase lock is performed, the oscillation clock OSCCLK of the voltage controlled oscillator 130 is driven through the driver to output the phase locked clock PLLCLK. do. The output unit 150 may further include at least one phase separator as necessary. In this case, the phase of the oscillation clock OSCCLK may be separated, and each of the separated signals may be driven and output through a driver.

상기 노이즈 방지부(120)는 상기 바이어스 전압 생성부(110)의 정전압 발생기(113)에서 생성된 정전압을 상기 제 1 및 제 2 차지 펌프(112, 115)로 피드백시키기 위한 신호라인 사이에 연결된다. 상기 노이즈 방지부(120)는 도 4에 도시된 바와 같이, 제 1 바이어스 전압(VBN) 노드에 연결된 저항(R11) 및 상기 저항(R11)과 제 1 및 제 2 차지 펌프(112, 115)의 연결노드(iFB)에 병렬연결된 커패시터(C11)로 이루어진 2차 필터로 구성된다. 상기 2차 필터는 상기 정전압 발생기(113)의 출력신호와는 주파수 대역이 다른 노이즈 성분을 차단하기에 적합한 저항 및 커패시터가 선택된다.The noise protection unit 120 is connected between signal lines for feeding back the constant voltage generated by the constant voltage generator 113 of the bias voltage generator 110 to the first and second charge pumps 112 and 115. . As illustrated in FIG. 4, the noise suppression unit 120 includes a resistor R11 connected to a node of the first bias voltage VBN and the resistors R11 and the first and second charge pumps 112 and 115. It consists of a secondary filter consisting of a capacitor (C11) connected in parallel to the connection node (iFB). The secondary filter selects a resistor and a capacitor suitable for blocking noise components having a frequency band different from that of the output signal of the constant voltage generator 113.

이와 같이 구성된 본 발명에 따른 위상 고정 루프 회로의 동작을 설명하면 다음과 같다.The operation of the phase locked loop circuit according to the present invention configured as described above is as follows.

위상 주파수 검출기(100)는 기준 클럭(REFCLK)과 초기 피드백 클럭(FBCLK)의 위상 주파수를 비교하여 위상 검출신호(UP/DN) 중 어느 하나를 펄스 형태로 출력한다.The phase frequency detector 100 compares the phase frequencies of the reference clock REFCLK and the initial feedback clock FBCLK and outputs any one of the phase detection signals UP / DN in a pulse form.

상기 제 1 및 제 2 차지 펌프(112, 115)는 위상 검출신호(UP/DN) 중에서 UP 펄스가 발생되면 충전하고, DN 펄스가 발생되면 방전한다.The first and second charge pumps 112 and 115 charge when an UP pulse is generated among the phase detection signals UP / DN, and discharge when the DN pulse is generated.

상기 제 1 차지 펌프(112)에 의해 방전된 전하는 제 1 커패시터(C1)에 충전된다.Charge discharged by the first charge pump 112 is charged in the first capacitor C1.

상기 정전압 발생기(113)는 상기 제 1 커패시터(C1)의 전압 레벨에 따른 정전압을 발생시킨다.The constant voltage generator 113 generates a constant voltage according to the voltage level of the first capacitor C1.

상기 정전압에 따른 전류가 상기 제 2 커패시터(C2)에 충전되고, 제 2 커패시터(C2)의 전압 레벨에 해당하는 제 1 바이어스 전압(VBN)이 생성된다.The current according to the constant voltage is charged in the second capacitor C2, and a first bias voltage VBN corresponding to the voltage level of the second capacitor C2 is generated.

상기 제 2 차지 펌프(115)에 의해 방전된 전하는 제 3 커패시터(C3)에 충전되고, 제 3 커패시터(C3)에 해당하는 제 2 바이어스 전압(VBP)이 생성된다.The charge discharged by the second charge pump 115 is charged in the third capacitor C3, and a second bias voltage VBP corresponding to the third capacitor C3 is generated.

한편, 제 1 및 제 2 차지 펌프(112, 115)는 노이즈 방지부(120)를 통해 연결된 신호라인을 통해 정전압 발생기(113)의 출력을 입력받아 상기 제 1 커패시터(C1)와 제 3 커패시터(C3)로 흐르는 전류량을 제어한다.Meanwhile, the first and second charge pumps 112 and 115 receive the output of the constant voltage generator 113 through a signal line connected through the noise protection unit 120, and the first capacitor C1 and the third capacitor ( The amount of current flowing to C3) is controlled.

상기 전압 제어 발진기(130)는 상기 제 1 및 제 2 바이어스 전압(VBN, VBP)의 레벨에 해당하는 위상을 갖는 발진 클럭(OSCCLK)을 출력한다.The voltage controlled oscillator 130 outputs an oscillation clock OSCCLK having a phase corresponding to the levels of the first and second bias voltages VBN and VBP.

상기 분주기(140)는 상기 발진 클럭(OSCCLK)을 상기 기준 클럭(REF_CLK)과 비교 가능하도록 분주(Frequency dividing)한 피드백 클럭(FBCLK)을 상기 위상 주파수 검출기(100)로 피드백시킨다.The frequency divider 140 feeds back the feedback clock FBCLK, which divides the oscillation clock OSCCLK with the reference clock REF_CLK, to the phase frequency detector 100.

상기 루프 회로(100, 110, 130, 140)의 동작이 반복되다가 위상 고정이 이루어지면, 상기 위상 주파수 검출기(100)는 위상 주파수 검출신호(UP/DN)의 UP 펄스와 DN 펄스를 동시에 발생시킨다. 상기 동시에 발생된 UP 펄스와 DN 펄스로 인해 제 1 및 제 2 차지 펌프(112, 115)에서 스위칭 노이즈가 발생되고 노이즈 방지부(120)로 인가된다. 상기 스위칭 노이즈는 상기 제 1 바이어스 전압(VBN)과는 주파수 대역이 다른 고주파 성분으로 이루어진다.When the loop circuits 100, 110, 130, and 140 are repeatedly operated and phase locked, the phase frequency detector 100 simultaneously generates an UP pulse and a DN pulse of the phase frequency detection signal UP / DN. . The switching noise is generated in the first and second charge pumps 112 and 115 by the simultaneously generated UP pulse and the DN pulse, and is applied to the noise protection unit 120. The switching noise is formed of a high frequency component having a frequency band different from that of the first bias voltage VBN.

상기 노이즈 방지부(120)는 도 4에 도시된 바와 같이, 저항(R11)과 커패시터(C11)로 이루어진 2차 필터 구조로서 고주파 성분을 차단하기에 적합한 구조이므로 제 1 및 제 2 차지 펌프(112, 115)에서 발생된 스위칭 노이즈를 차단한다. 상기 스위칭 노이즈가 차단되므로 상기 스위칭 노이즈로 인하여 제 1 바이어스 전압(VBN)이 왜곡되는 것을 방지할 수 있다.As shown in FIG. 4, the noise protection unit 120 is a secondary filter structure including a resistor R11 and a capacitor C11, and is suitable for blocking high frequency components. Therefore, the first and second charge pumps 112 , 115 to block the switching noise generated. Since the switching noise is blocked, it is possible to prevent the first bias voltage VBN from being distorted due to the switching noise.

상기 전압 제어 발진부(130)에서 출력된 발진 클럭(OSCCLK)은 출력부(150)를 통해 구동되어 지연 고정 클럭(DLLCLK)으로 출력된다.The oscillation clock OSCCLK output from the voltage controlled oscillator 130 is driven through the output unit 150 and output as the delay locked clock DLLCLK.

본 발명에 따른 동기 회로의 한 예로써 지연 고정 루프 회로는 도 5에 도시된 바와 같이, 루프 회로(200, 110, 230), 노이즈 방지부(120), 및 출력부(250)를 구비한다.As an example of the synchronization circuit according to the present invention, the delay locked loop circuit includes a loop circuit 200, 110, 230, a noise preventing unit 120, and an output unit 250 as shown in FIG. 5.

상기 루프 회로(200, 110, 230)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK) 의 위상 비교결과에 상응하는 적어도 하나의 바이어스 전압에 따라 소스 클럭(CLK)의 지연시간을 조정하여 상기 피드백 클럭(FBCLK)을 생성한다. 상기 소스 클럭(CLK)은 지연 고정 루프 회로 외부에서 공급 받아 사용할 수 있다.The loop circuits 200, 110, and 230 adjust the delay time of the source clock CLK according to at least one bias voltage corresponding to a phase comparison result between the reference clock REFCLK and the feedback clock FBCLK. Produces (FBCLK). The source clock CLK may be supplied and used from outside the delay locked loop circuit.

상기 루프 회로(200, 110, 230)는 위상 검출기(200), 바이어스 전압 생성부(110), 및 전압 제어 지연부(230)를 구비한다.The loop circuits 200, 110, and 230 include a phase detector 200, a bias voltage generator 110, and a voltage control delay unit 230.

상기 위상 검출기(200)는 상기 기준 클럭(REFCLK)과 상기 피드백 클럭(FBCLK)의 위상 차이를 검출하여 위상 검출신호(UP/DN)를 출력한다.The phase detector 200 detects a phase difference between the reference clock REFCLK and the feedback clock FBCLK and outputs a phase detection signal UP / DN.

상기 바이어스 전압 생성부(110)는 제 1 바이어스 전압 생성부(111), 및 제 2 바이어스 전압 생성부(114)를 구비한다. 상기 제 1 바이어스 전압 생성부(111)는 상기 위상 검출신호(UP/DN)에 응답하여 제 1 바이어스 전압(VBN)을 생성한다. 상기 제 2 바이어스 전압 생성부(114)는 상기 위상 검출신호(UP/DN)에 응답하여 제 2 바이어스 전압(VBP)을 생성한다.The bias voltage generator 110 includes a first bias voltage generator 111 and a second bias voltage generator 114. The first bias voltage generator 111 generates a first bias voltage VBN in response to the phase detection signal UP / DN. The second bias voltage generator 114 generates a second bias voltage VBP in response to the phase detection signal UP / DN.

상기 제 1 바이어스 전압 생성부(111)는 상기 위상 검출신호(UP/DN)에 응답하여 차지 펌핑을 수행하는 제 1 차지 펌프(112), 상기 제 1 차지 펌프(112)에 의해 펌핑된 차지(Charge)를 축적하는 제 1 커패시터(C1), 및 상기 제 1 커패시터(C1)에 축적된 차지에 해당하는 정전압을 출력하는 정전압 생성기(113), 및 상기 정전압 생성기(113)의 출력을 이용하여 상기 제 1 바이어스 전압(VBN)을 생성하는 제 2 커패시터(C2)를 구비한다.The first bias voltage generator 111 may include a first charge pump 112 that performs charge pumping in response to the phase detection signal UP / DN, and a charge pumped by the first charge pump 112. The first capacitor C1 accumulates a charge, a constant voltage generator 113 outputting a constant voltage corresponding to a charge accumulated in the first capacitor C1, and an output of the constant voltage generator 113. The second capacitor C2 generates a first bias voltage VBN.

상기 제 2 바이어스 전압 생성부(114)는 상기 위상 검출신호(UP/DN)에 응답하여 차지 펌핑을 수행하는 제 2 차지 펌프(115), 및 상기 제 2 차지 펌프(115)에 의해 펌핑된 차지를 축적하여 상기 제 2 바이어스 전압(VBP)을 생성하는 제 3 커패시터(C3)를 구비한다.The second bias voltage generator 114 performs a charge pumping in response to the phase detection signal UP / DN, and a charge pumped by the second charge pump 115. And a third capacitor C3 that accumulates and generates the second bias voltage VBP.

상기 전압 제어 지연부(230)는 상기 제 1 및 제 2 바이어스 전압(VBN, VBP)에 따라 소스 클럭(CLK)의 지연시간을 조정하여 상기 피드백 클럭(FBCLK)을 생성한다.The voltage control delay unit 230 adjusts the delay time of the source clock CLK according to the first and second bias voltages VBN and VBP to generate the feedback clock FBCLK.

상기 출력부(250)는 적어도 하나의 드라이버를 구비하는 구성으로, 지연 고정이 이루어지면 상기 전압 제어 지연부(230)의 피드백 클럭(FBCLK)을 상기 드라이버를 통해 구동하여 지연 고정 클럭(DLLCLK)을 출력한다. 상기 출력부(250)는 필요에 따라 적어도 하나의 위상 분리기를 추가로 구비할 수 있으며, 이 경우 피드백 클럭(FBCLK)의 위상을 분리하고 분리된 신호 각각을 드라이버를 통해 구동하여 출력할 수도 있다.The output unit 250 is configured to include at least one driver. When the delay is fixed, the output clock 250 drives the feedback clock FBCLK of the voltage control delay unit 230 through the driver to drive the delay locked clock DLLCLK. Output The output unit 250 may further include at least one phase separator as necessary. In this case, the phase of the feedback clock FBCLK may be separated and each of the separated signals may be driven and output through a driver.

상기 노이즈 방지부(120)는 상기 바이어스 전압 생성부(110)의 정전압 발생기(113)에서 생성된 정전압을 상기 제 1 및 제 2 차지 펌프(112, 115)로 피드백시키기 위한 신호라인 사이에 연결되며, 도 4와 동일하게 구성할 수 있다.The noise protection unit 120 is connected between the signal lines for feeding back the constant voltage generated by the constant voltage generator 113 of the bias voltage generator 110 to the first and second charge pumps 112 and 115. It can be configured similarly to FIG.

이와 같이 구성된 본 발명에 따른 지연 고정 루프 회로의 동작을 설명하면 다음과 같다.The operation of the delay locked loop circuit according to the present invention configured as described above is as follows.

위상 검출기(200)는 기준 클럭(REFCLK)과 초기 피드백 클럭(FBCLK)의 위상을 비교하여 위상 검출신호(UP/DN) 중 어느 하나를 펄스 형티로 출력한다.The phase detector 200 compares the phases of the reference clock REFCLK and the initial feedback clock FBCLK and outputs any one of the phase detection signals UP / DN as a pulse type.

상기 제 1 및 제 2 차지 펌프(112, 115)는 위상 검출신호(UP/DN) 중에서 UP 펄스가 발생되면 충전하고, DN 펄스가 발생되면 방전한다.The first and second charge pumps 112 and 115 charge when an UP pulse is generated among the phase detection signals UP / DN, and discharge when the DN pulse is generated.

상기 제 1 차지 펌프(112)에 의해 방전된 전하는 제 1 커패시터(C1)에 충전된다.Charge discharged by the first charge pump 112 is charged in the first capacitor C1.

상기 정전압 발생기(113)는 상기 제 1 커패시터(C1)의 전압 레벨에 따른 정전압을 발생시킨다.The constant voltage generator 113 generates a constant voltage according to the voltage level of the first capacitor C1.

상기 정전압에 따른 전류가 상기 제 2 커패시터(C2)에 충전되고, 제 2 커패시터(C2)의 전압 레벨에 해당하는 제 1 바이어스 전압(VBN)이 생성된다.The current according to the constant voltage is charged in the second capacitor C2, and a first bias voltage VBN corresponding to the voltage level of the second capacitor C2 is generated.

상기 제 2 차지 펌프(115)에 의해 방전된 전하는 제 3 커패시터(C3)에 충전되고, 제 3 커패시터(C3)에 해당하는 제 2 바이어스 전압(VBP)이 생성된다.The charge discharged by the second charge pump 115 is charged in the third capacitor C3, and a second bias voltage VBP corresponding to the third capacitor C3 is generated.

한편, 제 1 및 제 2 차지 펌프(112, 115)는 노이즈 방지부(120)를 통해 연결된 신호라인을 통해 정전압 발생기(113)의 출력을 입력받아 상기 제 1 커패시터(C1)와 제 3 커패시터(C3)로 흐르는 전류량을 제어한다.Meanwhile, the first and second charge pumps 112 and 115 receive the output of the constant voltage generator 113 through a signal line connected through the noise protection unit 120, and the first capacitor C1 and the third capacitor ( The amount of current flowing to C3) is controlled.

상기 전압 제어 지연부(230)는 상기 제 1 및 제 2 바이어스 전압(VBN, VBP)에 따라 소스 클럭(CLK)의 지연시간을 조정하여 상기 피드백 클럭(FBCLK)을 생성한다.The voltage control delay unit 230 adjusts the delay time of the source clock CLK according to the first and second bias voltages VBN and VBP to generate the feedback clock FBCLK.

상기 루프 회로(200, 110, 230)의 동작이 반복되다가 지연 고정이 이루어지면, 상기 위상 검출기(200)는 위상 검출신호(UP/DN)의 UP 펄스와 DN 펄스를 동시에 발생시킨다. 상기 동시에 발생된 UP 펄스와 DN 펄스로 인해 제 1 및 제 2 차지 펌프(112, 115)에서 스위칭 노이즈가 발생되고 노이즈 방지부(120)로 인가된다. 상기 스위칭 노이즈는 상기 제 1 바이어스 전압(VBN)과는 주파수 대역이 다른 고주파 성분으로 이루어진다.When the operation of the loop circuits 200, 110, 230 is repeated and delay is fixed, the phase detector 200 simultaneously generates an UP pulse and a DN pulse of the phase detection signal UP / DN. The switching noise is generated in the first and second charge pumps 112 and 115 by the simultaneously generated UP pulse and the DN pulse, and is applied to the noise protection unit 120. The switching noise is formed of a high frequency component having a frequency band different from that of the first bias voltage VBN.

상기 노이즈 방지부(120)는 도 4에 도시된 바와 같이, 저항(R11)과 커패시터(C11)로 이루어진 2차 필터 구조로서 고주파 성분을 차단하기에 적합한 구조이므로 제 1 및 제 2 차지 펌프(112, 115)에서 발생된 스위칭 노이즈를 차단한다. 상기 스위칭 노이즈가 차단되므로 상기 스위칭 노이즈로 인하여 제 1 바이어스 전압(VBN)이 왜곡되는 것을 방지한다.As shown in FIG. 4, the noise protection unit 120 is a secondary filter structure including a resistor R11 and a capacitor C11, and is suitable for blocking high frequency components. Therefore, the first and second charge pumps 112 , 115 to block the switching noise generated. Since the switching noise is blocked, the first bias voltage VBN is prevented from being distorted due to the switching noise.

상기 전압 제어 지연부(230)에서 출력된 피드백 클럭(FBCLK)은 출력부(250)를 통해 구동되어 지연 고정 클럭(DLLCLK)으로 출력된다.The feedback clock FBCLK output from the voltage control delay unit 230 is driven through the output unit 250 and output as the delay locked clock DLLCLK.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 동기 회로는 회로 동작 과정에서 발생되는 스위칭 노이즈를 차단하므로 안정적인 출력이 가능해져 회로의 성능 및 신뢰성을 향상시킬 수 있다.Since the synchronous circuit according to the present invention blocks switching noise generated during a circuit operation process, a stable output is possible, thereby improving performance and reliability of the circuit.

Claims (16)

삭제delete 삭제delete 삭제delete 기준 클럭과 피드백 클럭의 위상 주파수 차이를 검출하여 위상 주파수 검출신호를 출력하는 위상 주파수 검출기;A phase frequency detector for detecting a phase frequency difference between the reference clock and the feedback clock and outputting a phase frequency detection signal; 상기 위상 주파수 검출신호에 따라 내부에 구비된 적어도 하나의 차지 펌프를 구동시켜 적어도 하나의 바이어스 전압을 생성하는 바이어스 전압 생성부;A bias voltage generator configured to generate at least one bias voltage by driving at least one charge pump provided therein according to the phase frequency detection signal; 상기 적어도 하나의 바이어스 전압에 따라 상기 피드백 클럭을 생성하는 발진기; 및An oscillator for generating the feedback clock according to the at least one bias voltage; And 상기 바이어스 전압 생성부의 출력단과 상기 바이어스 전압 생성부의 출력을 상기 적어도 하나의 차지 펌프로 피드백시키기 위한 피드백 입력단 사이에 연결된 필터를 구비하여, 상기 적어도 하나의 차지 펌프의 스위칭 노이즈를 차단하는 노이즈 방지부를 구비하는 동기 회로.A filter connected between an output terminal of the bias voltage generator and a feedback input terminal for feeding back the output of the bias voltage generator to the at least one charge pump, the noise preventing unit blocking switching noise of the at least one charge pump; Synchronous circuit. 삭제delete 기준 클럭과 피드백 클럭의 위상차를 검출하여 위상 검출신호를 출력하는 위상 검출기;A phase detector for detecting a phase difference between the reference clock and the feedback clock and outputting a phase detection signal; 상기 위상 검출신호에 따라 내부에 구비된 적어도 하나의 차지 펌프를 구동시켜 적어도 하나의 바이어스 전압을 생성하는 바이어스 전압 생성부;A bias voltage generator configured to generate at least one bias voltage by driving at least one charge pump provided therein according to the phase detection signal; 상기 적어도 하나의 바이어스 전압에 따라 소스 클럭의 지연시간을 조정하여 상기 피드백 클럭을 생성하는 지연부; 및A delay unit configured to adjust the delay time of the source clock according to the at least one bias voltage to generate the feedback clock; And 상기 바이어스 전압 생성부의 출력단과 상기 바이어스 전압 생성부의 출력을 상기 적어도 하나의 차지 펌프로 피드백시키기 위한 피드백 입력단 사이에 연결된 필터를 구비하여, 상기 적어도 하나의 차지 펌프의 스위칭 노이즈를 차단하는 노이즈 방지부를 구비하는 동기 회로.A filter connected between an output terminal of the bias voltage generator and a feedback input terminal for feeding back the output of the bias voltage generator to the at least one charge pump, the noise preventing unit blocking switching noise of the at least one charge pump; Synchronous circuit. 삭제delete 삭제delete 제 4 항 또는 제 6 항에 있어서,The method according to claim 4 or 6, 상기 필터는 저항과 커패시터로 이루어진 2차 필터인 것을 특징으로 하는 동기 회로.The filter is a secondary filter comprising a resistor and a capacitor. 제 4 항에 있어서,The method of claim 4, wherein 상기 바이어스 전압 생성부는The bias voltage generator 상기 위상 주파수 검출신호에 응답하여 제 1 바이어스 전압을 생성하는 제 1 바이어스 전압 생성부, 및A first bias voltage generator configured to generate a first bias voltage in response to the phase frequency detection signal, and 상기 위상 주파수 검출신호에 응답하여 제 2 바이어스 전압을 생성하는 제 2 바이어스 전압 생성부를 구비하는 것을 특징으로 하는 동기 회로.And a second bias voltage generator configured to generate a second bias voltage in response to the phase frequency detection signal. 제 10 항에 있어서,The method of claim 10, 상기 제 1 바이어스 전압 생성부는The first bias voltage generator 상기 위상 주파수 검출신호에 응답하여 차지 펌핑을 수행하는 차지 펌프,A charge pump performing charge pumping in response to the phase frequency detection signal; 상기 차지 펌프의 출력을 이용하여 정전압을 발생시키는 정전압 생성기, 및A constant voltage generator for generating a constant voltage using the output of the charge pump, and 상기 정전압 생성기의 출력을 이용하여 상기 제 1 바이어스 전압을 생성하는 커패시터를 구비하는 것을 특징으로 하는 동기 회로.And a capacitor for generating said first bias voltage using the output of said constant voltage generator. 제 10 항에 있어서,The method of claim 10, 상기 제 2 바이어스 전압 생성부는The second bias voltage generator 상기 위상 주파수 검출신호에 응답하여 차지 펌핑을 수행하는 차지 펌프, 및A charge pump performing charge pumping in response to the phase frequency detection signal, and 상기 차지 펌프에 의해 펌핑된 차지(Charge)를 축적하여 상기 제 2 바이어스 전압을 생성하는 커패시터를 구비하는 것을 특징으로 하는 동기 회로.And a capacitor that accumulates charge charged by the charge pump to generate the second bias voltage. 제 6 항에 있어서,The method of claim 6, 상기 바이어스 전압 생성부는The bias voltage generator 상기 위상 검출신호에 응답하여 제 1 바이어스 전압을 생성하는 제 1 바이어스 전압 생성부, 및A first bias voltage generator configured to generate a first bias voltage in response to the phase detection signal; 상기 위상 검출신호에 응답하여 제 2 바이어스 전압을 생성하는 제 2 바이어스 전압 생성부를 구비하는 것을 특징으로 하는 동기 회로.And a second bias voltage generator configured to generate a second bias voltage in response to the phase detection signal. 제 13 항에 있어서,The method of claim 13, 상기 제 1 바이어스 전압 생성부는The first bias voltage generator 상기 위상 검출신호에 응답하여 차지 펌핑을 수행하는 차지 펌프,A charge pump performing charge pumping in response to the phase detection signal; 상기 차지 펌프에 의해 펌핑된 차지를 축적하는 커패시터, 및A capacitor that accumulates the charge pumped by the charge pump, and 상기 커패시터에 축적된 차지에 해당하는 상기 제 1 바이어스 전압을 출력하는 정전압 생성기를 구비하는 것을 특징으로 하는 동기 회로.And a constant voltage generator for outputting the first bias voltage corresponding to the charge accumulated in the capacitor. 제 13 항에 있어서,The method of claim 13, 상기 제 2 바이어스 전압 생성부는The second bias voltage generator 상기 위상 검출신호에 응답하여 차지 펌핑을 수행하는 차지 펌프, 및A charge pump performing charge pumping in response to the phase detection signal, and 상기 차지 펌프에 의해 펌핑된 차지를 축적하여 상기 제 2 바이어스 전압을 출력하는 커패시터를 구비하는 것을 특징으로 하는 동기 회로.And a capacitor which accumulates the charge pumped by the charge pump and outputs the second bias voltage. 제 4 항 또는 제 6 항에 있어서,The method according to claim 4 or 6, 상기 기준 클럭과 상기 피드백 클럭의 동기가 이루어지면 상기 피드백 클럭을 구동하여 외부로 출력하기 위한 출력부를 더 구비하는 것을 특징으로 하는 동기 회로.And an output unit for driving the feedback clock and outputting the feedback clock when the reference clock is synchronized with the feedback clock.
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