KR100919836B1 - All-Digital Phase Locked Loop and Method of Generating an Oscillation Signal Using the Same for Low Quantization Noise - Google Patents
All-Digital Phase Locked Loop and Method of Generating an Oscillation Signal Using the Same for Low Quantization NoiseInfo
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Abstract
올 디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 메인 피드백 경로, 서브 피드백 경로, 기준 위상 누산부, 위상차 검출부 및 디지털 루프 필터를 포함한다. 디지털 제어 발진기는 제어 신호에 응답하여, 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 리타이머는 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 메인 피드백 경로는 발진 신호의 클럭 횟수를 누산하고 리타이밍된 기준 클럭에 동기하여 발진 신호의 위상 정보를 생성한다. 서브 피드백 경로는 위상차 정보를 스케일링하고 스케일링 된 위상차 정보를 피드백한다. 기준 위상 누산부는 주파수 커맨드 신호에서 피드백된 위상차 정보에 상응하는 값을 감산한 신호를 누산한다. 위상차 검출부는 기준 위상 누산부의 출력 신호와 발진 신호의 위상 정보 사이의 차이를 검출하여 위상차 정보를 생성한다. 디지털 루프 필터는 제어 신호를 생성하기 위해 위상차 정보를 필터링한다.All-Digital Phase Locked Loops include digitally controlled oscillators, retimers, main feedback paths, sub-feedback paths, reference phase accumulators, phase difference detectors, and digital loop filters. The digitally controlled oscillator generates an oscillation signal of a frequency corresponding to the control signal in response to the control signal. The retimer retimes the reference clock based on the oscillation signal. The main feedback path accumulates the clock number of the oscillation signal and generates phase information of the oscillation signal in synchronization with the retimed reference clock. The sub-feedback path scales the phase difference information and feeds back the scaled phase difference information. The reference phase accumulator accumulates a signal obtained by subtracting a value corresponding to the phase difference information fed back from the frequency command signal. The phase difference detector detects a difference between the output signal of the reference phase accumulator and the phase information of the oscillation signal to generate phase difference information. The digital loop filter filters the phase difference information to generate a control signal.
Description
본 발명은 피엘엘(Phase Locked Loop, PLL) 및 이를 이용한 신호 발생 방법에 관한 기술에 관한 것으로, 보다 상세하게는 양자화 잡음을 감소시킨 올 디지털 피엘엘과 이를 이용하여 양자화 잡음을 감소시킨 발진 신호를 발생시키는 방법에 관한 것이다.The present invention relates to a PLL (Phase Locked Loop, PLL) and a technique for generating a signal using the same, and more particularly, to all digital PLL having reduced quantization noise and an oscillation signal having reduced quantization noise using the same It relates to a method of generating.
실리콘 공정기술의 발달로 모스 트랜지스터의 게이트 길이가 짧아지면서 아날로그 회로의 성능은 공정, 전압 및 온도 등의 변화에 영향을 많이 받는다. 아날로그 회로의 대표적인 시스템 중 하나인 위상 고정 루프(Phase Locked Loop) 역시 공정, 전압 및 온도 변화에 민감하기 때문에 이를 고려한 설계를 해야 한다. 공정, 전압, 및 온도 변화의 영향을 감소시키기 위한 방법 중 하나로 위상 고정 루프의 아날로그 회로 부분을 디지털 회로로 대체하는 방법이 있다.As silicon process technology advances, the gate length of MOS transistors is shortened, and the performance of analog circuits is affected by changes in process, voltage, and temperature. Phase locked loops, one of the typical systems in analog circuits, are also sensitive to process, voltage, and temperature variations, and must be designed with this in mind. One way to reduce the effects of process, voltage, and temperature variations is to replace the analog circuit portion of the phase locked loop with a digital circuit.
올 디지털 피엘엘, 또는 이른바 ADPLL(All-Digital Phase Locked Loop)은 발진 신호를 생성하는 디지털 제어 발진기(Digitally Controlled Oscillator)를 제외한 대부분이 디지털 로직을 이용하여 구현된다. 시스템을 디지털 로직으로 구성함으로써 공정, 전압 및 온도 변화에 의한 영향을 줄일 수 있고, 디지털 회로 합성을 이용해 시스템을 구현할 수 있기 때문에 설계가 아날로그 위상 고정 루프보다 용이하다.All-digital PL, or so-called ADPLL (All-Digital Phase Locked Loop), is implemented using digital logic, except for a digitally controlled oscillator that generates an oscillation signal. By configuring the system with digital logic, you can reduce the effects of process, voltage, and temperature changes, and implement the system using digital circuit synthesis, which makes design easier than analog phase locked loops.
도 1은 종래의 올 디지털 피엘엘(100)을 나타낸 블록도이다.1 is a block diagram showing a conventional all-digital PLell (100).
도 1을 참조하면, 종래의 올 디지털 피엘엘(100)은 디지털 제어 발진기(110), 디지털 제어 발진기의 위상 정보를 피드백하는 메인 피드백 회로(120) 및 기준 위상 누산부(131)의 출력 신호와 피드백된 신호의 위상차를 검출하는 위상 검출부(130)와 검출된 위상차를 필터링하는 디지털 루프 필터(140)를 포함한다. Referring to FIG. 1, the conventional all-digital PLL 100 includes an output signal of a digital control oscillator 110, a main feedback circuit 120 and a reference phase accumulator 131 which feed back phase information of a digital controlled oscillator. And a phase detector 130 for detecting a phase difference of the fed back signal and a digital loop filter 140 for filtering the detected phase difference.
일반적으로 올 디지털 피엘엘(100)은 아날로그 위상 고정 루프에 비해 공정, 전압, 온도 변화 및 아날로그 특성에 의한 잡음 영향이 적은 대신에 시스템의 한정된 해상도로 인해 발생하는 양자화 잡음의 영향을 많이 받는다. 일반적으로 이러한 양자화 잡음은 위상 검출부(132), 디지털 제어 발진기(110)등에서 발생하며 올 디지털 피엘엘의 출력 신호에 위상 잡음을 증가시키고 주기적인 패턴을 형성하여 스퍼(Spur)를 발생시킬 수 있다.In general, all digital PLLs 100 are less affected by process, voltage, temperature, and analog characteristics than analog phase locked loops, but are more affected by quantization noise due to the limited resolution of the system. In general, the quantization noise is generated by the phase detector 132, the digitally controlled oscillator 110, and the like, and may generate spurs by increasing phase noise and forming a periodic pattern in the output signal of all digital PL.
종래의 올 디지털 피엘엘(100)에 포함된 디지털 루프 필터(140)는 두 개의 경로를 포함한다. 제1 경로는 프로포셔널 경로(Proportional Path)(142)이며, 제2 경로는 인테그럴 경로(Integral Path)(141)이다. 시스템의 안정성(stability)을 위해서 제1 경로의 스케일 계수(α)가 제2 경로의 스케일 계수(β)보다 일정 수준 이상 커야 하며 그렇지 않을 경우 올 디지털 피엘엘(100)은 발산할 수 있다. 올 디지털 피엘엘(100)의 성능에 영향을 미치는 양자화 잡음 중에서 위상 검출부(130)에 의한 양자화 잡음은 제1 및 제2 경로(142, 141)를 타고 디지털 제어 발진기(110)로 들어간다. 제1 경로의 스케일 계수(α)가 제2 경로의 스케일 계수(β)보다 매우 크기 때문에 제1 경로(142)에 의한 양자화 잡음이 디지털 제어 발진기(110)에 지배적인 영향을 미친다.The digital loop filter 140 included in the conventional all digital PL 100 includes two paths. The first path is a professional path 142 and the second path is an integral path 141. For the stability of the system, the scale factor α of the first path must be greater than or equal to a certain level than the scale factor β of the second path, or the all-digital PLL 100 can diverge. Among the quantization noises affecting the performance of the all-digital PEL 100, the quantization noise by the phase detector 130 enters the digital controlled oscillator 110 through the first and second paths 142 and 141. Since the scale factor α of the first path is much larger than the scale factor β of the second path, the quantization noise by the first path 142 has a dominant effect on the digitally controlled oscillator 110.
따라서 종래의 올 디지털 피엘엘(100)에서 한정된 해상도에 의해 발생하는 양자화 잡음을 감소시킬 수 있는 올 디지털 피엘엘의 필요성이 증가한다.Accordingly, there is an increasing need for an all-digital PLEL capable of reducing quantization noise caused by a limited resolution in the conventional all-digital PLEL 100.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로써, 본 발명의 목적은 양자화 잡음을 감소시킨 올 디지털 피엘엘 및 이를 이용하여 양자화 잡음을 감소시킨 발진 신호 발생 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide an all-digital PLEL having reduced quantization noise and an oscillation signal generation method having reduced quantization noise using the same.
본 발명의 일 실시예에 따른 올 디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 메인 피드백 경로, 서브 피드백 경로, 기준 위상 누산부, 위상차 검출부 및 디지털 루프 필터를 포함한다. 상기 디지털 제어 발진기는 제어 신호에 응답하여, 상기 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 상기 리타이머는 상기 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 상기 메인 피드백 경로는 상기 발진 신호의 클럭 횟수를 누산하고 상기 리타이밍된 기준 클럭에 동기하여 상기 발진 신호의 위상 정보를 생성한다. 상기 서브 피드백 경로는 위상차 정보를 스케일링하고 상기 스케일링 된 위상차 정보를 피드백한다. 상기 기준 위상 누산부는 주파수 커맨드 신호에서 상기 피드백된 위상차 정보에 상응하는 값을 감산한 신호를 누산한다. 상기 위상차 검출부는 상기 기준 위상 누산부의 출력 신호와 상기 발진 신호의 위상 정보의 차이를 검출하여 상기 위상차 정보를 생성한다. 상기 디지털 루프 필터는 상기 제어 신호를 생성하기 위해 상기 위상차 정보를 필터링한다.An all-digital phase locked loop (PLD) according to an embodiment of the present invention includes a digitally controlled oscillator, a retimer, a main feedback path, a subfeedback path, a reference phase accumulator, a phase difference detector, and a digital loop filter. . The digitally controlled oscillator generates an oscillation signal of a frequency corresponding to the control signal in response to the control signal. The retimer retimes a reference clock based on the oscillation signal. The main feedback path accumulates the number of clocks of the oscillation signal and generates phase information of the oscillation signal in synchronization with the retimed reference clock. The sub-feedback path scales phase difference information and feeds back the scaled phase difference information. The reference phase accumulator accumulates a signal obtained by subtracting a value corresponding to the feedback phase difference information from a frequency command signal. The phase difference detector detects a difference between the output signal of the reference phase accumulator and phase information of the oscillation signal to generate the phase difference information. The digital loop filter filters the phase difference information to generate the control signal.
상기 메인 피드백 경로는 발진 신호 위상 누산부 및 추출기를 포함할 수 있다. 상기 발진 신호 위상 누산부는 상기 발진 신호의 클럭 횟수를 누산할 수 있다. 상기 추출기는 상기 누산된 발진 신호의 클럭 횟수에 기초하여 상기 발진 신호의 위상 정보를 상기 리타이밍된 기준 클럭에 동기하여 출력할 수 있다.The main feedback path may include an oscillation signal phase accumulator and an extractor. The oscillation signal phase accumulator may accumulate the number of clocks of the oscillation signal. The extractor may output phase information of the oscillation signal in synchronization with the retimed reference clock based on the number of clocks of the accumulated oscillation signal.
상기 올-디지털 피엘엘(All-Digital Phase Locked Loop)은 타임-투-디지털 변환부 및 노멀라이즈부를 더 포함할 수 있다. 상기 타임-투-디지털 변환부는 상기 기준 클럭과 상기 발진 신호와의 위상 차이를 디지털 코드로 변환할 수 있다. 상기 노멀라이즈부는 상기 변환된 디지털 코드를 노멀라이즈하여 상기 위상차 검출부에 제공할 수 있다.The all-digital phase locked loop may further include a time-to-digital converter and a normalizer. The time-to-digital converter may convert a phase difference between the reference clock and the oscillation signal into a digital code. The normalizer may normalize the converted digital code and provide the converted digital code to the phase difference detector.
상기 서브 피드백 경로는 상기 스케일링된 위상차 정보를 상기 리타이밍된 기준 클럭에 동기하여 피드백시키는 플립플롭을 더 포함할 수 있다.The sub-feedback path may further include a flip-flop for feeding back the scaled phase difference information in synchronization with the retimed reference clock.
상기 올-디지털 피엘엘(All-Digital Phase Locked Loop)은 상기 디지털 루프 필터에 의해 필터링된 위상차 정보를 노멀라이즈하여 상기 제어 신호로 제공하는 노멀라이즈부를 더 포함할 수 있다.The all-digital phase locked loop may further include a normalizing unit which normalizes phase difference information filtered by the digital loop filter and provides the control signal.
상기 위상차 정보는 다음 수학식으로 표현될 수 있다.The phase difference information may be expressed by the following equation.
[수학식][Equation]
이 때, 상기 수학식에서 D는 상기 위상차 정보, N은 상기 주파수 커맨드 신호, N0는 주파수 커맨드 신호가 0일 때의 발진 신호, KDCO는 상기 디지털 제어 발진기의 주파수 이득, α는 상기 서브 피드백 경로의 스케일링 계수, β는 상기 디지털 루프 필터의 스케일링 계수이고, m, n, 및 i는 정수 값일 수 있다.In this equation, D is the phase difference information, N is the frequency command signal, N 0 is an oscillation signal when the frequency command signal is 0, K DCO is the frequency gain of the digitally controlled oscillator, and α is the sub-feedback path. Is a scaling factor of the digital loop filter, and m, n, and i may be integer values.
본 발명의 일 실시예에 따른 올 디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 메인 피드백 경로, 서브 피드백 경로, 위상 변화량 계산부, 주파수차 검출부, 주파수 누산부 및 디지털 루프 필터를 포함한다. 상기 디지털 제어 발진기는 제어 신호에 응답하여, 상기 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 상기 리타이머는 상기 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 상기 메인 피드백 경로는 상기 발진 신호의 클럭 횟수를 누산하고 상기 리타이밍된 기준 클럭에 동기하여 상기 발진 신호의 위상 정보를 생성한다. 상기 서브 피드백 경로는 위상차 정보를 스케일링하고 상기 스케일링 된 위상차 정보를 피드백한다. 상기 위상 변화량 계산부는 단위 시간 간격 동안의 상기 발진 신호의 위상 정보의 위상 변화량을 계산한다. 상기 주파수차 검출부는 주파수 커맨드 신호에서 상기 피드백된 위상차 정보에 상응하는 값을 감산한 신호 및 상기 위상 변화량을 비교하여, 상기 감산한 신호의 주파수와 상기 위상 변화량에 상응하는 주파수의 차이를 검출한다. 상기 주파수 누산부는 상기 주파수 차이를 누산하여 상기 위상차 정보를 생성한다. 상기 디지털 루프 필터는 상기 제어 신호를 생성하기 위해 상기 위상차 정보를 필터링한다.All-Digital Phase Locked Loop (PLD) according to an embodiment of the present invention includes a digitally controlled oscillator, a retimer, a main feedback path, a sub-feedback path, a phase change amount calculator, a frequency difference detector, a frequency accumulator, and a digital Contains a loop filter. The digitally controlled oscillator generates an oscillation signal of a frequency corresponding to the control signal in response to the control signal. The retimer retimes a reference clock based on the oscillation signal. The main feedback path accumulates the number of clocks of the oscillation signal and generates phase information of the oscillation signal in synchronization with the retimed reference clock. The sub-feedback path scales phase difference information and feeds back the scaled phase difference information. The phase shift calculator calculates a phase shift of phase information of the oscillation signal during a unit time interval. The frequency difference detector compares a signal obtained by subtracting a value corresponding to the feedback phase difference information from the frequency command signal and the phase change amount, and detects a difference between a frequency of the subtracted signal and a frequency corresponding to the phase change amount. The frequency accumulator accumulates the frequency difference to generate the phase difference information. The digital loop filter filters the phase difference information to generate the control signal.
상기 올 디지털 피엘엘(All-Digital Phase Locked Loop)은 상기 타임-투-디지털 변환부 및 노멀라이즈부를 더 포함할 수 있다. 상기 타임-투-디지털 변환부는 상기 기준 클럭과 상기 발진 신호와의 위상 차이를 디지털 코드로 변환할 수 있다. 상기 노멀라이즈부는 상기 변환된 디지털 코드를 노멀라이즈하여 상기 위상 변화량 계산부에 제공할 수 있다.The all-digital phase locked loop may further include the time-to-digital converter and the normalizer. The time-to-digital converter may convert a phase difference between the reference clock and the oscillation signal into a digital code. The normalizing unit may normalize the converted digital code and provide it to the phase shift calculator.
본 발명의 일 실시예에 따른 올 디지털 피엘엘을 이용한 발진 신호 발생 방법은 제어 신호에 응답하여 상기 제어 신호에 상응하는 주파수의 발진 신호를 생성하는 단계, 상기 발진 신호에 기초하여 기준 클럭을 리타이밍하는 단계, 상기 발진 신호의 클럭 횟수를 누산하고 상기 리타이밍된 기준 클럭에 동기하여 상기 발진 신호의 위상 정보를 생성하는 단계, 위상차 정보를 스케일링하고 상기 스케일링 된 위상차 정보를 피드백하는 단계, 주파수 커맨드 신호에서 상기 피드백된 위상차 정보에 상응하는 값을 감산한 신호를 누산하는 단계, 상기 누산된 신호와 상기 발진 신호의 위상 정보 사이의 차이를 검출하여 상기 위상차 정보를 생성하는 단계, 및 상기 제어 신호를 생성하기 위해 상기 위상차 정보를 필터링하는 단계를 포함한다.According to an embodiment of the present invention, an oscillation signal generation method using an all-digital PL may include generating an oscillation signal having a frequency corresponding to the control signal in response to a control signal, and retiming a reference clock based on the oscillation signal. Accumulating a clock number of the oscillation signal and generating phase information of the oscillation signal in synchronization with the retimed reference clock; scaling phase difference information and feeding back the scaled phase difference information; a frequency command signal Accumulating a signal obtained by subtracting a value corresponding to the feedback phase difference information, detecting a difference between the accumulated signal and phase information of the oscillation signal, generating the phase difference information, and generating the control signal And filtering the phase difference information.
본 발명의 일 실시예에 따른 올 디지털 피엘엘을 이용한 발진 신호 발생 방법은 제어 신호에 응답하여, 상기 제어 신호에 상응하는 주파수의 발진 신호를 생성하는 단계, 상기 발진 신호에 기초하여 기준 클럭을 리타이밍하는 단계, 상기 발진 신호의 클럭 횟수를 누산하고 상기 리타이밍된 기준 클럭에 동기하여 상기 발진 신호의 위상 정보를 생성하는 단계, 위상차 정보를 스케일링하고 상기 스케일링 된 위상차 정보를 피드백하는 단계, 단위 시간 간격 동안의 상기 발진 신호의 위상 정보의 위상 변화량을 계산하는 단계, 주파수 커맨드 신호에서 상기 피드백된 위상차 정보에 상응하는 값을 감산한 신호 및 상기 위상 변화량을 비교하여, 상기 감산한 신호의 주파수와 상기 위상 변화량에 상응하는 주파수의 차이를 검출하는 단계, 상기 주파수 차이를 누산하여 상기 위상차 정보를 생성하는 단계, 상기 제어 신호를 생성하기 위해 상기 위상차 정보를 필터링하는 단계를 포함한다.According to an embodiment of the present invention, an oscillation signal generation method using an all-digital PEL may include generating an oscillation signal having a frequency corresponding to the control signal in response to a control signal, and returning a reference clock based on the oscillation signal. Timing, accumulating the clock number of the oscillation signal and generating phase information of the oscillation signal in synchronization with the retimed reference clock, scaling phase difference information and feeding back the scaled phase difference information, unit time Calculating a phase change amount of phase information of the oscillation signal during an interval, comparing a signal obtained by subtracting a value corresponding to the feedback phase difference information from a frequency command signal and the phase change amount, and comparing the frequency of the subtracted signal with the Detecting a difference in frequency corresponding to the amount of phase change; Accumulating to generate the phase difference information, and filtering the phase difference information to generate the control signal.
본 발명의 일 실시예에 따른 올 디지털 피엘엘은 한정된 해상도에 의해 발생하는 양자화 잡음을 감소시킬 수 있다.All digital PL according to an embodiment of the present invention can reduce the quantization noise caused by the limited resolution.
도 1은 종래의 올 디지털 피엘엘을 나타낸 블록도이다.1 is a block diagram showing a conventional all digital PL.
도 2는 본 발명의 일 실시예에 따른 올 디지털 피엘엘을 나타낸 블록도이다. 2 is a block diagram illustrating an all digital PL according to an embodiment of the present invention.
도 3은 본 발명의 다른 일 실시예에 따른 올 디지털 피엘엘을 나타낸 블록도이다.3 is a block diagram illustrating an all digital PL according to another embodiment of the present invention.
도 4는 본 발명의 다른 일 실시예에 따른 올 디지털 피엘엘을 나타낸 블록도이다.4 is a block diagram illustrating an all digital PL according to another embodiment of the present invention.
도 5는 본 발명의 다른 일 실시예에 따른 올 디지털 피엘엘을 나타낸 블록도이다.5 is a block diagram showing an all digital PL according to another embodiment of the present invention.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the embodiments described in.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예에 올 디지털 피엘엘 및 이를 이용한 따른 발진 신호 발생 방법을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail all oscillating digital signal and the oscillation signal generation method using the same according to an embodiment of the present invention. The same reference numerals are used for the same elements in the drawings, and duplicate descriptions of the same elements are omitted.
도 2는 본 발명의 일 실시예에 따른 올 디지털 피엘엘(200a)을 나타낸 블록도이다. 2 is a block diagram illustrating an all digital PL 200a according to an embodiment of the present invention.
도 2를 참조하면, 올 디지털 피엘엘(200a)은 디지털 제어 발진기(210), 리타이머(260), 메인 피드백 경로(220), 서브 피드백 경로(230), 기준 위상 누산부(241), 위상차 검출부(242) 및 디지털 루프 필터(250)를 포함한다.Referring to FIG. 2, the all-digital PEL 200a includes a digitally controlled oscillator 210, a retimer 260, a main feedback path 220, a sub feedback path 230, a reference phase accumulator 241, and a phase difference. The detector 242 and the digital loop filter 250 are included.
디지털 제어 발진기(210)는 디지털 제어 신호(X)에 응답하여, 디지털 제어 신호에 상응하는 주파수를 가진 발진 신호(OUT)를 발생시킨다. 발진 신호(OUT)의 주파수는 디지털 제어 신호(X)에 비례할 수 있다.The digitally controlled oscillator 210 generates an oscillation signal OUT having a frequency corresponding to the digital control signal in response to the digital control signal X. The frequency of the oscillation signal OUT may be proportional to the digital control signal X.
리타이머(260)는 기준 클럭(REF)을 발진 신호(OUT)에 동기하여 출력한다. 리타이머(260)에 의해 리타이밍된 기준 클럭(REREF)은 메인 피드백 경로(220), 서브 피드백 경로(230), 기준 위상 누산부(241) 및 디지털 루프 필터(250)의 포함된 소자들의 클럭 신호로 이용될 수 있다.The retimer 260 outputs the reference clock REF in synchronization with the oscillation signal OUT. The reference clock REREF retimed by the retimer 260 is a clock of the elements included in the main feedback path 220, the sub-feedback path 230, the reference phase accumulator 241, and the digital loop filter 250. Can be used as a signal.
메인 피드백 경로(220)는 발진 신호(OUT)의 클럭 횟수를 누산하고, 리타이밍된 기준 클럭에 동기하여 발진 신호의 위상 정보(RDCO)를 생성한다.The main feedback path 220 accumulates the number of clocks of the oscillation signal OUT and generates phase information R DCO of the oscillation signal in synchronization with the retimed reference clock.
메인 피드백 경로(220)는 발진 신호 위상 누산부(221) 및 추출기(222)를 포함할 수 있다. The main feedback path 220 may include an oscillation signal phase accumulator 221 and an extractor 222.
발진 신호 위상 누산부(221)는 디지털 제어 발진기(210)에서 출력되는 발진 신호(OUT)의 클럭 횟수를 누산한다. 일실시예에서, 위상 누산부(221)는 발진 신호(OUT)를 클럭 단자로 인가받고 논리 하이 값을 입력 단자로 인가받아 누산된 발진 신호(OUT)의 클럭 횟수를 출력할 수 있다. 추출기(222)는 누산된 발진 신호의 클럭 횟수를 리타이밍된 기준 클럭(REREF)에 동기하여 발진 신호의 위상 정보(RDCO)로 제공한다.The oscillation signal phase accumulator 221 accumulates the number of clocks of the oscillation signal OUT output from the digitally controlled oscillator 210. In one embodiment, the phase accumulator 221 may receive the oscillation signal OUT as the clock terminal and the logic high value as the input terminal to output the number of clocks of the accumulated oscillation signal OUT. The extractor 222 provides the clock number of the accumulated oscillation signal as the phase information R DCO of the oscillation signal in synchronization with the retimed reference clock REREF.
올 디지털 피엘엘(200a)은 타임 투 디지털 변환부(223) 및 노멀라이부(224)를 더 포함할 수 있다.The all-digital PEL 200a may further include a time-to-digital converter 223 and a normalizer 224.
타임 투 디지털 변환부(223)는 기준 클럭(REF)과 발진 신호(OUT)의 위상 차이를 디지털 코드로 변환한다. 타일 투 디지털 변환부(223)는 변환된 디지털 코드를 래치하여 리타이밍된 기준 클럭 정보(REREF)에 동기하여 출력할 수 있다.The time-to-digital converter 223 converts the phase difference between the reference clock REF and the oscillation signal OUT into a digital code. The tile-to-digital converter 223 may latch the converted digital code and output the same in synchronization with the retimed reference clock information REREF.
노멀라이즈부(224)는 타임-투-디지털 변환부(223)에 의해 변환된 디지털 코드를 위상차 검출부(242)로 제공하기 위해 노멀라이즈한다.The normalizer 224 normalizes the digital code converted by the time-to-digital converter 223 to the phase difference detector 242.
서브 피드백 경로(230)는 위상차 정보(D)를 스케일링하고 피드백한다.The sub feedback path 230 scales and feeds back the phase difference information D.
기준 위상 누산부(241)는 주파수 커맨드 신호(N)에서 피드백된 위상차 정보(PHDF)에 상응하는 값을 감산한 신호를 누산하여 기준 위상 정보(RREF)를 출력한다.The reference phase accumulator 241 accumulates a signal obtained by subtracting a value corresponding to the phase difference information PHDF fed back from the frequency command signal N and outputs reference phase information R REF .
위상 검출부(242)는 기준 위상 정보(RREF)와 발진 신호의 위상 정보(RDCO)와 차이를 검출하여 위상차 정보(D)로 출력한다. 이렇게 출력된 위상차 정보(D)는 디지털 루프 필터(250)로 제공되는 한편 서브 피드백 경로(230)에 의해 다시 피드백될 수 있다.The phase detector 242 detects a difference between the reference phase information R REF and the phase information R DCO of the oscillation signal and outputs the difference as the phase difference information D. The output phase difference information D may be provided to the digital loop filter 250 and fed back by the sub feedback path 230.
디지털 루프 필터(250)는 위상차 정보(D)를 필터링하여 디지털 제어 발진기(210)로 디지털 제어 신호(X)를 제공한다. 본 발명의 일 실시예에 따른 올 디지털 피엘엘(200)에 포함된 디지털 루프 필터(250)는 도 1에 도시된 종래의 올 디지털 피엘엘(100)과 달리 제1 경로에 해당하는 프로포셔널 경로(Proportional Path)를 제거할 수 있어 제1 경로에 의한 양자화 잡음을 감소시킬 수 있다.The digital loop filter 250 filters the phase difference information D and provides the digital control signal X to the digital control oscillator 210. The digital loop filter 250 included in the all digital PL 200 according to an embodiment of the present invention is different from the conventional all digital PL 100 illustrated in FIG. The path may be removed to reduce the quantization noise caused by the first path.
이하, 도 2에 개시된 올 디지털 피엘엘(200)의 각 신호들과 위상 관련 정보들을 수학식들을 참조하여 설명한다.Hereinafter, signals and phase related information of the all-digital PL 200 disclosed in FIG. 2 will be described with reference to equations.
기준 위상 정보(RREF)는 다음의 수학식 1과 같이 표현할 수 있다.The reference phase information R REF may be expressed as in Equation 1 below.
[수학식 1][Equation 1]
(단, 여기서 N은 주파수 커맨드 신호를 의미한다.)(Where N denotes a frequency command signal.)
또한 발진 신호의 위상 정보(RDCO)는 위상차 정보(D)를 필터링하고, 필터링한 신호에 주파수 이득 KDCO을 가지는 발진 신호(OUT)의 위상을 가지는 정보이므로 다음의 수학식 2와 같이 표현할 수 있다.In addition, since the phase information R DCO of the oscillation signal is information having the phase of the oscillation signal OUT having the frequency gain K DCO filtered out of the phase difference information D, the filtered signal may be expressed as Equation 2 below. have.
[수학식 2][Equation 2]
(단, 여기서 N0는 주파수 커맨드 신호가 0일 경우의 발진 신호, T는 리타이밍된 기준 클럭의 주기, β는 디지털 루프 필터의 스케일링 계수, KDCO는 디지털 제어 발진기의 주파수 이득, D는 위상차 정보를 의미한다.)Where N 0 is the oscillation signal when the frequency command signal is 0, T is the period of the retimed reference clock, β is the scaling factor of the digital loop filter, K DCO is the frequency gain of the digitally controlled oscillator, and D is the phase difference. Information.)
위상차 정보(D)는 기준 위상 정보(RREF)와 발진 위상 정보(RDCO)의 차에 해당하므로 수학식 1에서 수학식 2를 감산하여 위상차 정보(D)를 계산하면 다음의 수학식 3으로 표현할 수 있다.Since the phase difference information D corresponds to the difference between the reference phase information R REF and the oscillation phase information R DCO , the phase difference information D is calculated by subtracting Equation 2 from Equation 1 as Equation 3 below. I can express it.
[수학식 3][Equation 3]
상기 수학식 3에 의해 표현된 본 발명의 일 실시예에 따른 디지털 고정 루프(200a)의 위상차 정보(D)는 α, β등의 스케일링 계수를 조절하여 도 1에 도시된 종래의 디지털 고정 루프(100)의 위상차 정보와 실질적으로 동일하게 조절될 수 있다. 즉, 상기 수학식 3을 도 1 및 도 2와 함께 참조하면, 본 발명의 일 실시예에 따른 디지털 고정 루프(200a)는 종래의 올 디지털 피엘엘(100)의 디지털 루프 필터(150)의 제1 경로(142)를 제거 하더라도 서브 피드백 경로(230)를 통해 위상차 정보(D)를 피드백 시켜 실질적으로 동일한 위상차 정보(D)를 발생시킬 수 있다. 따라서 본 발명의 일 실시예에 따른 디지털 고정 루프(200a)는 시스템에서 상대적으로 큰 영향을 미치는 디지털 루프 필터(150)의 제1 경로(142)의 의한 양자화 잡음을 감소시킬 수 있다.The phase difference information D of the digital fixed loop 200a according to the embodiment of the present invention represented by Equation 3 is adjusted to a scaling factor such as α, β, and the like. It can be adjusted substantially the same as the phase difference information of 100). That is, referring to Equation 3 together with FIGS. 1 and 2, the digital fixed loop 200a according to the embodiment of the present invention may be formed by the digital loop filter 150 of the conventional all-digital PLL 100. Even if the first path 142 is removed, the phase difference information D may be fed back through the sub-feedback path 230 to generate substantially the same phase difference information D. Accordingly, the digital fixed loop 200a according to an embodiment of the present invention can reduce quantization noise caused by the first path 142 of the digital loop filter 150 which has a relatively large influence on the system.
도 3은 본 발명의 다른 일 실시예에 따른 올 디지털 피엘엘(200b)을 나타낸 블록도이다.3 is a block diagram illustrating an all digital PL 200b according to another embodiment of the present invention.
도 3을 참조하면, 본 발명의 다른 일 실시예에 따른 올 디지털 피엘엘(200b)은 디지털 루프 필터(250b)에 추가적인 필터들(252, 253)을 더 포함할 수 있고, 디지털 루프 필터의 출력 신호를 노멀라이즈 하기 위한 노멀라이즈부(270)를 더 포함할 수 있다.Referring to FIG. 3, the all-digital PLL 200b according to another embodiment of the present invention may further include additional filters 252 and 253 in addition to the digital loop filter 250b, and output of the digital loop filter. The apparatus may further include a normalizing unit 270 for normalizing a signal.
또한, 도 3의 올 디지털 피엘엘(200b)에서 서브 피드백 경로는 위상차 정보(D)를 스케일링한 신호를 리타이밍된 기준 클럭에 동기하여 출력하는 플립플롭(232)을 포함할 수 있다.In addition, in the all digital PLL 200b of FIG. 3, the sub-feedback path may include a flip-flop 232 that outputs a signal in which the phase difference information D is scaled in synchronization with the retimed reference clock.
도 4는 본 발명의 일 실시예에 따른 올 디지털 피엘엘(300a)을 나타낸 블록도이다. 4 is a block diagram showing an all digital PL 300a according to an embodiment of the present invention.
도 4를 참조하면, 올 디지털 피엘엘(300a)은 디지털 제어 발진기(210), 리타이머(260), 메인 피드백 경로(220), 위상 변화량 계산부(341), 주파수차 검출부(342), 주파수 누산부(343) 및 디지털 루프 필터(250)를 포함한다.Referring to FIG. 4, the all-digital PEL 300a includes a digitally controlled oscillator 210, a retimer 260, a main feedback path 220, a phase change calculator 341, a frequency difference detector 342, and a frequency. An accumulator 343 and a digital loop filter 250 are included.
도 4에 개시된 올 디지털 피엘엘(300a)에 포함된 디지털 제어 발진기(210), 리타이머(260), 메인 피드백 경로(220), 및 디지털 루프 필터(250)의 동작은 도 2에 개시된 올 디지털 피엘엘(200a)의 동작과 유사하므로 상세한 설명은 생략하기로 한다.The operation of the digitally controlled oscillator 210, the retimer 260, the main feedback path 220, and the digital loop filter 250 included in the all digital PLL 300a disclosed in FIG. Since it is similar to the operation of PEL 200a, a detailed description thereof will be omitted.
위상 변화량 계산부(341)는 단위 시간 간격 동안의 발진 신호의 위상 정보(RDCO)의 변화량(ΔRDCO)을 계산한다. 단위 시간 간격은 디지털 고정 루프(300a)의 여러 구성 요소들의 클럭 정보로 이용되는 리타이밍된 기준 클럭 정보(REREF)의 한 주기일 수 있다. 계산된 위상 변화량은 발진 신호의 주파수에 상응하는 값일 수 있다.Phase variation amount calculating unit 341 calculates an amount of change (ΔR DCO) of the phase information (R DCO) of the oscillation signal of the unit time interval. The unit time interval may be one period of retimed reference clock information REREF used as clock information of various components of the digital fixed loop 300a. The calculated amount of phase change may be a value corresponding to the frequency of the oscillation signal.
주파수차 검출부(342)는 주파수 커맨드 신호(N)에서 피드백된 위상차 정보(PHDF)에 상응하는 값을 감산한 신호와 단위 시간 간격 동안의 발진 신호의 위상 정보(RDCO)의 변화량(ΔRDCO)을 비교하여 감산한 신호의 주파수와 발진 신호의 위상 정보의 변화량에 상응하는 주파수의 차이를 검출한다.The frequency difference detector 342 changes the amount ΔR DCO of the phase information R DCO of the oscillation signal during the unit time interval and the signal obtained by subtracting a value corresponding to the phase difference information PHDF fed back from the frequency command signal N. The difference between the frequency of the subtracted signal and the frequency corresponding to the amount of change in the phase information of the oscillation signal is detected.
주파수 누산부(343)는 주파수 검출부(342)에 의해 검출되는 주파수 차이를 누산하여 위상차 정보(D)를 생성한다. The frequency accumulator 343 accumulates the frequency difference detected by the frequency detector 342 to generate phase difference information D.
도 4의 올 디지털 피엘엘(300a)도 도 2에 개시된 올 디지털 피엘엘(200a)처럼 각 신호와 위상 관련 정보들을 수학식 1 내지 수학식 3으로 표현할 수 있으며, 메인 피드백 경로와 서브 피드백 경로의 스케일링 계수를 조절하여 도 1에 도시된 종래의 디지털 고정 루프(100)의 위상차 정보와 실질적으로 동일하게 조절될 수 있다. 즉, 도 4의 올 디지털 피엘엘(300a)도 도2의 올 디지털 피엘엘(200a)과 마찬가지로 종래의 올 디지털 피엘엘(100)의 디지털 루프 필터(150)의 제1 경로(142)를 제거하여 하더라도 서브 피드백 경로(230)를 통해 위상차 정보(D)를 피드백 시켜 실질적으로 동일한 위상차 정보(D)를 발생시킬 수 있으며, 디지털 루프 필터(150)의 제1 경로(142)의 의한 양자화 잡음을 감소시킬 수 있다.Like the all-digital PEL 300a of FIG. 4, each signal and phase related information may be represented by Equations 1 to 3, as in the all-digital PEL 200a illustrated in FIG. 2. The scaling factor may be adjusted to be substantially the same as the phase difference information of the conventional digital fixed loop 100 shown in FIG. 1. That is, the all-digital PLL 300a of FIG. 4 also removes the first path 142 of the digital loop filter 150 of the conventional all-digital PLL 100, similarly to the all-digital PLL 200a of FIG. 2. However, the phase difference information D may be fed back through the sub feedback path 230 to generate substantially the same phase difference information D, and the quantization noise generated by the first path 142 of the digital loop filter 150 may be reduced. Can be reduced.
도 5는 본 발명의 다른 일 실시예에 따른 올 디지털 피엘엘(300b)을 나타낸 블록도이다.5 is a block diagram illustrating an all digital PL 300b according to another embodiment of the present invention.
도 5를 참조하면, 본 발명의 다른 일 실시예에 따른 올 디지털 피엘엘(300b)은 도 3의 올 디지털 피엘엘과 마찬가지로 디지털 루프 필터(250b)에 추가적인 필터들(252, 253)을 더 포함할 수 있고, 디지털 루프 필터의 출력 신호를 노멀라이즈 하기 위한 노멀라이즈부(270)를 더 포함할 수 있다.Referring to FIG. 5, the all digital PLL 300b according to another embodiment of the present invention further includes additional filters 252 and 253 in the digital loop filter 250b like the all digital PLL of FIG. 3. The display apparatus may further include a normalization unit 270 for normalizing the output signal of the digital loop filter.
또한, 도 5의 올 디지털 피엘엘(300b)에서 서브 피드백 경로는 위상차 정보(D)를 스케일링한 신호를 리타이밍된 기준 클럭에 동기하여 출력하는 플립플롭(232)을 포함할 수 있다.In addition, in the all digital PL 300 of FIG. 5, the sub-feedback path may include a flip-flop 232 that outputs a signal in which the phase difference information D is scaled in synchronization with the retimed reference clock.
상술한 바와 같이 본 발명의 일 실시예에 따른 올 디지털 피엘엘과 이를 이용한 발진 신호 발생 방법은 서브 피드백 경로를 이용하여 한정된 해상도에 의해 발생하는 양자화 잡음을 감소시킬 수 있다.As described above, the all-digital PL and the oscillation signal generation method using the same according to an embodiment of the present invention can reduce the quantization noise generated by the limited resolution using the sub-feedback path.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.
Claims (22)
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Also Published As
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