KR100914981B1 - Semiconductor device and method of manufacturing the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000012212 insulator Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000011800 void material Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76289—Lateral isolation by air gap
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Abstract
본 발명은 SOI(Silicon On Insulator) 웨이퍼를 사용하지 않고도 FBC(Floating Body Cell) 구조를 구현할 수 있는 반도체 소자 및 그의 제조 방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 채널 예정 영역 하부에 매몰되어 배치되도록 형성된 빈 공간을 갖는 반도체 기판; 상기 반도체 기판의 채널 예정 영역 상에 형성된 게이트; 및 상기 게이트 양측의 반도체 기판 표면 내에 상기 빈 공간의 양측 가장자리 부분과 접하도록 형성된 소오스/드레인 영역;을 포함한다.The present invention discloses a semiconductor device and a method of manufacturing the same, which can implement a floating body cell (FBC) structure without using a silicon on insulator (SOI) wafer. According to an aspect of the present invention, there is provided a semiconductor device including: a semiconductor substrate having an empty space formed to be buried under a channel predetermined region; A gate formed on a channel predetermined region of the semiconductor substrate; And a source / drain region formed in a surface of the semiconductor substrate at both sides of the gate to contact both edge portions of the empty space.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, SOI(Silicon On Insulator) 웨이퍼를 사용하지 않고도 FBC(Floating Body Cell) 구조를 구현할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can implement a floating body cell (FBC) structure without using a silicon on insulator (SOI) wafer.
최근의 반도체 산업은 반도체 소자의 집적도를 향상시키고 제조 수율을 증가시키는 방향으로 나아가고 있다. 그 한 예로서, 플로팅 바디 셀(Floating Body Cell; 이하 FBC) 구조를 갖는 반도체 소자가 제안되었다. 상기 FBC 구조를 갖는 반도체 소자는 정보를 저장하기 위한 캐패시터가 필요치 않으며, 따라서, 통상의 디램 소자와 비교해서 고집적 소자의 제조에 적용하기 유리하다는 장점이 있다. Recently, the semiconductor industry is moving toward improving the integration degree of semiconductor devices and increasing the manufacturing yield. As one example, a semiconductor device having a floating body cell (FBC) structure has been proposed. The semiconductor device having the FBC structure does not require a capacitor for storing information, and thus has an advantage of being applicable to the manufacture of highly integrated devices as compared with conventional DRAM devices.
이하에서는 종래의 FBC 구조를 갖는 반도체 소자 및 그의 동작 원리를 간략하게 설명하도록 한다.Hereinafter, a semiconductor device having a conventional FBC structure and an operating principle thereof will be briefly described.
먼저, 상기 FBC 구조를 갖는 반도체 소자는, 반도체 기판과 소자가 형성되는 실리콘층 사이에 매몰 산화막이 개재된 SOI 웨이퍼에 구현되며, 이에 따라, 소오스 영역과 드레인 영역 사이의 영역에 해당되는 트랜지스터의 바디가 플로팅된 구조를 갖는다. 특별히, FBC 구조를 갖는 반도체 소자는 전하를 저장하기 위한 캐패시터가 형성되지 않는다.First, the semiconductor device having the FBC structure is implemented in an SOI wafer in which an buried oxide film is interposed between a semiconductor substrate and a silicon layer on which the device is formed, and thus, a body of a transistor corresponding to a region between a source region and a drain region. Has a floating structure. In particular, a semiconductor device having an FBC structure is not provided with a capacitor for storing charge.
이와 같은 FBC 구조를 갖는 반도체 소자에 있어서, 워드 라인을 통해 게이트에 전압이 인가되어 트랜지스터가 온(On)된 후, 비트 라인을 통해 드레인 영역에 전압이 인가되면, 커런트(Current)가 발생하게 된다. 그리고, 상기 커런트에 의한 드레인 영역의 높은 전계에 의해 전자와 정공이 발생되며, 이렇게 발생된 정공은 소오스 영역과 드레인 영역 사이의 플로팅 바디 내에 축적된다. In a semiconductor device having such an FBC structure, when a voltage is applied to a gate through a word line to turn on a transistor, and a voltage is applied to a drain region through a bit line, current is generated. . The electrons and holes are generated by the high electric field of the drain region by the current, and the generated holes are accumulated in the floating body between the source region and the drain region.
이러한 FBC 구조를 갖는 반도체 소자는 캐패시터 없이도 디램 셀 동작이 가능하다는 장점을 가지며, 이러한 장점은 향후 고집적 소자를 제조하기 위한 미세 공정에서 더욱 유리하게 작용하게 될 것이다. The semiconductor device having the FBC structure has an advantage that DRAM cells can be operated without a capacitor, and this advantage will be more advantageous in a micro process for manufacturing a highly integrated device in the future.
그러나, 종래의 FBC 구조를 갖는 반도체 소자는 각 셀마다 발생된 정공을 독립적으로 보관할 수 있도록 SOI 웨이퍼를 사용해야 하는데, 상기 SOI 웨이퍼는 일반적인 실리콘 웨이퍼에 비해 제조 단가가 약 10배 이상 높기 때문에 제조 비용의 부담이 크다. However, a semiconductor device having a conventional FBC structure should use an SOI wafer to independently store holes generated in each cell. Since the SOI wafer has a manufacturing cost about 10 times higher than that of a general silicon wafer, The burden is great.
본 발명은 SOI 웨이퍼를 사용하지 않고도 FBC 구조를 구현할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.The present invention provides a semiconductor device and a method for manufacturing the same, which can implement an FBC structure without using an SOI wafer.
또한, 본 발명은 FBC 구조의 구현시 제조 단가를 절감할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.In addition, the present invention provides a semiconductor device and a method of manufacturing the same that can reduce the manufacturing cost when implementing the FBC structure.
본 발명의 실시예에 따른 반도체 소자는, 채널 예정 영역 하부에 매몰되어 배치되도록 형성된 빈 공간을 갖는 반도체 기판; 상기 반도체 기판의 채널 예정 영역 상에 형성된 게이트; 및 상기 게이트 양측의 반도체 기판 표면 내에 상기 빈 공간의 양측 가장자리 부분과 접하도록 형성된 소오스/드레인 영역;을 포함한다.In an embodiment, a semiconductor device may include: a semiconductor substrate having an empty space formed to be buried under a channel predetermined area; A gate formed on a channel predetermined region of the semiconductor substrate; And a source / drain region formed in a surface of the semiconductor substrate at both sides of the gate to contact both edge portions of the empty space.
상기 빈 공간은 그 상단 표면이 반도체 기판 표면으로부터 200∼1500Å의 깊이에 배치된다.The empty space has a top surface thereof disposed at a depth of 200-1500 mm from the surface of the semiconductor substrate.
상기 빈 공간은 200∼2500Å의 높이를 갖는다.The empty space has a height of 200 to 2500 mW.
상기 빈 공간은 900∼2000Å의 길이를 갖는다.The empty space has a length of 900 to 2000Å.
상기 빈 공간은 라인 형의 제1부분과 상기 제1부분의 양측에 각각 배치된 구형의 제2부분들을 포함하는 아령(Dumbbell) 형상을 갖는다.The empty space has a dumbbell shape including a line-shaped first portion and spherical second portions respectively disposed on both sides of the first portion.
상기 라인 형의 제1부분은 그 상단 표면이 반도체 기판 표면으로부터 800∼1500Å의 깊이에 배치된다.The first portion of the line type has its top surface disposed at a depth of 800-1500 mm from the surface of the semiconductor substrate.
상기 라인 형의 제1부분은 200∼1500Å의 높이를 갖는다.The first portion of the line type has a height of 200 to 1500 kPa.
상기 라인 형의 제1부분은 300∼1000Å의 길이를 갖는다.The first portion of the line type has a length of 300 to 1000 mm.
상기 구형의 제2부분은 그 상단 표면이 반도체 기판 표면으로부터 200∼500Å의 깊이에 배치된다.The spherical second portion has a top surface thereof disposed at a depth of 200 to 500 mm 3 from the surface of the semiconductor substrate.
상기 구형의 제2부분은 800∼2500Å의 높이를 갖는다.The second portion of the sphere has a height of 800 to 2500 kPa.
상기 구형의 제2부분은 300∼500Å의 길이를 갖는다.The second portion of the sphere has a length of 300 to 500 mm 3.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판의 채널 예정 영역에 홈을 형성하는 단계; 상기 홈의 입구가 막히도록 상기 홈이 형성된 반도체 기판을 어닐링하여 상기 채널 예정 영역 하부에 매몰된 빈 공간을 형성하는 단계; 상기 빈 공간이 형성된 반도체 기판의 상기 채널 예정 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체 기판 표면 내에 상기 빈 공간의 양측 가장자리 부분과 접하도록 소오스/드레인 영역을 형성하는 단계;를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a groove in a channel predetermined region of a semiconductor substrate; Annealing the semiconductor substrate in which the groove is formed so that the inlet of the groove is blocked to form an empty space buried under the channel predetermined region; Forming a gate on the channel predetermined region of the semiconductor substrate on which the empty space is formed; And forming a source / drain region in the semiconductor substrate surfaces at both sides of the gate to contact both edge portions of the empty space.
상기 홈은 1000∼3000Å의 깊이를 갖도록 형성한다.The groove is formed to have a depth of 1000 to 3000 mm 3.
상기 홈은 상기 반도체 기판의 채널 예정 영역 중간 부분에 배치되는 다수의 제1홈과, 상기 제1홈 양측의 채널 예정 영역 가장자리 부분에 배치되며 상기 제1홈보다 큰 폭을 갖는 제2홈을 포함하여 형성한다.The groove includes a plurality of first grooves disposed in a middle portion of a channel predetermined region of the semiconductor substrate, and a second groove disposed at an edge portion of the channel predetermined region on both sides of the first groove and having a width greater than that of the first groove. To form.
상기 제1홈은 50∼200Å의 폭을 갖도록 형성한다.The first groove is formed to have a width of 50 ~ 200Å.
상기 제2홈은 300∼500Å의 폭을 갖도록 형성한다.The second groove is formed to have a width of 300 to 500Å.
상기 어닐링은 H2 분위기에서 1000∼1500℃의 온도로 5∼60분 동안 수행한다.The annealing is performed for 5 to 60 minutes at a temperature of 1000 ~ 1500 ℃ in H 2 atmosphere.
상기 어닐링은 상기 홈의 입구가 200∼1500Å 두께로 막히도록 수행한다.The annealing is performed so that the inlet of the groove is blocked to a thickness of 200 ~ 1500Å.
상기 홈은 상기 반도체 기판의 채널 예정 영역 중간 부분에 배치되는 다수의 제1홈과, 상기 제1홈 양측의 채널 예정 영역 가장자리 부분에 배치되며 상기 제1홈보다 큰 폭을 갖는 제2홈을 포함하여 형성하며, 상기 어닐링은 상기 제1 및 제2홈의 입구가 막히고 서로 인접한 제1 및 제2홈의 하부가 서로 연결되도록 수행한다.The groove includes a plurality of first grooves disposed in a middle portion of a channel predetermined region of the semiconductor substrate, and a second groove disposed at an edge portion of the channel predetermined region on both sides of the first groove and having a width greater than that of the first groove. The annealing is performed such that the inlet of the first and second grooves is blocked and the lower portions of the first and second grooves adjacent to each other are connected to each other.
상기 빈 공간은 그 상단 표면이 반도체 기판 표면으로부터 200∼1500Å의 깊이에 배치되도록 형성한다.The empty space is formed such that its top surface is disposed at a depth of 200-1500 mm from the surface of the semiconductor substrate.
상기 빈 공간은 200∼2500Å의 높이를 갖도록 형성한다.The empty space is formed to have a height of 200 to 2500Å.
상기 빈 공간은 900∼2000Å의 길이를 갖도록 형성한다.The empty space is formed to have a length of 900 ~ 2000Å.
상기 빈 공간은 라인 형의 제1부분과 상기 제1부분의 양측에 각각 배치된 구형의 제2부분들을 포함하는 아령 형상으로 형성한다.The empty space is formed in the shape of a dumbbell including a first portion of the line shape and a second portion of the spherical shape respectively disposed on both sides of the first portion.
상기 라인 형의 제1부분은 그 상단 표면이 반도체 기판 표면으로부터 800∼1500Å의 깊이에 배치되도록 형성한다.The first portion of the line shape is formed such that its upper surface is disposed at a depth of 800-1500 mm from the surface of the semiconductor substrate.
상기 라인 형의 제1부분은 200∼1500Å의 높이를 갖도록 형성한다.The first portion of the line shape is formed to have a height of 200 to 1500 kPa.
상기 라인 형의 제1부분은 300∼1000Å의 길이를 갖도록 형성한다.The first portion of the line shape is formed to have a length of 300 to 1000 Å.
상기 구형의 제2부분은 그 상단 표면이 반도체 기판 표면으로부터 200∼500Å의 깊이에 배치되도록 형성한다.The spherical second portion is formed such that its upper surface is disposed at a depth of 200 to 500 mm 3 from the surface of the semiconductor substrate.
상기 구형의 제2부분은 800∼2500Å의 높이를 갖도록 형성한다.The second portion of the sphere is formed to have a height of 800 ~ 2500 800.
상기 구형의 제2부분은 300∼500Å의 길이를 갖도록 형성한다.The second portion of the sphere is formed to have a length of 300 ~ 500Å.
본 발명은 반도체 기판의 채널 예정 영역에 매립된 빈 공간을 형성함으로써, 상기 빈 공간에 의해 채널 영역이 플로팅된 FBC(Floating Body Cell) 구조를 갖는 반도체 소자를 제조할 수 있다.According to the present invention, a semiconductor device having a floating body cell (FBC) structure in which a channel region is floated by the empty space is formed by forming an empty space filled in a channel predetermined region of a semiconductor substrate.
따라서, 본 발명은 고가의 SOI 웨이퍼 대신에 일반 웨이퍼를 사용하여 FBC 구조를 갖는 반도체 소자를 제조할 수 있으며, 이를 통해, 반도체 소자의 제조 단가를 절감할 수 있다. Therefore, the present invention can manufacture a semiconductor device having an FBC structure using a general wafer instead of an expensive SOI wafer, thereby reducing the manufacturing cost of the semiconductor device.
도 1a 내지 도 1b는 어닐링을 통해 반도체 기판 내에 빈 공간을 형성하는 과정이 도시된 사시도. 1A to 1B are perspective views illustrating a process of forming an empty space in a semiconductor substrate through annealing.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 H1 : 제1홈100: semiconductor substrate H1: first groove
H2 : 제2홈 H : 홈H2: Second groove H: Groove
V1 : 라인 형의 제1부분 V2 : 구형의 제2부분V1: first part of line type V2: second part of spherical type
V : 빈 공간 112 : 게이트 절연막V: empty space 112: gate insulating film
114 : 게이트 도전막 116 : 게이트 하드마스크막114: gate conductive film 116: gate hard mask film
118 : 게이트 120 : 스페이서118: gate 120: spacer
122 : 소오스/드레인 영역122: source / drain area
본 발명은 반도체 기판의 채널 예정 영역을 식각하여 다수의 홈을 형성한 후에 상기 홈의 입구가 매립되고 서로 인접한 홈의 하부가 연결되도록 반도체 기판을 H2 분위기에서 어닐링하여 상기 반도체 기판의 채널 영역 하부에 매립된 빈 공간을 형성한다. 그런 다음, 상기 빈 공간이 형성된 반도체 기판의 채널 예정 영역 상에 게이트를 형성하고, 상기 게이트 양측의 반도체 기판 표면 내에 상기 빈 공간의 양측 가장자리 부분과 접하도록 소오스/드레인 영역을 형성한다.According to an exemplary embodiment of the present invention, after a plurality of grooves are formed by etching channel predetermined regions of the semiconductor substrate, the semiconductor substrate is annealed in an H 2 atmosphere so that the inlets of the grooves are embedded and the lower portions of the adjacent grooves are connected to each other. Form a void space embedded in the. Then, a gate is formed on a channel predetermined region of the semiconductor substrate on which the empty space is formed, and a source / drain region is formed in the surface of the semiconductor substrate on both sides of the gate to contact both edge portions of the empty space.
도 1a 내지 도 1b는 어닐링을 통해 반도체 기판 내에 빈 공간을 형성하는 과정이 도시된 사시도이다. 1A to 1B are perspective views illustrating a process of forming an empty space in a semiconductor substrate through annealing.
도 1a를 참조하면, 홈(H)이 형성된 반도체 기판(100)을 어닐링, 바람직하게, H2 분위기에서 어닐링하면, 상기 홈(H) 상단부 반도체 기판(100)의 실리콘 원자들이 마이그레이션(Migration)되어 상기 홈(H)의 중앙부 및 하단부의 실리콘 원자들보다 먼저 리플로우(Reflow)된다. 그 결과, 상기 홈(H)의 상단부는 막히게 되고 상기 홈(H)의 하단부는 폭이 점점 증가되어 반도체 기판(100) 내에 매몰된 구형 빈 공간(V)이 만들어진다.Referring to FIG. 1A, when the semiconductor substrate 100 having the grooves H is annealed, preferably annealed in an H 2 atmosphere, silicon atoms of the semiconductor substrate 100 of the upper portion of the grooves H may be migrated. Reflow is performed before silicon atoms in the center and bottom of the groove H. As a result, the upper end of the groove H is blocked and the lower end of the groove H is gradually increased in width to form a spherical empty space V buried in the semiconductor substrate 100.
도 1b를 참조하면, 다수개의 홈(H)들이 형성된 반도체 기판(100)을 어닐링, 바람직하게, H2 분위기에서 어닐링하면, 상기 홈(H) 상단부 반도체 기판(100)의 실리콘 원자들이 마이그레이션되어 상기 홈(H)의 중앙부 및 하단부의 실리콘 원자들보다 먼저 리플로우된다. 그 결과, 상기 홈(H)의 상단부가 막히게 되고 상기 홈(H)의 하단부는 폭이 점점 증가되어 인접한 홈(H)의 하부가 서로 연결되며, 이에 따라, 반도체 기판(100) 내에 매몰된 라인 형의 빈 공간(V)이 만들어진다.Referring to FIG. 1B, when annealing the semiconductor substrate 100 in which the plurality of grooves H are formed, preferably in an H 2 atmosphere, silicon atoms of the upper portion of the semiconductor substrate 100 of the upper portion of the grooves H are migrated. It reflows before the silicon atoms at the center and bottom of the groove H. As a result, the upper end of the groove H is blocked and the lower end of the groove H is gradually increased in width so that the lower portions of the adjacent grooves H are connected to each other, and thus, the line buried in the semiconductor substrate 100. An empty space (V) of the type is created.
그러므로, 본 발명은 이와 같은 원리를 이용하여 반도체 기판의 채널 예정 영역에 소오스/드레인 영역과 양측 가장자리 부분이 접하는 매립된 빈 공간을 형성할 수 있다. 따라서, 본 발명은 고가의 SOI 웨이퍼 대신에 일반 웨이퍼를 사용하여 상기 빈 공간에 의해 채널 영역이 플로팅된 FBC 구조를 갖는 반도체 소자를 제조할 수 있으므로, 반도체 소자의 제조 단가를 절감할 수 있다. Therefore, the present invention can use this principle to form a buried void space in which the source / drain region and both edge portions contact the channel predetermined region of the semiconductor substrate. Accordingly, the present invention can manufacture a semiconductor device having a FBC structure in which a channel region is floated by the empty space using a normal wafer instead of an expensive SOI wafer, thereby reducing the manufacturing cost of the semiconductor device.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(100) 상에 게이트(118)가 형성되어 있고, 상기 게이트(118)의 양측벽에 스페이서(120)가 형성되어 있으며, 상기 게이트(118) 양측의 반도체 기판(100) 표면 내에 소오스/드레인 영역(122)이 형성되어 있다. 상기 게이트(118)는 게이트 절연막(112)과 게이트 도전막(114) 및 게이트 하드마스크막(116)의 적층 구조를 포함한다.Referring to FIG. 2, a gate 118 is formed on a semiconductor substrate 100, spacers 120 are formed on both sidewalls of the gate 118, and semiconductor substrates on both sides of the gate 118 are formed. 100) source / drain regions 122 are formed in the surface. The gate 118 includes a stacked structure of a gate insulating layer 112, a gate conductive layer 114, and a gate hard mask layer 116.
상기 게이트(118) 하부의 반도체 기판(100) 부분, 즉, 채널 영역 하부에 매몰된 빈 공간(V)이 형성되어 있으며, 상기 빈 공간(V)의 양측 가장자리 부분은 상기 소오스/드레인 영역(122)에 접하도록 형성되어 있다. 상기 빈 공간(V)은 그 상단 표면이 반도체 기판(100)의 표면으로부터 200∼1500Å의 깊이에 위치하고, 그 저면부터 그 상단 표면까지 200∼2500Å의 높이를 가지며, 900∼2000Å의 길이를 갖도록 형성되어 있다.A portion of the semiconductor substrate 100 under the gate 118, that is, a buried portion V buried under the channel region is formed, and both edge portions of the empty portion V are formed in the source / drain region 122. It is formed to contact). The empty space V is formed such that its top surface is located at a depth of 200-1500 mm from the surface of the semiconductor substrate 100, has a height of 200-2500 mm from its bottom surface to its top surface, and has a length of 900-2000 mm It is.
또한, 상기 빈 공간(V)은 라인 형의 제1부분(V1)과 상기 제1부분(V1)의 양측에 각각 배치된 구형의 제2부분(V2)을 포함하는 아령(Dumbbell) 형상을 갖도록 형성되는 것이 바람직하다. In addition, the empty space V may have a dumbbell shape including a first portion V1 of a line shape and a spherical second portion V2 disposed on both sides of the first portion V1, respectively. It is preferably formed.
여기서, 상기 빈 공간(V)의 상기 라인 형의 제1부분(V1)은 그 상단 표면이 반도체 기판(100)의 표면으로부터 800∼1500Å의 깊이에 위치하고, 그 저면부터 그 상단 표면까지 200∼1500Å의 높이를 가지며, 300∼1000Å의 길이를 갖는다. 상기 빈 공간(V)의 상기 구형의 제2부분(V2)은 그 상단 표면이 반도체 기판(100)의 표면으로부터 200∼500Å의 깊이에 위치하고, 그 저면부터 그 상단 표면까지 800∼2500Å의 높이를 가지며, 300∼500Å의 길이를 갖는다.Here, in the line-shaped first portion V1 of the empty space V, the upper surface thereof is located at a depth of 800-1500 mm from the surface of the semiconductor substrate 100, and 200-1500 mm from the bottom surface to the upper surface thereof. It has a height of 300 to 1000Å. The spherical second portion V2 of the empty space V has a top surface of which is located at a depth of 200 to 500 mm from the surface of the semiconductor substrate 100, and has a height of 800 to 2500 mm from its bottom to its top surface. It has a length of 300-500 Å.
이와 같이, 본 발명의 실시예에 따른 반도체 소자는 반도체 기판(100)의 채널 영역 하부에 소오스/드레인 영역(122)과 그 양측 가장자리 부분이 접하는 매몰된 빈 공간(V)을 가짐으로써, 상기 매몰된 빈 공간(V)에 의해 상기 채널 영역이 플로팅된 FBC 구조를 구현할 수 있다. As described above, the semiconductor device according to the embodiment of the present invention has a buried empty space V contacting the source / drain region 122 and both edge portions thereof under the channel region of the semiconductor substrate 100. The FBC structure in which the channel region is floated by the empty space V can be implemented.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(100)의 채널 예정 영역에 1000∼3000Å의 깊이를 갖도록 홈(H)을 형성한다. 상기 홈(H)은 상기 반도체 기판(100)의 채널 예정 영역 중간 부분에 배치되는 제1홈(H1)과, 상기 제1홈(H1) 양측의 채널 예정 영역 가장자리 부분에 각각 배치되는 제2홈(H2)을 포함한다. Referring to FIG. 3A, a groove H is formed in the channel predetermined region of the semiconductor substrate 100 to have a depth of 1000 to 3000 GPa. The groove H may include a first groove H1 disposed in the middle portion of the channel predetermined region of the semiconductor substrate 100 and a second groove disposed at edge portions of the channel predetermined region on both sides of the first groove H1. (H2).
상기 제1홈(H1)은 상기 채널 예정 영역 중간 부분에 2개 이상, 바람직하게, 3∼5개 배치되도록 형성하며, 상기 제2홈(H2)은 상기 제1홈(H2)보다 큰 폭을 갖도록 형성함이 바람직하다. 예컨대, 상기 제1홈(H1)은 50∼200Å의 길이를 갖도록 형성하며, 상기 제2홈(H2)은 300∼500Å의 길이를 갖도록 형성한다.The first grooves H1 are formed to be arranged in two or more, preferably 3 to 5, in the middle portion of the channel predetermined region, and the second grooves H2 have a width larger than that of the first grooves H2. It is preferable to form so that it has. For example, the first groove (H1) is formed to have a length of 50 ~ 200Å, the second groove (H2) is formed to have a length of 300 ~ 500Å.
도 3b를 참조하면, 상기 제1 및 제2홈이 형성된 반도체 기판(100)을 어닐링하여 상기 반도체 기판(100)의 채널 예정 영역 하부에 매몰된 빈 공간(V)을 형성한다. 상기 어닐링은 H2 분위기에서, 바람직하게, 1000∼1500℃의 온도로 5∼60분 동안 수행한다. 그리고, 상기 빈 공간(V)은 그 상단 표면이 반도체 기판(100) 표면으로부터 200∼1500Å의 깊이에 위치하고, 그 저면부터 그 상단 표면까지 200∼2500Å의 높이를 가지며, 900∼2000Å의 길이를 갖도록 형성한다.Referring to FIG. 3B, the semiconductor substrate 100 having the first and second grooves is annealed to form an empty space V buried under the channel predetermined region of the semiconductor substrate 100. The annealing is carried out in a H 2 atmosphere, preferably 5 to 60 minutes at a temperature of 1000 ~ 1500 ℃. The upper surface of the empty space V is located at a depth of 200-1500 mm from the surface of the semiconductor substrate 100, and has a height of 200 to 2500 mm from its bottom to its top surface, and has a length of 900 to 2000 mm. Form.
자세하게, 상기 어닐링시 상기 제1 및 제2홈 상단부 반도체 기판(100)의 실리콘 원자들이 마이그레이션되어 상기 제1 및 제2홈의 중앙부 및 하단부의 실리콘 원자들보다 먼저 리플로우된다. 이로 인해, 상기 제1 및 제2홈의 입구가 막히고, 상기 제1 및 제2홈의 폭이 점점 증가되어 인접한 제1 및 제2홈의 하단부가 서로 연결되어 빈 공간(V)이 만들어진다. (도 1a 및 도 1b 참조) 예컨대, 상기 어닐링은 상기 제1홈의 입구가 800∼1500Å 두께로 막히고 상기 제2홈의 입구가 200∼500Å 두께로 막히도록 수행한다.In detail, during the annealing, silicon atoms of the first and second groove top semiconductor substrates 100 are migrated and reflowed before silicon atoms of the center and bottom portions of the first and second grooves. As a result, the inlet of the first and second grooves is blocked, and the width of the first and second grooves is gradually increased so that the lower ends of the adjacent first and second grooves are connected to each other, thereby creating an empty space (V). For example, the annealing is performed such that the inlet of the first groove is blocked with a thickness of 800-1500 mm and the inlet of the second groove is blocked with a thickness of 200-500 mm.
그 결과, 상기 빈 공간(V)은 상기 제1홈의 입구가 막히고 그 하단부가 서로 연결되어 형성된 라인 형의 제1부분(V1)과, 상기 라인 형의 제1부분(V1)의 양측에 각각 배치되며 상기 제2홈의 입구가 막히고 그 하단부가 인접한 제1홈의 하단부와 연결되어 형성된 구형의 제2부분(V2)을 포함하는 아령 형상을 갖는다.As a result, the empty space (V) is formed on both sides of the line-shaped first portion (V1) and the line-shaped first portion (V1) formed by blocking the inlet of the first groove and the lower ends thereof are connected to each other. It is disposed and has a dumbbell shape including a spherical second portion (V2) formed in which the inlet of the second groove is blocked and its lower end is connected to the lower end of the adjacent first groove.
여기서, 상기 빈 공간(V)의 상기 라인 형의 제1부분(V1)은 그 상단 표면이 반도체 기판(100)의 표면으로부터 800∼1500Å의 깊이에 위치하고, 그 저면부터 그 상단 표면까지 200∼1500Å의 높이를 가지며, 300∼1000Å의 길이를 갖는다. 또한, 상기 빈 공간(V)의 상기 구형의 제2부분(V2)은 그 상단 표면이 반도체 기판(100)의 표면으로부터 200∼500Å의 깊이에 위치하고, 그 저면부터 그 상단 표면까지 800∼2500Å의 높이를 가지며, 300∼500Å의 길이를 갖는다.Here, in the line-shaped first portion V1 of the empty space V, the upper surface thereof is located at a depth of 800-1500 mm from the surface of the semiconductor substrate 100, and 200-1500 mm from the bottom surface to the upper surface thereof. It has a height of 300 to 1000Å. In addition, the spherical second portion V2 of the empty space V has a top surface of which is located at a depth of 200 to 500 mm from the surface of the semiconductor substrate 100, and has a 800 to 2500 mm depth from its bottom surface to its top surface. It has a height and a length of 300 to 500 mm 3.
도 3c를 참조하면, 상기 빈 공간(V)이 형성된 반도체 기판(100)의 상기 채널 예정 영역 상에 게이트(118)를 형성한다. 상기 게이트(118)는 반도체 기판(100)의 표면 상에 차례로 형성된 게이트 절연막(112)과 게이트 도전막(114) 및 게이트 하드마스크막(116)의 적층 구조를 포함한다.Referring to FIG. 3C, a gate 118 is formed on the channel predetermined region of the semiconductor substrate 100 in which the empty space V is formed. The gate 118 includes a stacked structure of a gate insulating layer 112, a gate conductive layer 114, and a gate hard mask layer 116 sequentially formed on a surface of the semiconductor substrate 100.
도 3d를 참조하면, 상기 게이트(118)의 양측벽에 스페이서(120)를 형성하고, 상기 게이트(118) 양측의 반도체 기판(100) 표면 내에 소오스/드레인 영역(122)을 형성한다. 상기 소오스/드레인 영역(122)은 상기 빈 공간(V)의 양측 가장자리 부분, 예컨대, 상기 빈 공간(V)의 구형의 제2부분(V2)의 외측 가장자리 부분과 각각 접하도록 형성한다.Referring to FIG. 3D, spacers 120 are formed on both sidewalls of the gate 118, and source / drain regions 122 are formed in the surface of the semiconductor substrate 100 on both sides of the gate 118. The source / drain regions 122 may be formed to be in contact with both edge portions of the empty space V, for example, the outer edge portions of the spherical second portion V2 of the empty space V. FIG.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.
전술한 바와 같이, 본 발명은 반도체 기판 채널 영역의 하부에 소오스/드레인 영역과 양측 가장자리 부분이 접하도록 매몰된 빈 공간을 형성하며, 이를 통해, 본 발명의 실시예에 따른 반도체 소자는 상기 빈 공간에 의해 상기 채널 영역이 플로팅된 FBC 구조를 구현할 수 있다. 또한, 본 발명의 실시예에 따른 반도체 소자는 고가의 SOI 웨이퍼 대신 일반 웨이퍼에 상기 FBC 구조를 구현할 수 있으며, 이에 따라, 반도체 소자의 제조 단가를 절감할 수 있다.As described above, the present invention forms an empty space buried in the lower portion of the semiconductor substrate channel region so that the source / drain region and both edge portions are in contact with each other, whereby the semiconductor device according to the embodiment of the present invention is formed in the empty space. The FBC structure in which the channel region is floated can be implemented. In addition, the semiconductor device according to the embodiment of the present invention can implement the FBC structure on the general wafer instead of the expensive SOI wafer, thereby reducing the manufacturing cost of the semiconductor device.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
Claims (29)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134051A KR100914981B1 (en) | 2007-12-20 | 2007-12-20 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134051A KR100914981B1 (en) | 2007-12-20 | 2007-12-20 | Semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090066495A KR20090066495A (en) | 2009-06-24 |
| KR100914981B1 true KR100914981B1 (en) | 2009-09-02 |
Family
ID=40994474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070134051A KR100914981B1 (en) | 2007-12-20 | 2007-12-20 | Semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100914981B1 (en) |
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| KR100743647B1 (en) * | 2006-03-17 | 2007-07-27 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
-
2007
- 2007-12-20 KR KR1020070134051A patent/KR100914981B1/en not_active IP Right Cessation
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|---|---|
| KR20090066495A (en) | 2009-06-24 |
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