KR100911990B1 - Method of Making Light Emitting Display Device - Google Patents

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Abstract

본 발명은 발광표시장치의 제조방법에 관한 것으로, 본 발명에 따른 발광표시장치의 제조방법은 박막 트랜지스터가 형성된 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 패터닝하여 상기 제1 절연막의 일 부분을 노출시키는 단계; 상기 노출된 제1 절연막을 식각하여, 상기 박막 트랜지스터의 소스 또는 드레인 전극을 노출시키는 단계; 및 상기 기판 상에 냉각 가스를 공급하며, 상기 제2 절연막의 표면을 에싱하는 단계를 포함한다. The present invention relates to a method of manufacturing a light emitting display device. The method of manufacturing a light emitting display device according to the present invention includes forming a first insulating film on a substrate on which a thin film transistor is formed; Forming a second insulating film on the first insulating film; Patterning the second insulating film to expose a portion of the first insulating film; Etching the exposed first insulating layer to expose the source or drain electrode of the thin film transistor; And supplying a cooling gas to the substrate and ashing the surface of the second insulating layer.

에싱, 냉각 가스, 비아홀, 플라즈마 Ashing, Cooling Gas, Via Hole, Plasma

Description

발광표시장치의 제조방법{Method of Making Light Emitting Display Device} Manufacturing method of light emitting display device {Method of Making Light Emitting Display Device}

본 발명은 발광표시장치의 제조방법에 관한 것으로, 보다 구체적으로 마스크 수를 저감시킬 수 있는 발광표시장치의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a light emitting display device, and more particularly, to a method of manufacturing a light emitting display device capable of reducing the number of masks.

최근, 박막 트랜지스터(Thin Film Transistor, TFT)는 유기 발광표시장치(Organic Light Emitting Display Device, OLED) 또는 액정 표시장치(Liquid Crystal Display Device, LCD) 등의 표시장치에서 각각의 화소(pixel)를 동작시키는 스위칭 소자로써 광범위하게 사용되고 있다. 이에 따라 박막 트랜지스터의 제조에 많은 관심이 기울여지고 있으며, 더 효율적인 박막 트랜지스터 및 그의 제조 방법들이 고안되고 있다.Recently, thin film transistors (TFTs) operate each pixel in a display device such as an organic light emitting display device (OLED) or a liquid crystal display device (LCD). It is widely used as a switching element. Accordingly, much attention has been paid to the manufacture of thin film transistors, and more efficient thin film transistors and their manufacturing methods have been devised.

일반적으로 기판 상에는 다수의 패터닝된 박막들이 형성된다. 이와 같이 박막을 패턴화하기 위해서는 플라즈마 장치를 이용하여 박막을 선택적으로 식각하여 형성한다. 식각 기술은 패턴이 형성될 기판에 자외선으로 감광하는 재료인 감광막을 코팅하고, 노광 마스크를 이용하여 감광막을 노광하여 현상, 식각 및 에싱 작업을 통해 소정 형상의 패턴으로 형성하는 것이다. 보다 구체적으로, 식각될 박막 상에 감광막을 전면에 도포한 후, 패터닝된 감광막을 마스크로 이용하여 기판 상에 형성된 박막을 선택적으로 식각한다. 이후, 감광막을 제거하기 위해 에싱(ashing) 공정을 수행한다. 일반적으로, 에싱 공정은 플라즈마를 이용하여 산소 플라즈마와 감광막과의 화학적 반응을 통해 제거하는 방법으로 알려져 있다. Generally, a plurality of patterned thin films are formed on a substrate. In order to pattern the thin film as described above, the thin film is selectively etched and formed using a plasma apparatus. The etching technique is to form a pattern of a predetermined shape by coating a photoresist film, which is a material for photosensing with ultraviolet rays, on a substrate on which a pattern is to be formed, and exposing the photoresist film using an exposure mask to develop, etch and ash. More specifically, after the photosensitive film is applied to the entire surface on the thin film to be etched, the thin film formed on the substrate is selectively etched using the patterned photosensitive film as a mask. Thereafter, an ashing process is performed to remove the photoresist. In general, the ashing process is known as a method of removing the plasma through a chemical reaction between the oxygen plasma and the photosensitive film.

한편, 유기 전계 발광표시장치는 박막 트랜지스터와 유기 전계 발광소자를 접속시키기 위해 박막 트랜지스터 상에 형성된 제1 절연막과 제2 절연막이 식각되어 비아홀이 형성된다. 이러한 비아홀은 대한민국 등록특허공보 10-2006-0134471에 개시된 바와 같이 제1 마스크를 이용하여 제2 절연막을 식각한 후, 제2 마스크를 이용하여 제1 절연막을 식각하여 형성된다. In the organic light emitting diode display, via holes are formed by etching the first insulating film and the second insulating film formed on the thin film transistor to connect the thin film transistor and the organic light emitting diode. The via hole is formed by etching the second insulating film using the first mask as disclosed in Korean Patent Publication No. 10-2006-0134471, and then etching the first insulating film using the second mask.

그러나 전술한 바에 의해 비아홀을 형성할 경우, 제1 절연막과 제2 절연막을 식각하기 위해 두 개의 마스크를 이용하여 공정 단계가 복잡해지고, 재료비 및 제조비용이 상승되는 문제점이 있었다. However, when the via hole is formed as described above, a process step is complicated by using two masks to etch the first insulating film and the second insulating film, resulting in a material cost and a manufacturing cost increase.

따라서, 본 발명은 전술한 문제점들을 해소하기 위해 도출된 발명으로, 식각 과정 중에 사용되는 마스크 수를 저감시켜 발광표시장치의 공정과정을 간소화시키는 발광표시장치의 제조방법을 제공하는 것을 목적으로 한다. Accordingly, an object of the present invention is to provide a method of manufacturing a light emitting display device which simplifies the process of a light emitting display device by reducing the number of masks used during an etching process.

전술한 목적을 달성하기 위한, 본 발명의 일 측면에 따르면, 본 발명에 따른 발광표시장치의 제조방법은 박막 트랜지스터가 형성된 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 패터닝하여 상기 제1 절연막의 일 부분을 노출시키는 단계; 상기 노출된 제1 절연막을 식각하여, 상기 박막 트랜지스터의 소스 또는 드레인 전극을 노출시키는 단계; 및 상기 기판 상에 냉각 가스를 공급하며, 상기 제2 절연막의 표면을 에싱하는 단계를 포함한다. According to an aspect of the present invention, a method of manufacturing a light emitting display device according to the present invention comprises: forming a first insulating film on a substrate on which a thin film transistor is formed; Forming a second insulating film on the first insulating film; Patterning the second insulating film to expose a portion of the first insulating film; Etching the exposed first insulating layer to expose the source or drain electrode of the thin film transistor; And supplying a cooling gas to the substrate and ashing the surface of the second insulating layer.

이때, 상기 냉각 가스는 헬륨(helium) 가스일 수 있으며, 상기 식각은 산소 플라즈마에 의한 식각일 수 있다. 또한, 상기 제2 절연막은 아크릴, 아크릴 계열 및 폴리이미드(Polyimide) 계열로 형성된 군에서 선택된 하나일 수 있다. 또한, 상기 제2 절연막을 패터닝하는 단계는 상기 제2 절연막 상부에 마스크를 배치시켜 상기 제2 절연막을 식각하는 단계일 수 있다. 또한, 상기 제2 절연막은 평탄화막일 수 있다. In this case, the cooling gas may be helium gas, and the etching may be etching by oxygen plasma. In addition, the second insulating layer may be one selected from the group consisting of acrylic, acrylic, and polyimide. The patterning of the second insulating layer may be a step of etching the second insulating layer by disposing a mask on the second insulating layer. In addition, the second insulating layer may be a planarization layer.

이상과 같이, 본 발명에 의하면, 마스크를 이용하여 제2 절연막을 패터닝하고, 패터닝된 제2 절연막을 이용하여 제1 절연막을 식각함에 따라, 마스크 수를 저감하여 공정시간 및 제조비용을 감소시킬 수 있다. As described above, according to the present invention, as the second insulating film is patterned using a mask and the first insulating film is etched using the patterned second insulating film, the number of masks can be reduced to reduce process time and manufacturing cost. have.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 이하의 실시 예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시 예에 한정되는 것은 아니다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; The following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. no.

도 1은 본 발명에 따른 플라즈마 장치를 설명하기 위한 개략적인 단면도이다. 도 2는 도 1의 하부 플레이트에 대한 평면도이다. 도 3a 내지 도 3e는 플라즈마 장치를 이용하여 형성된 유기 전계 발광표시장치의 비아홀 형성 방법을 설명하기 위한 단면도이다. 도 4는 도 3c의 "A" 영역에 대한 SEM 사진이고, 도 5는 도 3e의 "B" 영역에 대한 SEM 사진이다.1 is a schematic cross-sectional view for explaining a plasma apparatus according to the present invention. FIG. 2 is a plan view of the lower plate of FIG. 1. 3A through 3E are cross-sectional views illustrating a method of forming a via hole in an organic light emitting display device formed using a plasma device. FIG. 4 is an SEM photograph of region “A” of FIG. 3C, and FIG. 5 is an SEM photograph of region “B” of FIG. 3E.

도 1 내지 도 5를 참조하면, 플라즈마 장치(100)는 챔버(110), 챔버(110) 내부에 구비된 하부 플레이트(120), 하부 플레이트(120) 내부에 구비된 리프트 핀(140) 및 냉각 가스 배관(161), 하부 플레이트(120)와 대향되는 상부 플레이트(130)를 포함한다. 1 to 5, the plasma apparatus 100 includes a chamber 110, a lower plate 120 provided in the chamber 110, a lift pin 140 provided in the lower plate 120, and cooling. The gas pipe 161 may include an upper plate 130 facing the lower plate 120.

챔버(110)는 기판(150) 상에 박막 증착 공정 및 식각 공정을 수행하기 위한 공간으로, 특정한 압력 상태를 유지할 수 있도록 외부와 분리되어 밀폐된다. The chamber 110 is a space for performing a thin film deposition process and an etching process on the substrate 150 and is separated from the outside to be sealed to maintain a specific pressure state.

하부 플레이트(120)는 공정이 수행될 기판(150)이 놓여지는 플레이트로, 정 전기 척(electro static chuck)으로 형성될 수 있다. 이와 같이 하부 플레이트(120)는 정전기 척으로 형성되어, 기판(150)을 하부 플레이트(120) 상에 균일하게 밀착시킬 수 있다. The lower plate 120 is a plate on which the substrate 150 on which the process is to be performed is placed, and may be formed as an electro static chuck. As such, the lower plate 120 may be formed of an electrostatic chuck to uniformly adhere the substrate 150 to the lower plate 120.

챔버(110) 내에 기판(150)이 반입되면, 리프트 핀(140)이 하부 플레이트(120)보다 높게 상승되어 챔버(110) 내부로 반입된 기판(150)을 지지한다. 이 후, 리프트 핀(140)이 하부 플레이트(120)보다 낮게 하강되어 하부 플레이트(120) 상에 기판(150)을 안착시킨다. When the substrate 150 is loaded into the chamber 110, the lift pin 140 is raised higher than the lower plate 120 to support the substrate 150 loaded into the chamber 110. Thereafter, the lift pin 140 is lowered than the lower plate 120 to seat the substrate 150 on the lower plate 120.

이후, 기판(150)을 하부 플레이트(120) 상에 밀착시키기 위해, 기판(150)과 하부 플레이트(120) 사이의 접합면에 정전기가 발생된다. 하부 플레이트(120)에 정전기를 발생시키기 위해서는, 하부 플레이트(120)에 연결된 전압 공급 수단을 이용하여 하부 플레이트(120)에 전압을 인가한다. 이에 따라, 하부 플레이트(120) 상에 기판(150)이 밀착 고정된다.Thereafter, in order to adhere the substrate 150 to the lower plate 120, static electricity is generated on the bonding surface between the substrate 150 and the lower plate 120. In order to generate static electricity in the lower plate 120, a voltage is applied to the lower plate 120 using a voltage supply means connected to the lower plate 120. Accordingly, the substrate 150 is tightly fixed on the lower plate 120.

하부 플레이트(120) 상에 기판(150)이 밀착 고정되면, 기판(150) 상에 형성된 박막 트랜지스터(151)의 소스 또는 드레인 전극을 유기 전계 발광소자의 제1 전극과 접속시키기 위해 비아홀(Via Hole:254)이 형성된다. 이러한 비아홀(254)은 제1 절연막(152)과 제2 절연막(153)이 식각되어 형성된다. 이때, 제2 절연막(153)은 아크릴, 아크릴 계열 및 폴리이미드(Polyimide) 계열의 유기물 중 하나로 형성될 수 있다. 또한, 하부 플레이트(120) 상에 안착된 기판(150) 상에는 박막 트랜지스터(151), 제1 절연막(152) 및 제2 절연막(153)이 형성된다. When the substrate 150 is tightly fixed on the lower plate 120, a via hole is used to connect the source or drain electrode of the thin film transistor 151 formed on the substrate 150 with the first electrode of the organic light emitting diode. (254) is formed. The via hole 254 is formed by etching the first insulating layer 152 and the second insulating layer 153. In this case, the second insulating layer 153 may be formed of one of acrylic, acrylic, and polyimide organic materials. In addition, the thin film transistor 151, the first insulating layer 152, and the second insulating layer 153 are formed on the substrate 150 mounted on the lower plate 120.

이하에서는 비아홀(154)을 형성하기 위한 제1 절연막(152) 및 제2 절연 막(153)의 식각 방법을 구체적으로 설명하도록 한다. 본 발명에서는 마스크 저감을 위해 하나의 마스크를 이용하여 제2 절연막(153)을 패터닝하고, 패터닝된 제2 절연막(153)을 마스크로 이용하여 제1 절연막(152)을 식각한다. 이에 따라, 비아홀(154)은 하나의 마스크를 이용하여 형성된다. Hereinafter, an etching method of the first insulating layer 152 and the second insulating layer 153 for forming the via hole 154 will be described in detail. In the present invention, in order to reduce the mask, the second insulating layer 153 is patterned using one mask, and the first insulating layer 152 is etched using the patterned second insulating layer 153 as a mask. Accordingly, the via hole 154 is formed using one mask.

우선, 도 3a에 도시된 바와 같이, 박막 트랜지스터(151)가 형성된 기판(150) 전면에 제1 절연막(152) 및 제2 절연막(153)이 형성된다. First, as illustrated in FIG. 3A, a first insulating layer 152 and a second insulating layer 153 are formed on the entire surface of the substrate 150 on which the thin film transistor 151 is formed.

이후, 제2 절연막(153) 상부에 마스크를 배치시켜 제2 절연막(153)을 식각한다. 이에 따라, 제2 절연막(153)은 패터닝되고, 비아홀(154)이 형성될 제1 절연막(152)의 상부면이 노출된다. Thereafter, a mask is disposed on the second insulating layer 153 to etch the second insulating layer 153. Accordingly, the second insulating layer 153 is patterned, and an upper surface of the first insulating layer 152 on which the via hole 154 is to be formed is exposed.

도 3b를 참조하면, 패터닝된 제2 절연막(153)을 마스크로 이용하여 제1 절연막(152)을 식각한다. 이를 보다 구체적으로 설명하면, 챔버(110) 내부로 식각 가스(180)가 공급된다. 챔버(110) 내부로 공급된 식각 가스(180)는 RF 전력이 인가된 상부 플레이트(130) 및 하부 플레이트(120)에 의해 높은 에너지 준위로 여기되어 제1 절연막(152)을 식각시킨다.Referring to FIG. 3B, the first insulating layer 152 is etched using the patterned second insulating layer 153 as a mask. In more detail, the etching gas 180 is supplied into the chamber 110. The etching gas 180 supplied into the chamber 110 is excited to a high energy level by the upper plate 130 and the lower plate 120 to which RF power is applied to etch the first insulating layer 152.

이에 따라, 제1 절연막(152)과 제2 절연막(153)이 식각되어 비아홀(154)이 형성된다. Accordingly, the first insulating layer 152 and the second insulating layer 153 are etched to form via holes 154.

도 3c 및 도 3d를 참조하면, 식각 가스(180)에 손상된 제2 절연막(153)의 표면을 평탄화시키기 위해 에싱 공정이 수행된다. 에싱 공정(Ashing)은 일반적으로 제2 절연막을 패터닝할 때 사용된 감광막을 제거하는 것으로, 본 실시예에서는 이와 같은 에싱 공정을 이용하여 제2 절연막(253) 표면의 일 영역(153a)을 식각한다. 3C and 3D, an ashing process is performed to planarize the surface of the second insulating layer 153 damaged by the etching gas 180. Ashing generally removes the photoresist film used when patterning the second insulating film. In this embodiment, one area 153a on the surface of the second insulating film 253 is etched using the ashing process. .

제2 절연막(153)을 에싱처리 하기 위해서는, 챔버(110) 내부에 산소(O2) 가스가 공급된다. 챔버(110) 내부로 주입된 식각 가스(180)는 RF 전력이 인가된 상부 플레이트(130) 및 하부 플레이트(120)에 의해 높은 에너지 준위로 여기되어 제2 절연막(153)의 표면을 식각한다. 즉, 식각 가스(180)는 제2 절연막(153)의 최상부면 및 비아홀(154)과 인접한 제2 절연막(153)의 측벽을 식각한다. 이때, 비아홀(154)과 인접한 제2 절연막(153)은 제1 절연막(152)보다 더 식각되어 단차가 형성된다. 즉, 제2 절연막(153)과 인접한 비아홀(154)의 폭은 제1 절연막(152)과 인접한 비아홀(154)의 폭보다 넓게 형성된다. In order to ash the second insulating layer 153, oxygen (O 2 ) gas is supplied into the chamber 110. The etching gas 180 injected into the chamber 110 is excited to a high energy level by the upper plate 130 and the lower plate 120 to which RF power is applied to etch the surface of the second insulating layer 153. That is, the etching gas 180 etches the top surface of the second insulating layer 153 and the sidewall of the second insulating layer 153 adjacent to the via hole 154. In this case, the second insulating layer 153 adjacent to the via hole 154 is more etched than the first insulating layer 152 to form a step. That is, the width of the via hole 154 adjacent to the second insulating layer 153 is wider than the width of the via hole 154 adjacent to the first insulating layer 152.

이는, 유기물로 형성된 제2 절연막(153)이 실리콘 나이트라이드(SiN)와 같은 물질로 형성된 제1 절연막(152)보다 산소 플라즈마의 반응도가 높게 나타나기 때문이다. 또한, 비아홀(154)과 인접한 제2 절연막(153)의 측면이 더 식각되어, 비아홀(154)에 형성될 제1 전극 증착시 스텝 커버리지(Step Coverage)를 개선시킬 수 있다. 즉, 스텝 커버리지란 노출된 제1 절연막(152)과 제2 절연막(153)에 형성되는 제1 전극이 제1 절연막(152)과 제2 절연막(153)의 형상에 의해 단선되지 않고 균일하게 형성되는 것을 말한다. This is because the second insulating film 153 formed of the organic material has a higher reactivity of the oxygen plasma than the first insulating film 152 formed of a material such as silicon nitride (SiN). In addition, the side surface of the second insulating layer 153 adjacent to the via hole 154 may be further etched to improve step coverage during deposition of the first electrode to be formed in the via hole 154. That is, step coverage means that the first electrodes formed on the exposed first insulating film 152 and the second insulating film 153 are uniformly formed without disconnection due to the shapes of the first insulating film 152 and the second insulating film 153. Say something.

전술한 바와 같은 비아홀(154)에 유기 전계 발광소자의 제1 전극이 형성될 경우, 제1 전극의 스텝 커버리지가 향상되어 박막 트랜지스터와 유기 전계 발광소자를 전기적으로 균일하게 접속시킬 수 있다. When the first electrode of the organic light emitting diode is formed in the via hole 154 as described above, the step coverage of the first electrode may be improved to electrically connect the thin film transistor to the organic light emitting diode.

그러나, 제2 절연막(153) 표면을 에싱 처리 하는 공정에 있어서, 상부 플레 이트(130) 및 하부 플레이트(120)에 인가되는 전압에 의해 챔버(110) 내부의 온도가 상승된다. 이에 따라, 기판(150) 상에 형성된 제2 절연막(153) 내의 용매가 급격히 휘발되어 제2 절연막(153)의 표면이 터지는 파핑(popping) 현상이 발생할 수 있다. 이는 도 4의 "A"와 같이, 제2 절연막(153)의 표면이 일정 부피 이상 부풀어 오르는 현상을 말한다. However, in the process of ashing the surface of the second insulating film 153, the temperature inside the chamber 110 is increased by the voltage applied to the upper plate 130 and the lower plate 120. Accordingly, a popping phenomenon may occur in which the solvent in the second insulating layer 153 formed on the substrate 150 is rapidly volatilized, causing the surface of the second insulating layer 153 to burst. This refers to a phenomenon in which the surface of the second insulating film 153 swells by a predetermined volume or more, as shown in "A" of FIG. 4.

따라서, 본 발명에서는 제2 절연막(153)의 표면 처리과정 중 RF 전력 인가에 따른 챔버(110) 내부의 온도 상승 현상을 방지하기 위해, 기판(150) 하부로 냉각 가스(170)가 공급된다. 이때, 냉각 가스(170)는 헬륨 가스로 사용될 수 있다. Therefore, in the present invention, the cooling gas 170 is supplied to the lower portion of the substrate 150 in order to prevent a temperature rise in the chamber 110 due to the application of RF power during the surface treatment of the second insulating layer 153. At this time, the cooling gas 170 may be used as helium gas.

냉각 가스(170)는 하부 플레이트(120) 내부에 형성된 냉각 가스 배관(161)을 통해 주입되며, 냉각 가스(170)는 하부 플레이트(120)에 형성된 냉각 가스 공급부(160)로부터 공급된다. 이와 같이, 냉각 가스(170)는 챔버(110) 내부로 공급되어, RF 전력 인가에 따른 챔버(110) 내부의 온도 상승 현상을 방지할 수 있다. 또한, 냉각 가스 배관(161)은 도 2에 도시된 바와 같이 다수개의 원형 배관(161) 형상으로 형성될 수 있다. The cooling gas 170 is injected through the cooling gas pipe 161 formed in the lower plate 120, and the cooling gas 170 is supplied from the cooling gas supply unit 160 formed in the lower plate 120. As such, the cooling gas 170 may be supplied into the chamber 110 to prevent a temperature increase in the chamber 110 due to the application of RF power. In addition, the cooling gas pipe 161 may be formed in the shape of a plurality of circular pipe 161 as shown in FIG.

도 3e을 참조하면, 비아홀(154)이 형성된 기판(150)의 최종 결과물이다. 이때, 제2 절연막(153b)의 표면은 평탄하게 식각되어 평탄화막으로 이용될 수 있다. Referring to FIG. 3E, the final result of the substrate 150 on which the via holes 154 are formed. In this case, the surface of the second insulating layer 153b may be etched flat to be used as the planarization layer.

이와 같이, 본 발명에서는 마스크를 이용하여 제2 절연막(153)을 패터닝하고, 패터닝된 제2 절연막(153)을 이용하여 제1 절연막(152) 식각하여 비아홀(154)이 형성됨에 따라, 마스크 수가 저감되어 공정단계 및 공정시간이 감소시킬 수 있다. 또한, 마스크로 사용된 제2 절연막(153) 표면 에싱 작업시 기판(150) 하부로 부터 냉각 가스(170)가 주입되어 제2 절연막(153) 표면이 균일하게 식각될 수 있다. 즉, 제2 절연막(170) 에싱 작업시, 기판(150) 하부로부터 냉각 가스(170)가 주입되어 챔버(210) 내부의 온도 상승 현상이 방지되어, 도 5의 "B" 와 같이, 제2 절연막(153) 표면이 부풀어 오르지 않고 전체적으로 평평하게 형성될 수 있다. As described above, in the present invention, the second insulating film 153 is patterned using a mask, and the via hole 154 is formed by etching the first insulating film 152 using the patterned second insulating film 153. It can be reduced to reduce process steps and processing time. In addition, the cooling gas 170 may be injected from the lower portion of the substrate 150 when the surface of the second insulating layer 153 used as a mask is etched, thereby uniformly etching the surface of the second insulating layer 153. That is, during the ashing operation of the second insulating layer 170, the cooling gas 170 is injected from the lower portion of the substrate 150 to prevent a temperature increase in the chamber 210, and as shown in FIG. The surface of the insulating film 153 may be formed to be generally flat without swelling.

도 6은 본 발명의 제2 실시예에 따른 비아홀이 형성된 기판의 단면도이고, 도 7은 도 6의 "C" 영역에 대한 SEM 사진이다.6 is a cross-sectional view of a substrate on which a via hole is formed according to a second exemplary embodiment of the present invention, and FIG. 7 is a SEM photograph of the “C” region of FIG. 6.

도 6 및 도 7을 참조하면, 본 발명의 제1 실시예와 동일하되, 제2 절연막(153) 에싱 공정시, 챔버(110) 내부의 압력이 100 내지 300mTorr, RF 전력의 파워가 100 내지 1000W로 설정되어, 제2 절연막(153) 표면이 보다 균일하게 식각될 수 있다. 6 and 7, the same as the first embodiment of the present invention, in the ashing process of the second insulating film 153, the pressure inside the chamber 110 is 100 to 300 mTorr and the power of the RF power is 100 to 1000 W. In this case, the surface of the second insulating film 153 may be more uniformly etched.

이는 챔버(110) 내부의 압력 높아지거나 RF 전력의 파워가 낮아지면서, 플라즈마의 밀도가 높아져, 이온 에너지 자체의 분자나 원자들이 줄어들게 되어 나타나는 현상으로, 도 6의 "C"와 같이 제2 절연막(253)의 표면이 평평하게 형성될 수 있다. This is a phenomenon in which the pressure inside the chamber 110 is increased or the power of RF power is lowered, the density of plasma is increased, and the molecules or atoms of ion energy itself are reduced. As shown in FIG. The surface of 253 may be formed flat.

이상 본 발명을 상세히 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 될 수 있은 물론이다.Although the present invention has been described in detail above, the present invention is not limited thereto, and many modifications may be made by those skilled in the art within the technical idea to which the present invention pertains.

도 1은 본 발명의 제1 실시예에 따른 플라즈마 장치를 설명하기 위한 개략적인 단면도. 1 is a schematic cross-sectional view for explaining a plasma apparatus according to a first embodiment of the present invention.

도 2는 도 1의 하부 플레이트에 대한 평면도. 2 is a plan view of the bottom plate of FIG.

도 3a 내지 도 3e는 도 1의 플라즈마 장치를 이용하여 형성된 유기 전계 발광표시장치의 비아홀 형성 방법을 설명하기 위한 단면도. 3A to 3E are cross-sectional views illustrating a method of forming a via hole in an organic light emitting display device formed using the plasma device of FIG. 1.

도 4는 도 3c의 "A" 영역에 대한 SEM 사진.FIG. 4 is an SEM photograph of region “A” of FIG. 3C.

도 5는 도 3e의 "B" 영역에 대한 SEM 사진.FIG. 5 is a SEM photograph of the "B" region of FIG. 3E. FIG.

도 6은 본 발명의 제2 실시예에 따른 비아홀이 형성된 기판의 단면도. 6 is a cross-sectional view of a substrate on which a via hole is formed according to a second embodiment of the present invention.

도 7은 도 6의 "C" 영역에 대한 SEM 사진.FIG. 7 is a SEM photograph of the “C” region of FIG. 6.

♣ 도면의 주요 부분에 대한 부호의 설명 ♣♣ Explanation of symbols for the main parts of the drawing ♣

110 : 챔버  110: chamber

120 : 하부 플레이트  120: lower plate

130 : 상부 플레이트   130: upper plate

140 : 리프트 핀  140: lift pin

150 : 기판  150: substrate

160 : 냉각 가스 공급부  160: cooling gas supply unit

170 : 냉각 가스  170: cooling gas

180 : 식각 가스  180: etching gas

Claims (6)

박막 트랜지스터가 형성된 기판 상에 제1 절연막을 형성하는 단계;Forming a first insulating film on the substrate on which the thin film transistor is formed; 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film; 상기 제2 절연막을 패터닝하여 상기 제1 절연막의 일 부분을 노출시키는 단계;Patterning the second insulating film to expose a portion of the first insulating film; 상기 노출된 제1 절연막을 식각하여, 상기 박막 트랜지스터의 소스 또는 드레인 전극을 노출시키는 단계; 및Etching the exposed first insulating layer to expose the source or drain electrode of the thin film transistor; And 상기 기판 상에 냉각 가스를 공급하며, 상기 제2 절연막의 표면을 에싱하는 단계를 포함하는 발광표시장치의 제조방법. And supplying a cooling gas onto the substrate and ashing the surface of the second insulating layer. 제1 항에 있어서, 상기 냉각 가스는 헬륨(helium) 가스인 발광표시장치의 제조방법. The method of claim 1, wherein the cooling gas is a helium gas. 제1 항에 있어서, 상기 식각은 산소 플라즈마에 의한 식각인 발광표시장치의 제조방법. The method of claim 1, wherein the etching is etching by oxygen plasma. 제1 항에 있어서, 상기 제2 절연막은 아크릴, 아크릴 계열 및 폴리이미드(Polyimide) 계열로 형성된 군에서 선택된 하나인 발광표시장치의 제조방법. The method of claim 1, wherein the second insulating layer is one selected from the group consisting of acryl, acrylic, and polyimide. 제1 항에 있어서, 상기 제2 절연막을 패터닝하는 단계는 상기 제2 절연막 상부에 마스크를 배치시켜 상기 제2 절연막을 식각하는 단계인 발광표시장치의 제조방법. The method of claim 1, wherein the patterning of the second insulating layer comprises etching a portion of the second insulating layer by disposing a mask on the second insulating layer. 제1 항에 있어서, 상기 제2 절연막은 평탄화막인 발광표시장치의 제조방법. The method of claim 1, wherein the second insulating layer is a planarization layer.
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