KR100911202B1 - Internal voltage generation circuit and internal voltage generation method - Google Patents

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Abstract

An internal voltage generation circuit and an internal voltage generation method are provided to reduce an operation current by lowering an internal voltage in a self refresh mode and maintaining the internal voltage in a normal operation mode. A level detector(100) compares a first and a second reference voltage with an internal voltage in response to an operation mode classification signal for classifying a first and a second operation mode. A voltage generation unit(200) comprises an oscillation unit(210) and a pump unit(220), and the oscillation unit outputs an oscillation signal in response to an enable of a sensing signal or a first driving signal. A first driving signal is enable when a fist operation mode is changed to a second operation mode, and if a bank enable signal is activated, the pump unit pumps the internal voltage according to the oscillation signal.

Description

내부 전압 생성 회로 및 내부 전압 생성 방법{Internal Voltage Generation Circuit And Internal Voltage Generation Method}Internal Voltage Generation Circuit and Internal Voltage Generation Method

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 내부 전압 생성 회로 및 내부 전압 생성 방법에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to an internal voltage generation circuit and an internal voltage generation method.

반도체 집적 회로 중 일부 메모리 분야(예를 들면, 모바일 디램)에서는 소비 전류를 감소시키기 위해 내부 전압(예를 들어, 외부 전압을 승압시킨 전압인 VPP)의 레벨을 낮추는 방안이 있다. 그러나, 내부 전압(VPP)을 낮추는 경우 전류는 감소되지만, 데이터가 메모리 셀에 안전하게 기입될 수 있는 시간이 초과되는 라이트 리커버리 타임 페일(tWR fail) 등과 같은 동작 오류가 발생하는 문제점이 있다. 특히, 저온에서는 셀 트랜지스터의 문턱 전압이 높아지기 때문에 워드라인에 인가되는 내부 전압(VPP)을 낮추면 비트 라인에 실린 데이터가 셀 트랜지스터에 전송되는 시간은 더 지연되고, 그 결과 라이트 리커버리 타임 페일이 발생하게 되는 문제점이 있으므로 내부 전압을 낮추기가 쉽지 않다.Some memory applications (eg, mobile DRAMs) of semiconductor integrated circuits have a method of lowering the level of an internal voltage (eg, a voltage boosted by an external voltage) to reduce current consumption. However, when the internal voltage VPP is lowered, the current is decreased, but there is a problem in that an operation error such as a write recovery time fail (tWR fail) that exceeds the time that data can be safely written to the memory cell occurs. In particular, since the threshold voltage of the cell transistor is increased at low temperatures, lowering the internal voltage VPP applied to the word line delays the time that the data on the bit line is transferred to the cell transistor, resulting in a write recovery time fail. It is not easy to lower the internal voltage because of the problem.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 특정 동작 모드에서는 내부 전압을 낮추고, 그 외 동작 모드에서는 내부 전압을 유지하는 내부 전압 생성 회로 및 내부 전압 생성 방법을 제공하는데 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide an internal voltage generation circuit and an internal voltage generation method for lowering an internal voltage in a specific operation mode and maintaining the internal voltage in other operation modes.

상술한 기술적 과제를 달성하기 위한 본 발명의 내부 전압 생성 회로는 제1 동작 모드와 제2 동작 모드를 구분하는 동작 모드 구분 신호에 따라 제1 기준 전압 또는 제2 기준 전압 중 하나의 전압과 내부 전압을 비교하여 감지 신호를 출력하는 레벨 검출부; 및 상기 감지 신호의 활성화에 응답하여 상기 내부 전압을 생성하는 전압 생성부를 포함한다.The internal voltage generation circuit of the present invention for achieving the above technical problem is one of the first reference voltage or the second reference voltage and the internal voltage according to the operation mode classification signal for distinguishing the first operation mode and the second operation mode A level detector for outputting a sensed signal by comparing the difference; And a voltage generator configured to generate the internal voltage in response to activation of the sensing signal.

본 발명의 내부 전압 생성 방법은 제1 동작 모드와 제2 동작 모드를 구분하는 동작 모드 구분 신호에 따라 제1 기준 전압 또는 제2 기준 전압 중 하나의 전압과 내부 전압을 비교하여 감지 신호를 출력하는 단계; 상기 감지 신호가 활성화되거나 상기 제1 동작 모드에서 상기 제2 동작 모드로 전환시 제1 구간 동안 활성화되는 제1 구동 신호가 활성화됨에 따라 오실레이션 신호를 출력하는 단계; 및 상기 오실레이션 신호에 응답하여 내부 전압을 펌핑하는 단계를 포함한다.The internal voltage generation method of the present invention outputs a sensing signal by comparing an internal voltage with one of a first reference voltage or a second reference voltage according to an operation mode classification signal for distinguishing a first operation mode and a second operation mode. step; Outputting an oscillation signal according to activation of a first driving signal activated during a first period when the sensing signal is activated or when the first operation mode is switched from the first operation mode to the second operation mode; And pumping an internal voltage in response to the oscillation signal.

본 발명에 따른 내부 전압 생성 회로 및 내부 전압 생성 방법은 특정 동작 모드에서는 내부 전압을 낮추고, 그 외 동작 모드에서는 내부 전압을 유지하여, 동 작 전류를 감소시키면서도 펑션 페일을 방지할 수 있다.The internal voltage generation circuit and the internal voltage generation method according to the present invention can lower the internal voltage in a specific operation mode and maintain the internal voltage in other operation modes, thereby preventing a function fail while reducing the operating current.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명에 따른 내부 전압 생성 회로의 일 실시예를 나타낸 블록도이다.1 is a block diagram illustrating an embodiment of an internal voltage generation circuit according to the present invention.

도 1에 도시된 내부 전압 생성 회로는 레벨 검출부(100) 및 전압 생성부(200)를 포함한다.The internal voltage generation circuit shown in FIG. 1 includes a level detector 100 and a voltage generator 200.

상기 레벨 검출부(100)는 제1 동작 모드와 제2 동작 모드를 구분하는 동작 모드 구분 신호(SELF)에 따라 제1 기준 전압(VREFPUMP_SELF) 또는 제2 기준 전압(VREFPUMP) 중 하나의 전압과 내부 전압(VPP)을 비교하여 감지 신호(Det)를 출력한다. 예를 들면, 제1 동작 모드는 셀프 리프레시 모드이고, 제2 동작 모드는 노멀 동작 모드가 될 수 있다. 또한, 상기 제1 기준 전압(VREFPUMP_SELF)은 셀프 리프레시 모드에서 사용되는 전압으로 0.8V 라면, 상기 제2 기준 전압(VREFPUMP)은 노멀 동작 모드에서 사용되는 전압으로 0.9V가 될 수 있다.The level detector 100 may determine one of the first reference voltage VREFPUMP_SELF and the second reference voltage VREFPUMP and an internal voltage according to an operation mode division signal SELF that distinguishes between the first operation mode and the second operation mode. The sensing signal Det is output by comparing the VPPs. For example, the first operation mode may be a self refresh mode, and the second operation mode may be a normal operation mode. In addition, when the first reference voltage VREFPUMP_SELF is 0.8V as the voltage used in the self refresh mode, the second reference voltage VREFPUMP may be 0.9V as the voltage used in the normal operation mode.

상기 레벨 검출부(100)는 선택부(110) 및 디텍터(120)를 포함한다.The level detector 100 includes a selector 110 and a detector 120.

상기 선택부(110)는 상기 동작 모드 구분 신호(SELF)가 제1 레벨(예를 들면, 로직 하이)이 됨에 따라 상기 제1 기준 전압(VREFPUMP_SELF)을 출력하고, 상기 동작 모드 구분 신호(SELF)가 제2 레벨(예를 들면, 로직 로우)이 됨에 따라 상기 제2 기준 전압(VREFPUMP)을 출력한다.The selector 110 outputs the first reference voltage VREFPUMP_SELF as the operation mode division signal SELF becomes a first level (eg, logic high), and outputs the operation mode division signal SELF. Outputs the second reference voltage VREFPUMP as becomes a second level (eg, logic low).

상기 디텍터(120)는 상기 선택부(110)의 출력 및 상기 내부 전압(VPP)을 입력받아, 상기 내부 전압(VPP)을 분배한 전압과 상기 선택부(110)의 출력을 비교하여 상기 감지 신호(Det)를 출력한다.The detector 120 receives the output of the selector 110 and the internal voltage VPP, compares the voltage obtained by dividing the internal voltage VPP with the output of the selector 110, and detects the detected signal. Output (Det)

상기 전압 생성부(200)는 상기 감지 신호(Det)가 활성화되거나, 상기 제1 동작 모드에서 상기 제2 동작 모드로 전환시 소정 시간 동안 활성화되는 구동 신호(SEP_1 및/또는 SEP_2)가 활성화되면, 상기 내부 전압(VPP)을 생성한다.When the detection signal Det is activated or when the driving signal SEP_1 and / or SEP_2 is activated for a predetermined time when the detection signal Det is activated or the second operation mode is switched from the first operation mode, the voltage generator 200 is activated. The internal voltage VPP is generated.

상기 전압 생성부(200)는 오실레이션부(210) 및 펌프부(220)를 포함한다.The voltage generator 200 includes an oscillation unit 210 and a pump unit 220.

상기 오실레이션부(210)는 상기 감지 신호(Det)가 활성화되거나, 상기 구동 신호 중 제2 구동 신호(SEP_2)에 비해 짧은 펄스 폭을 갖는 제1 구동 신호(SEP_1)가 활성화되면 하이 레벨과 로우 레벨의 펄스를 반복하는 오실레이션 신호(OSC)를 출력한다.The oscillation unit 210 has a high level and a low level when the sensing signal Det is activated or when the first driving signal SPE_1 having a shorter pulse width than the second driving signal SEP_2 of the driving signals is activated. Outputs an oscillation signal (OSC) that repeats the pulse of the level.

상기 오실레이션부(210)는 제1 노아 게이트(NOR1) 및 오실레이터(212)로 구현할 수 있다. 상기 제1 노아 게이트(NOR1)는 상기 감지 신호(Det) 및 상기 제1 구동 신호(SEP_1)를 입력받는다. 상기 오실레이터(212)는 상기 제1 노아 게이트(NOR1)의 출력에 따라 상기 오실레이션 신호(OSC)를 출력한다.The oscillation unit 210 may be implemented with a first NOR gate NOR1 and an oscillator 212. The first NOR gate NOR1 receives the sensing signal Det and the first driving signal SEP_1. The oscillator 212 outputs the oscillation signal OSC according to the output of the first NOR gate NOR1.

상기 펌프부(220)는 뱅크 활성화 신호(ACT1,ACT2)가 활성화되면, 상기 오실레이션 신호(OSC)에 따라 펌핑동작을 수행하여 상기 내부 전압(VPP)을 생성한다.When the bank activation signals ACT1 and ACT2 are activated, the pump unit 220 generates the internal voltage VPP by performing a pumping operation according to the oscillation signal OSC.

상기 펌프부(220)는 복수의 펌프부로 구성되며, 각 펌프부는 각 뱅크마다 구비되어 각 뱅크 활성화 신호(ACT1,ACT2) 및 모든 뱅크에 공통적으로 입력되는 상기 제2 구동 신호(SEP_2)에 따라 활성화된다.The pump unit 220 includes a plurality of pump units, and each pump unit is provided for each bank to be activated according to the bank activation signals ACT1 and ACT2 and the second driving signal SEP_2 commonly input to all banks. do.

상기 펌프부(220)는 펌프 인에이블 신호 생성부(230) 및 뱅크 펌프(240)를 포함한다.The pump unit 220 includes a pump enable signal generator 230 and a bank pump 240.

상기 펌프 인에이블 신호 생성부(230)는 상기 뱅크 활성화 신호(ACT1,ACT2) 또는 상기 제2 구동 신호(SEP_2)가 활성화되면 상기 오실레이션 신호(OSC)를 전송하여 펌프 인에이블 신호(VPP_PUMP_OSC1,VPP_PUMP_OSC2)를 출력한다.The pump enable signal generator 230 transmits the oscillation signal OSC when the bank activation signals ACT1 and ACT2 or the second driving signal SEP_2 are activated, thereby transmitting the pump enable signals VPP_PUMP_OSC1 and VPP_PUMP_OSC2. )

상기 펌프 인에이블 신호 생성부(230)는 제1 뱅크 펌프 인에이블 신호 생성부(231) 및 제2 뱅크 펌프 인에이블 신호 생성부(232)를 포함한다.The pump enable signal generator 230 includes a first bank pump enable signal generator 231 and a second bank pump enable signal generator 232.

상기 제1 뱅크 펌프 인에이블 신호 생성부(231)는 제1 뱅크 활성화 신호(ACT1)가 활성화되거나, 상기 제2 구동 신호(SEP_2)가 활성화되면 상기 오실레이션 신호(OSC)에 따라 제1 펌프 인에이블 신호(VPP_PUMP_OSC1)를 출력한다.The first bank pump enable signal generator 231 activates a first pump in response to the oscillation signal OSC when the first bank activation signal ACT1 is activated or the second driving signal SEP_2 is activated. The enable signal VPP_PUMP_OSC1 is output.

상기 제2 뱅크 펌프 인에이블 신호 생성부(232)는 제2 뱅크 활성화 신호(ACT2)가 활성화되거나, 상기 제2 구동 신호(SEP_2)가 활성화되면 상기 오실레이션 신호(OSC)에 따라 제2 펌프 인에이블 신호(VPP_PUMP_OSC2)를 출력한다.The second bank pump enable signal generator 232 may activate the second pump in response to the oscillation signal OSC when the second bank activation signal ACT2 is activated or when the second driving signal SEP_2 is activated. The enable signal VPP_PUMP_OSC2 is output.

상기 뱅크 펌프(240)는 상기 펌프 인에이블 신호(VPP_PUMP_OSC1, VPP_PUMP_OSC2)가 인에이블되면 펌핑 동작을 수행하여 상기 내부 전압(VPP)을 생성한다.When the pump enable signals VPP_PUMP_OSC1 and VPP_PUMP_OSC2 are enabled, the bank pump 240 performs the pumping operation to generate the internal voltage VPP.

상기 뱅크 펌프(240)는 제1 뱅크 펌프(241) 및 제2 뱅크 펌프(242)를 포함한다.The bank pump 240 includes a first bank pump 241 and a second bank pump 242.

상기 제1 뱅크 펌프(241)는 상기 제1 펌프 인에이블 신호(VPP_PUMP_OSC1)가 활성화되면 펌핑 동작을 수행하여 상기 내부 전압(VPP)을 생성하고 노드(A)를 통해 출력한다.When the first pump enable signal VPP_PUMP_OSC1 is activated, the first bank pump 241 generates the internal voltage VPP by performing a pumping operation and outputs it through the node A.

상기 제2 뱅크 펌프(242)는 상기 제2 펌프 인에이블 신호(VPP_PUMP_OSC2)가 활성화되면 펌핑 동작을 수행하여 상기 내부 전압(VPP)을 생성하고 상기 노드(A)를 통해 출력한다.When the second pump enable signal VPP_PUMP_OSC2 is activated, the second bank pump 242 generates the internal voltage VPP by performing a pumping operation and outputs it through the node A.

도 2는 도 1에 도시된 제1 구동 신호(SEP_1) 및 제2 구동 신호(SEP_2)를 생성하는 제1,제2 펄스 생성부(1,2)의 일 실시예이다.FIG. 2 illustrates an embodiment of the first and second pulse generators 1 and 2 generating the first driving signal SEP_1 and the second driving signal SEP_2 shown in FIG. 1.

상기 제1 구동 신호(SEP_1)는 상기 동작 모드 구분 신호(SELF)의 레벨이 제1 레벨에서 제2 레벨로 천이함에 따라, 제1 구간(t1)의 펄스를 생성하는 제1 펄스 생성부(1)의 출력이다. The first driving signal SEP_1 may generate a pulse of the first section t1 as the level of the operation mode classification signal SELF changes from the first level to the second level. ) Is the output.

상기 동작 모드 구분 신호(SELF)의 레벨이 제1 레벨에서 제2 레벨로 천이되는 시점은 예를 들면, 셀프 리프레시 모드에서 노멀 모드로 전환하는 시점이다.The time point at which the level of the operation mode classification signal SELF transitions from the first level to the second level is, for example, a time point of switching from the self refresh mode to the normal mode.

상기 제1 펄스 생성부(1)는 제1 인버터(IV1) 내지 제3 인버터(IV3), 제1 지연부(10) 및 제1 낸드 게이트(ND1)를 포함한다. 상기 제1 인버터(IV1)는 상기 동작 모드 구분 신호(SELF)를 입력받는다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 입력받는다. 상기 제1 지연부(10)는 상기 제1 인버터(IV1)의 출력을 입력받아 제1 구간(t1) 동안 지연시킨다. 상기 제1 낸드 게이트(ND1)는 상기 제1 인버터(IV1)의 출력 및 상기 제1 지연부(10)의 출력을 입력받는다. 상기 제3 인버터(IV3)는 상기 제1 낸드 게이트(ND1)의 출력을 입력받는다.The first pulse generator 1 includes a first inverter IV1 to a third inverter IV3, a first delay unit 10, and a first NAND gate ND1. The first inverter IV1 receives the operation mode division signal SELF. The second inverter IV2 receives the output of the first inverter IV1. The first delay unit 10 receives the output of the first inverter IV1 and delays it for the first period t1. The first NAND gate ND1 receives an output of the first inverter IV1 and an output of the first delay unit 10. The third inverter IV3 receives the output of the first NAND gate ND1.

상기 제2 구동 신호(SEP_2)는 상기 동작 모드 구분 신호(SELF)의 레벨이 제1 레벨에서 제2 레벨로 천이함에 따라, 상기 제1 구간(t1)에 비해 긴 구간인 제2 구 간(t2)의 펄스를 생성하는 제2 펄스 생성부(2)의 출력이다.The second driving signal SEP_2 has a second section t2 which is longer than the first section t1 as the level of the operation mode classification signal SELF changes from the first level to the second level. Is the output of the second pulse generator 2 for generating a pulse of?

상기 제2 펄스 생성부(2)는 제4 인버터(IV4) 내지 제6 인버터(IV6), 제2 지연부(20) 및 제2 낸드 게이트(ND2)를 포함한다. 상기 제4 인버터(IV4)는 상기 동작 모드 구분 신호(SELF)를 입력받는다. 상기 제5 인버터(IV5)는 상기 제4 인버터(IV4)의 출력을 입력받는다. 상기 제2 지연부(20)는 상기 제4 인버터(IV4)의 출력을 입력받아 상기 제2 구간(t2) 동안 지연시킨다. 상기 제2 낸드 게이트(ND2)는 상기 제4 인버터(IV4)의 출력 및 상기 제2 지연부(20)의 출력을 입력받는다. 상기 제6 인버터(IV6)는 상기 제2 낸드 게이트(ND2)의 출력을 입력받는다. The second pulse generator 2 includes a fourth inverter IV4 to a sixth inverter IV6, a second delay unit 20, and a second NAND gate ND2. The fourth inverter IV4 receives the operation mode division signal SELF. The fifth inverter IV5 receives the output of the fourth inverter IV4. The second delay unit 20 receives the output of the fourth inverter IV4 and delays it for the second period t2. The second NAND gate ND2 receives an output of the fourth inverter IV4 and an output of the second delay unit 20. The sixth inverter IV6 receives the output of the second NAND gate ND2.

따라서, 상기 제1 구동 신호(SEP_1)는 상기 제2 구동 신호(SEP_2)에 비해 펄스 폭이 짧아진다. 도 5를 참조하면, 상기 제1 구동 신호(SEP_1)는 상기 동작 모드 구분 신호(SELF)가 하이 레벨에서 로우 레벨로 천이하는 시점부터 제1 구간(t1)(예를 들면, 70 ns) 동안 하이 레벨이고, 상기 제2 구동 신호(SEP_2)는 상기 동작 모드 구분 신호(SELF)가 하이 레벨에서 로우 레벨로 천이하는 시점부터 제2 구간(t2)(예를 들면, 140 ns) 동안 하이 레벨인 신호이다. Therefore, the pulse width of the first driving signal SEP_1 is shorter than that of the second driving signal SEP_2. Referring to FIG. 5, the first driving signal SEP_1 is high for a first period t1 (for example, 70 ns) from a time when the operation mode classification signal SELF transitions from a high level to a low level. Level and the second driving signal SEP_2 is a high level signal during the second period t2 (for example, 140 ns) from the time when the operation mode classification signal SELF transitions from the high level to the low level. to be.

도 3은 도 1에 도시된 상기 제1 뱅크 펌프 인에이블 신호 생성부(231)의 일 실시예이다.FIG. 3 is an embodiment of the first bank pump enable signal generator 231 shown in FIG. 1.

상기 제1 뱅크 펌프 인에이블 신호 생성부(231)는 제1 노아 게이트(NOR1), 제2 노아 게이트(NOR2), 제1 인버터(IV1) 및 제2 인버터(IV2)를 포함한다.The first bank pump enable signal generator 231 includes a first NOR gate NOR1, a second NOR gate NOR2, a first inverter IV1, and a second inverter IV2.

상기 제1 노아 게이트(NOR1)는 상기 제1 뱅크 활성화 신호(ACT1) 및 상기 제2 구동 신호(SEP_2)를 입력받는다. 상기 제2 노아 게이트(NOR2)는 상기 제1 노아 게이트(NOR1)의 출력 및 상기 오실레이션 신호(OSC)를 입력받는다. 상기 제1 인버터(IV1)는 상기 제2 노아 게이트(NOR2)의 출력을 입력받는다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 입력받아 상기 제1 펌프 인에이블 신호(VPP_PUMP_OSC1)를 생성한다.The first NOR gate NOR1 receives the first bank activation signal ACT1 and the second driving signal SEP_2. The second NOR gate NOR2 receives the output of the first NOR gate NOR1 and the oscillation signal OSC. The first inverter IV1 receives the output of the second NOR gate NOR2. The second inverter IV2 receives the output of the first inverter IV1 and generates the first pump enable signal VPP_PUMP_OSC1.

또한, 상기 제2 펌프 인에이블 신호 생성부(232)는 상기 제1 펌프 인에이블 신호 생성부(231)와 동일하게 구성할 수 있으며, 다만 상기 제1 뱅크 활성화 신호(ACT1) 대신 상기 제2 뱅크 활성화 신호(ACT2)를 입력받는 점에서 차이가 있다.Also, the second pump enable signal generator 232 may be configured in the same manner as the first pump enable signal generator 231, except that the second bank enable signal ACT1 is replaced with the second bank enable signal generator 231. There is a difference in receiving the activation signal ACT2.

도 4는 도 1에 도시된 선택부(110)의 일 실시예이다.FIG. 4 is an embodiment of the selector 110 shown in FIG. 1.

상기 선택부(110)는 제1 인버터(IV1), 제2 인버터(IV2), 제1 패스 게이트(PG1) 및 제2 패스 게이트(PG2)를 포함한다.The selector 110 includes a first inverter IV1, a second inverter IV2, a first pass gate PG1, and a second pass gate PG2.

상기 제1 인버터(IV1)는 상기 동작 모드 구분 신호(SELF)를 입력받는다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 입력받는다. 상기 제1 패스 게이트(PG1)는 제1 제어 단자에 상기 제1 인버터(IV1)의 출력을 입력받고, 제2 제어 단자에 상기 제2 인버터(IV2)의 출력을 입력받고, 상기 제2 기준 전압(VREFPUMP)을 전송 또는 차단한다. 상기 제2 패스 게이트(PG2)는 제1 제어 단자에 상기 제2 인버터(IV2)의 출력을 입력받고, 제2 제어 단자에 상기 제1 인버터(IV2)의 출력을 입력받고, 상기 제1 기준 전압(VREFPUMP_SELF)을 전송 또는 차단한다.The first inverter IV1 receives the operation mode division signal SELF. The second inverter IV2 receives the output of the first inverter IV1. The first pass gate PG1 receives an output of the first inverter IV1 to a first control terminal, receives an output of the second inverter IV2 to a second control terminal, and receives the second reference voltage. Send or block (VREFPUMP). The second pass gate PG2 receives the output of the second inverter IV2 at a first control terminal, receives the output of the first inverter IV2 at a second control terminal, and receives the first reference voltage. Send or block (VREFPUMP_SELF).

도 1 내지 도 4를 참조하여 본 발명에 따른 내부 전압 생성 회로의 동작을 설명하면 다음과 같다.Referring to Figures 1 to 4 the operation of the internal voltage generation circuit according to the present invention will be described.

먼저, 제1 동작 모드는 셀프 리프레시 모드고, 제2 동작 모드는 노멀 동작 모드인 경우를 예로 들어 설명하겠다.First, a case in which the first operation mode is a self refresh mode and the second operation mode is a normal operation mode will be described as an example.

셀프 리프레시 모드가 시작되면, 상기 동작 모드 구분 신호(SELF)는 로직 하이가 된다. 도 4의 상기 선택부(110)는 상기 제1 기준 전압(VREFPUMP_SELF)을 출력하고, 도 1의 상기 디텍터(120)는 상기 내부 전압(VPP)을 분배한 전압과 상기 제1 기준 전압(VREFPUMP_SELF)을 비교한다. 예를 들어, 상기 디텍터(120)는 상기 제1 기준 전압(VREFPUMP_SELF)이 0.8V이고, 상기 내부 전압의 분배 비율은 1/4인 경우, 상기 내부 전압(VPP)과 3.2V를 비교하여, 상기 내부 전압(VPP)이 3.2V보다 높으면 로직 로우의 감지 신호(Det)를 출력하고, 상기 내부 전압(VPP)이 3.2V보다 낮으면 로직 하이의 감지 신호(Det)를 출력한다. 상기 내부 전압(VPP)이 3.1V이면, 상기 감지 신호(Det)는 로직 하이이다.When the self refresh mode is started, the operation mode division signal SELF becomes logic high. The selector 110 of FIG. 4 outputs the first reference voltage VREFPUMP_SELF, and the detector 120 of FIG. 1 divides the voltage divided by the internal voltage VPP and the first reference voltage VREFPUMP_SELF. Compare For example, the detector 120 compares the internal voltage VPP and 3.2V when the first reference voltage VREFPUMP_SELF is 0.8V and the distribution ratio of the internal voltage is 1/4. When the internal voltage VPP is higher than 3.2V, the sensing signal Det of logic low is output. When the internal voltage VPP is lower than 3.2V, the sensing signal Det of logic high is output. When the internal voltage VPP is 3.1V, the sensing signal Det is logic high.

또한, 도 2의 상기 제1 구동 신호(SEP_1)는 상기 동작 모드 구분 신호(SELF)가 로직 하이이므로, 로직 로우이다. In addition, the first driving signal SEP_1 of FIG. 2 is logic low since the operation mode division signal SELF is logic high.

따라서, 도 1의 상기 제1 노아 게이트(NOR1)는 로직 로우인 신호를 출력하고, 상기 오실레이터(212)는 로우 인에이블되어 오실레이션 신호(OSC)를 출력한다.Accordingly, the first NOR gate NOR1 of FIG. 1 outputs a logic low signal, and the oscillator 212 is low enabled to output an oscillation signal OSC.

또한, 도 2의 상기 제2 구동 신호(SEP_2)는 상기 동작 모드 구분 신호(SELF)가 로직 하이이므로, 로직 로우이다.In addition, the second driving signal SEP_2 of FIG. 2 is logic low since the operation mode division signal SELF is logic high.

따라서, 도 3의 상기 제1 뱅크 펌프 인에이블 신호 생성부(231) 및 제2 뱅크 펌프 인에이블 신호 생성부(232)는 상기 제2 구동 신호(SEP_2)가 로우이므로, 각각 상기 제1 뱅크 활성화 신호(ACT1) 및 상기 제2 뱅크 활성화 신호(ACT2)가 인에이블 되면, 상기 오실레이션 신호(OSC)에 따라 각각 상기 제1, 제2 펌프 인에이블 신호(VPP_PUMP_OSC1, VPP_PUMP_OSC2)를 출력한다. 만약, 상기 제1 뱅크 활성화 신호(ACT1)는 인에이블되고, 상기 제2 뱅크 활성화 신호(ACT2)는 디스에이블된 상태이면, 상기 제1 펌프 인에이블 신호(VPP_PUMP_OSC1)는 상기 오실레이션 신호(OSC)에 따라 펄스를 출력하고, 상기 제2 펌프 인에이블 신호(VPP_PUMP_OSC2)는 고정된 레벨의 신호를 출력한다. 따라서, 상기 제1 뱅크 펌프(241)는 펌핑 동작을 수행하여, 상기 내부 전압(VPP)의 레벨을 상승시키고, 상기 제2 뱅크 펌프(242)는 펌핑 동작을 수행하지 않는다. 상기 내부 전압(VPP)이 여전히 3.2V보다 낮으면 위의 동작을 계속 수행한다. Accordingly, the first bank pump enable signal generator 231 and the second bank pump enable signal generator 232 of FIG. 3 are each activated because the second driving signal SEP_2 is low. When the signal ACT1 and the second bank enable signal ACT2 are enabled, the first and second pump enable signals VPP_PUMP_OSC1 and VPP_PUMP_OSC2 are respectively output according to the oscillation signal OSC. If the first bank enable signal ACT1 is enabled and the second bank enable signal ACT2 is disabled, the first pump enable signal VPP_PUMP_OSC1 is the oscillation signal OSC. In response to the pulse output, the second pump enable signal VPP_PUMP_OSC2 outputs a fixed level signal. Therefore, the first bank pump 241 performs a pumping operation to increase the level of the internal voltage VPP, and the second bank pump 242 does not perform the pumping operation. If the internal voltage VPP is still lower than 3.2V, the above operation is continued.

만약, 상기 내부 전압(VPP)이 3.2V 이상으로 증가되면, 상기 디텍터(120)는 로직 로우의 감지 신호(Det)를 출력한다. 따라서, 상기 제1 노아 게이트(NOR1)는 로직 하이인 신호를 출력하고, 상기 오실레이터(212)는 디스에이블된다. 그 후, 상기 전압 생성부(200)는 펌핑 동작을 중지한다.If the internal voltage VPP is increased to 3.2V or more, the detector 120 outputs a logic low sensing signal Det. Accordingly, the first NOR gate NOR1 outputs a logic high signal, and the oscillator 212 is disabled. After that, the voltage generator 200 stops the pumping operation.

셀프 리프레시 모드에서 노멀 동작 모드로 전환시, 상기 동작 모드 구분 신호(SELF)는 로직 하이에서 로직 로우로 천이한다. 따라서, 도 4의 선택부(110)는 상기 제2 기준 전압(VREFPUMP)을 출력한다. 상기 제2 기준 전압(VREFPUMP)은 상기 제1 기준 전압(VREFPUMP_SELF)보다 높은 레벨 예를 들어, 0.9이다. 도 1의 상기 디텍터(120)는 내부 전압(VPP)과 상기 제2 기준 전압(VREFPUMP)의 4 배수인 값을 비교한다. 따라서, 상기 내부 전압(VPP)과 3.6V를 비교하여, 상기 내부 전압(VPP)이 3.6V보다 높으면 로직 로우의 감지 신호(Det)를 출력하고, 상기 내부 전압(VPP)이 3.6V보다 낮으면 로직 하이의 감지 신호(Det)를 출력한다. 셀프 리프레시 모드에서 노멀 동작 모드로 곧바로 전환된 경우이므로 상기 내부 전압(VPP)이 3.2V인 경우로 가정하겠으며, 상기 감지 신호(Det)는 로직 하이이다.When switching from the self refresh mode to the normal operation mode, the operation mode division signal SELF transitions from logic high to logic low. Therefore, the selector 110 of FIG. 4 outputs the second reference voltage VREFPUMP. The second reference voltage VREFPUMP is at a level higher than the first reference voltage VREFPUMP_SELF, for example, 0.9. The detector 120 of FIG. 1 compares an internal voltage VPP and a value that is a multiple of four times the second reference voltage VREFPUMP. Accordingly, when the internal voltage VPP is higher than 3.6 V, the sensing voltage Det is output when the internal voltage VPP is higher than 3.6 V, and when the internal voltage VPP is lower than 3.6 V. Output a sense signal Det of logic high. It is assumed that the internal voltage VPP is 3.2V since the switching from the self refresh mode to the normal operation mode is immediately performed, and the detection signal Det is logic high.

또한, 도 2의 상기 제1 구동 신호(SEP_1) 및 상기 제2 구동 신호(SEP_2)는 상기 동작 모드 구분 신호(SELF)가 로직 하이에서 로직 로우로 천이된 상태이므로, 상기 동작 모드 구분 신호(SELF)가 천이된 시점부터 각각 제1 구간(t1) 및 제2 구간(t2) 동안 하이 레벨인 펄스이다. 상기 제1 구간(t1)은 70 ns 라 하고, 상기 제2 구간(t2)은 140 ns 라 하겠다. In addition, the first driving signal SEP_1 and the second driving signal SE_2 of FIG. 2 are in the state in which the operation mode division signal SELF is transitioned from logic high to logic low, and thus the operation mode division signal SELF. ) Is a pulse having a high level during the first interval t1 and the second interval t2, respectively, from the time when the transition is performed. The first section t1 is referred to as 70 ns and the second section t2 is referred to as 140 ns.

이상적으로는, 상기 디텍터(120)는 셀프 리프레시 모드에서 노멀 동작 모드로 전환시 곧바로 상기 제2 기준 전압(VREFPUMP)과 상기 내부 전압(VPP)을 비교한 결과를 출력하나, 실재로 정확한 감지 신호(Det)를 출력하기까지의 시간은 지연될 수 있다. 따라서, 본 발명은 상기 디텍터(120)가 제대로 동작할 때까지의 시간 동안 (본 발명은 70 ns로 가정함) 상기 제1 구동 신호(SEP_1) 및 상기 제2 구동 신호(SEP_2)가 하이 레벨이며, 상기 디텍터(120)가 제대로 동작한 이후, 모든 뱅크에서의 펌프부(220)가 동작하는 시간인 70 ns 부터 140 ns까지의 구간 동안은 상기 제2 구동 신호(SEP_2)는 하이 레벨이고, 상기 제1 구동 신호(SEP_1)는 로우 레벨이 되도록 한다. Ideally, the detector 120 outputs a result of comparing the second reference voltage VREFPUMP and the internal voltage VPP immediately when switching from the self refresh mode to the normal operation mode. The time until the output of Det) may be delayed. Therefore, in the present invention, the first drive signal SEP_1 and the second drive signal SEP_2 are at a high level for a time until the detector 120 operates properly (assuming that the present invention is 70 ns). After the detector 120 operates properly, the second driving signal SEP_2 is at a high level for a period from 70 ns to 140 ns, which is a time when the pump unit 220 operates in all banks. The first driving signal SEP_1 is at a low level.

셀프 리프레시 모드에서 노멀 동작 모드로 전환된 이후 70 ns 동안, 상기 제1 구동 신호(SEP_1) 및 상기 제2 구동 신호(SEP_2)가 모두 하이 레벨이므로, 상기 제1 노아 게이트(NOR1)는 상기 감지 신호(Det)의 레벨에 무관하게 로직 로우인 신 호를 출력한다. 따라서, 상기 오실레이터(212)는 반복적인 펄스 형태의 상기 오실레이션 신호(OSC)를 출력하고, 상기 제2 구동 신호(SEP_2)가 하이 레벨이므로, 상기 제1 뱅크 활성화 신호(ACT1)에 무관하게 상기 제1,제2 뱅크 펌프 인에이블 신호 생성부(231,232)는 모두 활성화되어, 제1,제2 펌프 인에이블 신호(VPP_PUMP_OSC1, VPP_PUMP_OSC2)를 출력한다. 따라서, 제1 뱅크 펌프(241) 및 제2 뱅크 펌프(242)가 모두 구동되어 상기 내부 전압(VPP)의 레벨을 빠르게 상승시킨다.Since the first driving signal SEP_1 and the second driving signal SEP_2 are both at a high level for 70 ns after switching from the self refresh mode to the normal operation mode, the first NOR gate NOR1 is the detection signal. Output a logic low signal regardless of the level of (Det). Accordingly, the oscillator 212 outputs the oscillation signal OSC in the form of a repetitive pulse, and since the second driving signal SEP_2 is at a high level, the oscillator 212 is independent of the first bank activation signal ACT1. Both the first and second bank pump enable signal generators 231 and 232 are activated to output the first and second pump enable signals VPP_PUMP_OSC1 and VPP_PUMP_OSC2. Accordingly, both the first bank pump 241 and the second bank pump 242 are driven to quickly increase the level of the internal voltage VPP.

셀프 리프레시 모드에서 노멀 동작 모드로 전환 후 70 ns 에서 140 ns 구간동안, 상기 제1 구동 신호(SEP_1)는 로우 레벨이고, 상기 제2 구동 신호(SEP_2)는 하이 레벨이므로, 상기 제1 노아 게이트(NOR1)는 상기 감지 신호(Det)에 따른 결과를 출력한다. 즉, 상기 디텍터(120)가 정상적인 결과를 출력할 수 있는 시점에 도달하여, 상기 디텍터(120)의 출력에 따른 오실레이션 신호(OSC)가 활성화되고, 각각의 펌프 인에이블 신호 생성부(231,232)가 활성화됨에 따라 상기 제1 뱅크 펌프(241) 및 상기 제2 뱅크 펌프(242)가 구동되어 상기 내부 전압(VPP)을 펌핑한다.Since the first driving signal SEP_1 is at a low level and the second driving signal SEP_2 is at a high level for a period of 70 ns to 140 ns after switching from the self refresh mode to the normal operation mode, the first NOR gate ( NOR1 outputs a result according to the detection signal Det. That is, when the detector 120 reaches a time point at which it can output a normal result, the oscillation signal OSC is activated according to the output of the detector 120, and each pump enable signal generator 231, 232 is activated. As is activated, the first bank pump 241 and the second bank pump 242 are driven to pump the internal voltage VPP.

따라서, 셀프 리프레시 모드에서 노멀 동작 모드로 전환시 140 ns 동안 상기 내부 전압(VPP) 레벨을 3.2V에서 3.6V로 빠르게 올려야 하는 문제점을 해결할 수 있다.Therefore, when switching from the self-refresh mode to the normal operation mode, it is possible to solve the problem of rapidly increasing the internal voltage (VPP) level from 3.2V to 3.6V for 140 ns.

셀프 리프레시 모드에서 노멀 동작 모드로 전환 후 140 ns 이후의 동작은 셀프 리프레시 모드와 비슷하다.After switching from the self refresh mode to the normal operation mode, the operation after 140 ns is similar to the self refresh mode.

상기 내부 전압(VPP)이 3.6V보다 낮으면, 도 1의 상기 제1 노아 게이트(NOR1)는 로직 로우인 신호를 출력하고, 상기 오실레이터(212)는 로우 인에이블 되어 오실레이션 신호(OSC)를 출력한다.When the internal voltage VPP is lower than 3.6 V, the first NOR gate NOR1 of FIG. 1 outputs a logic low signal, and the oscillator 212 is low enabled to output the oscillation signal OSC. Output

따라서, 도 3의 상기 제1 뱅크 펌프 인에이블 신호 생성부(231) 및 제2 뱅크 펌프 인에이블 신호 생성부(232)는 상기 제2 구동 신호(SEP_2)가 로우이므로, 각각 상기 제1 뱅크 활성화 신호(ACT1) 및 상기 제2 뱅크 활성화 신호(ACT2)가 인에이블되면, 상기 오실레이션 신호(OSC)에 따라 각각 상기 제1, 제2 펌프 인에이블 신호(VPP_PUMP_OSC1, VPP_PUMP_OSC2)를 출력한다. 만약, 상기 제1 뱅크 활성화 신호(ACT1)는 인에이블되고, 상기 제2 뱅크 활성화 신호(ACT2)는 디스에이블된 상태이면, 상기 제1 펌프 인에이블 신호(VPP_PUMP_OSC1)는 상기 오실레이션 신호(OSC)에 따라 펄스를 출력하고, 상기 제2 펌프 인에이블 신호(VPP_PUMP_OSC2)는 고정된 레벨의 신호를 출력한다. 따라서, 상기 제1 뱅크 펌프(241)는 펌핑 동작을 수행하여, 상기 내부 전압(VPP)의 레벨을 상승시키고, 상기 제2 뱅크 펌프(242)는 펌핑 동작을 수행하지 않는다. 상기 내부 전압(VPP)이 3.6V보다 높아질때까지 위의 동작을 계속 수행한다. Accordingly, the first bank pump enable signal generator 231 and the second bank pump enable signal generator 232 of FIG. 3 are each activated because the second driving signal SEP_2 is low. When the signal ACT1 and the second bank enable signal ACT2 are enabled, the first and second pump enable signals VPP_PUMP_OSC1 and VPP_PUMP_OSC2 are respectively output according to the oscillation signal OSC. If the first bank enable signal ACT1 is enabled and the second bank enable signal ACT2 is disabled, the first pump enable signal VPP_PUMP_OSC1 is the oscillation signal OSC. In response to the pulse output, the second pump enable signal VPP_PUMP_OSC2 outputs a fixed level signal. Therefore, the first bank pump 241 performs a pumping operation to increase the level of the internal voltage VPP, and the second bank pump 242 does not perform the pumping operation. The above operation is continued until the internal voltage VPP is higher than 3.6V.

만약, 상기 내부 전압(VPP)이 3.6V 이상으로 증가되면, 상기 디텍터(120)는 로직 로우의 감지 신호(Det)를 출력한다. 따라서, 상기 제1 노아 게이트(NOR1)는 로직 하이인 신호를 출력하고, 상기 오실레이터(212)는 디스에이블된다. 따라서, 상기 전압 생성부(200)는 내부 전압(VPP)을 증가시키는 펌핑 동작을 중지한다.If the internal voltage VPP is increased to 3.6 V or more, the detector 120 outputs a sense signal Det of a logic low. Accordingly, the first NOR gate NOR1 outputs a logic high signal, and the oscillator 212 is disabled. Therefore, the voltage generator 200 stops the pumping operation of increasing the internal voltage VPP.

위와 같은 방식으로, 셀프 리프레시 모드에서는 상기 내부 전압(VPP)을 3.2V로 생성하고, 노멀 동작 모드에서는 상기 내부 전압(VPP)을 3.6V로 생성함으로써 정상적인 동작을 수행하여 라이트 리커버리 페일(tWR fail)과 같은 동작 오류를 방 지할 수 있고, 전압이 비교적 낮아도 동작이 가능한 셀프 리프레시 모드에서는 전류 소모를 감소시킬 수 있다. As described above, in the self-refresh mode, the internal voltage VPP is generated at 3.2 V, and in the normal operation mode, the internal voltage VPP is generated at 3.6 V, thereby performing a normal operation to write recovery fail (tWR fail). In the self-refresh mode, which can prevent the operation error, and can operate even at a relatively low voltage, current consumption can be reduced.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명에 따른 내부 전압 생성 회로의 일 실시예를 나타낸 블록도, 1 is a block diagram showing an embodiment of an internal voltage generation circuit according to the present invention;

도 2는 도 1에 도시된 제1,제2 구동 신호를 생성하는 제1,제2 펄스 생성부의 일 실시예를 나타낸 회로도,FIG. 2 is a circuit diagram illustrating an embodiment of a first and second pulse generator that generates the first and second driving signals shown in FIG. 1;

도 3은 도 1에 도시된 제1 뱅크 펌프 인에이블 신호 생성부의 일 실시예를 나타낸 회로도, 및3 is a circuit diagram illustrating an embodiment of a first bank pump enable signal generator shown in FIG. 1;

도 4는 도 1에 도시된 선택부의 일 실시예를 나타낸 회로도, 및4 is a circuit diagram illustrating an embodiment of a selector shown in FIG. 1; and

도 5는 도 2에 도시된 제1,제2 구동 신호의 타이밍도이다.FIG. 5 is a timing diagram of the first and second driving signals shown in FIG. 2.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 제1 지연부 20: 제2 지연부10: first delay unit 20: second delay unit

100 : 레벨 검출부 110 : 선택부100 level detection unit 110 selection unit

120 : 디텍터 200 : 전압 생성부120: detector 200: voltage generator

210 : 오실레이션부 212 : 오실레이터210: oscillation unit 212: oscillator

230 : 펌프 인에이블 신호 생성부230: pump enable signal generator

231 : 제1 뱅크 펌프 인에이블 신호 생성부231: First bank pump enable signal generator

232 : 제2 뱅크 펌프 인에이블 신호 생성부232: second bank pump enable signal generator

240 : 뱅크 펌프 241 : 제1 뱅크 펌프240: bank pump 241: first bank pump

242 : 제2 뱅크 펌프242: second bank pump

Claims (11)

제1 동작 모드와 제2 동작 모드를 구분하는 동작 모드 구분 신호에 따라 제1 기준 전압 또는 제2 기준 전압 중 하나의 전압과 내부 전압을 비교하여 감지 신호를 출력하는 레벨 검출부; 및A level detector configured to compare a voltage of one of the first reference voltage or the second reference voltage with an internal voltage and output a detection signal according to an operation mode classification signal for distinguishing the first operation mode from the second operation mode; And 상기 감지 신호 또는 상기 제1 동작 모드에서 상기 제2 동작모드로 전환시 활성화되는 제1 구동신호의 활성화에 응답하여 상기 내부 전압을 생성하는 전압 생성부를 포함하는 내부 전압 생성 회로.And a voltage generator configured to generate the internal voltage in response to activation of the detection signal or the first driving signal activated when the first operation mode is switched from the first operation mode to the second operation mode. 제 1 항에 있어서,The method of claim 1, 상기 레벨 검출부는,The level detector, 상기 동작 모드 구분 신호가 활성화되면 상기 제1 기준 전압을 출력하고, 상기 동작 모드 구분 신호가 비활성화되면 상기 제2 기준 전압을 출력하는 선택부; 및A selector configured to output the first reference voltage when the operation mode classification signal is activated, and output the second reference voltage when the operation mode classification signal is deactivated; And 상기 선택부의 출력과 상기 내부 전압을 비교하여 상기 감지 신호를 출력하는 디텍터를 포함하는 내부 전압 생성 회로.And a detector configured to compare the output of the selector with the internal voltage and output the detection signal. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 전압 생성부는,The voltage generator, 상기 감지 신호 또는 상기 제1 구동신호의 활성화에 응답하여 오실레이션 신호를 출력하는 오실레이션부; 및An oscillation unit outputting an oscillation signal in response to activation of the sensing signal or the first driving signal; And 뱅크 활성화 신호가 활성화되면, 상기 오실레이션 신호에 따라 상기 내부 전압을 펌핑하는 펌프부를 포함하는 내부 전압 생성 회로.And a pump unit configured to pump the internal voltage according to the oscillation signal when a bank activation signal is activated. 제 3 항에 있어서,The method of claim 3, wherein 상기 펌프부는,The pump unit, 상기 뱅크 활성화 신호 및, 상기 제1 구동 신호와 동시에 활성화되며 상기 제1 구동 신호에 비해 활성화 구간이 길게 설정된 제2 구동 신호에 따라 활성화되는 것을 특징으로 하는 내부 전압 생성 회로. And the bank activation signal and the second driving signal activated simultaneously with the first driving signal and set to have an activation period longer than that of the first driving signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 펌프부는,The pump unit, 상기 뱅크 활성화 신호 또는 상기 제2 구동 신호가 활성화되면 상기 오실레이션 신호를 이용하여 펌프 인에이블 신호를 출력하는 펌프 인에이블 신호 생성부; 및A pump enable signal generator configured to output a pump enable signal using the oscillation signal when the bank enable signal or the second drive signal is activated; And 상기 펌프 인에이블 신호가 인에이블되면 상기 내부 전압을 펌핑하는 뱅크 펌프를 포함하는 내부 전압 생성 회로.And a bank pump to pump the internal voltage when the pump enable signal is enabled. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 구동 신호는,The first driving signal is, 상기 동작 모드 구분 신호의 레벨이 제1 레벨에서 제2 레벨로 천이함에 따라, 제1 활성화 구간을 갖도록 생성되는 것을 특징으로 하는 내부 전압 생성 회로.And generating a first activation period as the level of the operation mode classification signal changes from the first level to the second level. 제 6 항에 있어서,The method of claim 6, 상기 제2 구동 신호는,The second drive signal is, 상기 동작 모드 구분 신호의 레벨이 상기 제1 레벨에서 상기 제2 레벨로 천이함에 따라, 제2 활성화 구간을 갖도록 생성되는 것을 특징으로 하는 내부 전압 생성 회로.And generating a second activation period as the level of the operation mode classification signal changes from the first level to the second level. 제 3 항에 있어서,The method of claim 3, wherein 상기 레벨 검출부가 정상적인 상기 감지 신호를 출력하기까지의 시간에 맞도록 상기 제1 구동 신호의 펄스 폭이 설정되는 것을 특징으로 하는 내부 전압 생성 회로.And the pulse width of the first driving signal is set to match the time until the level detector outputs the normal detection signal. 제 1 항에 있어서,The method of claim 1, 상기 제1 동작 모드는 리프레시 동작 모드이고, 상기 제2 동작 모드는 노멀 동작 모드인 것을 특징으로 하는 내부 전압 생성 회로.The first operation mode is a refresh operation mode, and the second operation mode is a normal operation mode. 제1 동작 모드와 제2 동작 모드를 구분하는 동작 모드 구분 신호에 따라 제1 기준 전압 또는 제2 기준 전압 중 하나의 전압과 내부 전압을 비교하여 감지 신호를 출력하는 단계;Outputting a sensing signal by comparing an internal voltage with one of a first reference voltage or a second reference voltage according to an operation mode classification signal for distinguishing a first operation mode from a second operation mode; 상기 감지 신호가 활성화되거나 상기 제1 동작 모드에서 상기 제2 동작 모드로 전환시 제1 구간 동안 활성화되는 제1 구동 신호가 활성화됨에 따라 오실레이션 신호를 출력하는 단계; 및Outputting an oscillation signal according to activation of a first driving signal activated during a first period when the sensing signal is activated or when the first operation mode is switched from the first operation mode to the second operation mode; And 상기 오실레이션 신호에 응답하여 내부 전압을 펌핑하는 단계를 포함하는 내부 전압 생성 방법.Pumping an internal voltage in response to the oscillation signal. 제 10 항에 있어서,The method of claim 10, 상기 내부 전압을 펌핑하는 단계는,Pumping the internal voltage, 상기 제1 동작 모드에서 상기 제2 동작 모드로 전환시 상기 제1 구간보다 소정 구간 긴 제2 구간 동안 활성화되는 제2 구동 신호에 응답하여 상기 내부 전압을 펌핑하는 것을 특징으로 하는 내부 전압 생성 방법.And converting the internal voltage in response to a second driving signal activated during a second period longer than the first period when the first operation mode is switched to the second operation mode.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050052891A (en) * 2003-12-01 2005-06-07 주식회사 하이닉스반도체 Internal voltage generator
KR20060075069A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Internal voltage generator in semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050052891A (en) * 2003-12-01 2005-06-07 주식회사 하이닉스반도체 Internal voltage generator
KR20060075069A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Internal voltage generator in semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8319544B2 (en) 2010-07-06 2012-11-27 SK Hynix Inc. Determining and using dynamic voltage scaling mode

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