KR100906275B1 - 응답기 - Google Patents

Abstract

종래 기술에서는, 인식 번호를 1 비트 단위로 질문기와 송수신을 반복하기 때문에, 복잡한 커맨드, 많은 동작 스테이지수, 복잡한 플립플롭, 송수신의 절환의 제어, 메모리 어드레스 카운터의 제어, 데이터의 비교 회로 등의 복잡한 논리 회로를 필요로 하여 칩 사이즈가 억제되지 않는다고 하는 문제점이 있었다. 본원에서는, 무선에 의해 응답기 중에 있는 인식 번호를 판독하는 질문기와 해당 응답기가 있고, 해당 질문기의 안테나로부터 해당 응답기에 대하여 고주파수의 반송파에 클럭 펄스를 변조하여 송출할 때, 해당 클럭 펄스의 간격이 짧은 제1 경우와 해당 클럭 펄스의 간격이 긴 제2 경우를 갖고, 제1 경우의 클럭 펄스와 제2 경우의 클럭 펄스를 조합에 의해, 질문기로부터 해당 인식 번호의 판독을 제어함으로써, 응답기의 반도체 칩 사이즈의 소형화를 실현하여, 반도체 칩의 코스트 상승을 억제한다.

반도체 칩, 클럭 펄스, 커맨드, 반송파, 카운터, 질문기, 응답기

Description

응답기{RESPONDER}

본 발명은, 질문기와 복수의 응답기와의 사이에서 신호를 수수함으로써 응답기의 식별을 행하는 식별 방법 및 장치에 관한 것이다. 특히, 질문기, 복수의 응답기로부터의 응답 신호의 폭주를 제어하여 식별하는 방법, 장치에 관한 것이다.

이 명세서에서 참조되는 문헌은 이하와 같다. 문헌은, 그 문헌 번호에 의해서 참조되는 것으로 한다.

[문헌 1] 국제 공개 제98/21691호 팜플렛

[문헌 2] 국제 공개 제00/36555호 팜플렛

질문기의 유효 전파 에리어에 복수의 응답기가 존재하는 경우에는 복수의 응답기로부터의 응답 신호를 식별할 필요가 있다. 복수의 응답기로부터의 혼신을 방지하기 위한 기술로서 문헌 1이 있다.

이 문헌 1은, 질문기로부터의 질문 신호를 받고, 응답기는 소정수의 비트를 송신한다. 질문기는 응답기로부터 송신된 소정수의 비트를 수신하고, 응답기에 회신한다. 응답기는, 회신된 비트와 자신이 송신한 비트가 동일한 응답기는, 이미 송신한 비트에 계속되는 소정수의 비트를 송신하고, 마찬가지의 처리를 반복한다. 동일하지 않은 응답기는, 다음의 질문 신호를 받을 때까지 식별 처리에는 참가하지 않는다. 이 처리를 반복함으로써 최종적으로는 하나의 응답기만이 자신의 식별 번호를 인식시킨다. 이 인식 처리를 미처리의 응답기가 없어질 때까지 반복함으로써, 복수의 응답기의 식별 처리를 완료한다.

이 문헌 1에서는, 소정수의 비트 단위로 질문기와 송수신을 반복하기 위해서, 다양한 커맨드(질문 신호, 수신 비트 회신용 신호, 식별 실패 통지용 신호, 식별 완료 통지용 신호), 커맨드에 수반하는 많은 동작 스테이지수, 상태 천이를 나타내는 플립플롭, 데이터의 비교 회로를 필요로 하는, 송수신의 절환, 메모리 어드레스 카운터의 제어용 논리 회로를 필요로 한다.

문헌 2는, 질문기로부터의 클럭 펄스에 맞추어서, 식별 번호를 기억하는 메모리를 갖는 응답기가, 해당 식별 번호를 송출한다는 취지를 개시한다. 문헌 2는, 질문기로부터의 클럭 펄스에 맞추어서 RFID인 응답기가 식별 번호를 송출함으로써 통신에서의 커맨드를 배제하고, 송수신 방법의 간소화가 도모되고 있다.

대량으로 유통되어, 회수 코스트가 방대하기 때문에, 그것이 일회용으로 되는 RFID 태그에서는 제조 단가의 삭감이 과제로서 존재한다.

질문기로부터의 유효 전파 에리어에 복수의 RFID를 배치하는 것, 또한 유효 전파 에리어를 RFID의 탑재 대상물의 크기, 및 배치 간격 이상의 범위로 넓히는 데에는 RFID에 폭주 제어 기능을 갖게 하는 것이 필수이다.

본 발명에서는, 응답기, 질문기에서의 송수신 방법, 폭주 제어 기능의 간소화에 의해, RFID의 기능을 좁혀 들아가고, 1 웨이퍼를 잘라낼 수 있는 칩의 개수(RFID 태그)를 증대함에 의한 양산성을 향상시키고, RFID에 폭주 제어 기능을 갖게 함과 함께, 제조 단가의 삭감이라는 과제를 해결한다.

예를 들면, 의료품 등의 제품에 첨부하는 RFID는 회수 코스트가 방대하여, 일회용으로 하는 것이 영업상 및 경영상, 바람직하다. 또한, 운송용 상자 등 중의 복수의 제품 관리를, 개봉하지 않고서 행하기 위해서는, 폭주 제어가 필수이다. 따라서, RFID 태그의 코스트 삭감에 의해 일회용이 가능하게 하고, 또한 폭주 제어를 가능하게 할 필요가 있다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.

무선에 의해 응답기 중에 있는 인식 번호를 판독하는 질문기와 해당 응답기가 있고, 해당 질문기의 안테나로부터 해당 응답기에 대하여 고주파수의 반송파에 클럭 펄스를 변조하여 송출할 때, 해당 클럭 펄스의 간격이 짧은 제1 경우와 해당 클럭 펄스의 간격이 긴 제2 경우를 갖고, 제1 경우의 클럭 펄스와 제2 경우의 클럭 펄스를 조합시킴에 의해, 질문기로부터 해당 인식 번호의 판독이 제어되는 것을 특징으로 하는 응답기이다.

본 발명에 의해, 응답기, 질문기에 폭주 제어 방법의 간소화를 도모하고, 웨 이퍼로부터 잘라내는 폭주 제어 기능을 갖는 칩의 개수(RFID 태그)를 증대함에 의한 양산성의 향상, 제조 단가의 삭감을 도모하는 것이 가능하다.

도 8은 본 발명에서의 복수의 응답기(902 내지 906)가, 질문기(907)의 유효 전파 에리어(901) 중에 존재하는 예를 나타낸다. 도 8에서는 5개의 응답기(902 내지 906)가 있는 경우의 예를 나타내고 있다. 상세 내용은 후술하지만, 유효 전파 에리어(901) 중에 복수의 응답기가 존재하는 경우에도, 질문기로부터의 장단 2종의 클럭 펄스(변조 신호)에 의해서, 각 응답기를 동작시킴으로써 각 응답기의 메모리 판독을 행할 수 있다.

도 10에서, 구체적인 응답기, 질문기에서의 통신 방법, 폭주 제어 방법을 나타낸다. 이 도 10에서는 유효 전파 에리어 내에 칩 A와 칩 B의 2개가 존재하고 있는 경우를 나타내고 있다. 또한, 본 실시예에서는 간단하게 하기 위해, 각 칩 내의 카운터는 2 비트인 경우를 나타내고 있다. 질문기로부터의 클럭 펄스가 시작되면 칩 A와 칩 B는 동시에 카운터에 미리 정해져 있는 페이지 번호의 초기값을 세트한다. 이 실시예에서는, 페이지 번호는 칩 A에서는 01, 칩 B에서는 11이었다. 질문기는 짧은 간격의 클럭 펄스를 내보내어, 응답기의 메모리를 읽어내려고 하지만, 각 칩 내의 카운터는 아직 00은 아니므로, 각 칩은 메모리 내용을 송출하지는 않는다. 그렇게 하면, 질문기는 데이터가 오지 않기 때문에, 동작하고 있는 응답기는 없는 것으로 판단하여, 짧은 간격의 클럭 펄스의 송출을 멈추고, 긴 간격의 클럭 펄스를 송출한다. 그렇게 하면, 각 칩은 페이지 번호를 +1 카운트 업하여, 칩 A에 서는 10, 칩 B에서는 00으로 된다. 이 때, 칩 B는 동작 절환 플립플롭을 세트하여 다음으로 오는 짧은 간격의 클럭 펄스에서 메모리 데이터를 질문기를 향하여 송출한다. 그것이 정상적으로 종료되면 질문기는 또한, 긴 간격의 클럭 펄스를 보내고, 결국 칩 A의 카운터도 00으로 되어, 칩 A가 데이터를 송출한다. 이 예와 같이, 칩 A와 칩 B는 겹치지 않고 메모리 데이터를 송출하고, 질문기는 긴 간격의 클럭 펄스에 의해, 고속으로 페이지 넘김을 하게 되는 동작을 행하고 있는 것으로 되어, 폭주 제어의 판독 시간의 단축을 도모하고 있다.

도 9는 본 발명의 응답기에서의 질문기와의 통신 방법, 폭주 제어 방법의 플로우차트를 나타낸다. 응답기(902 내지 906)는, 질문기(907)로부터 변조 신호를 복조하고 장단 어느 하나의 간격인 2종의 클럭 펄스를 추출한다.

응답기의 기본적인 동작으로서, 클럭 간격이 긴 클럭 펄스에서 페이지 번호의 카운트 업이 행해지고, 클럭 간격이 짧은 클럭 펄스에서 메모리 어드레스의 카운트 업을 행한다(이하, 긴 클럭 펄스를 장 클럭 펄스, 짧은 클럭 펄스를 단 클럭 펄스라고 함). 클럭 간격이 상이한 2종의 클럭 펄스를 채용함으로써, 통신 방법, 폭주 제어 방법, 응답기, 질문기의 구성을 간소한 것으로 하는 것이 가능해진다.

또한, 본원의 실시예에서는, 클럭 간격은, 임의의 L 레벨과 다음으로 오는 L 레벨의 시간 간격을 나타내는 것으로 하고, 즉 H 레벨로부터 L 레벨로 떨어지는 하강으로부터 하강까지의 시간 간격으로서 나타내는 것으로 한다.

클럭폭은 L 레벨 상태에 있는 시간의 장단으로 규정되고, 즉 H 레벨로부터 L 레벨로 떨어지는 하강으로부터 L 레벨로부터 H 레벨로 상승하기까지의 시간 간격으 로서 규정한다. 도 9의 플로우차트에서는 이들의 클럭 간격과 클럭폭으로 구분 사용하여 제어하고 있다.

동작 절환 플립플롭이 리세트 상태 시에 페이지 번호의 카운트 업을 행하고, 동작 절환 플립플롭이 세트 상태 시에 메모리 어드레스의 카운트 업을 행한다.

1001에서, 응답기는 질문기로부터 최초의 클럭 펄스를 접수한다. 이 최초의 클럭 펄스는, 장단 어느 것이어도 된다.

1002에서, 응답기마다 고유하게 유지하는 페이지 번호(난수)를 초기값으로 하여, 카운터로 세트한다. 페이지 번호는, 질문기의 유효 전파 에리어에 복수의 응답기가 존재하는 경우에 식별 번호를 송출하는 순서를 규정하는 번호이다.

1003에서, 다음의 클럭 펄스의 L 레벨의 폭을 감시하여, 응답기는 다음의 클럭 펄스를 받아서 간격이 긴지 짧은지를 체크한다. 클럭 펄스 간격이 길 때(장 클럭 펄스인 경우)는 1010으로 진행하고, 클럭 펄스 간격이 짧을 때(단 클럭 펄스인 경우)는 1008로 진행한다.

1010에서, 응답기 내의 동작 절환 플립플롭을 리세트하고, 즉 페이지 번호의 카운트 업이 가능한 상태로 하고, 1004로 진행하여 카운터에 설정된 페이지 번호를 +1 카운트 업한다.

1005에서 카운터로부터 캐리가 생기면 카운터 내용은 제로로 된 것을 나타낸다. 즉, 바이너리 카운터에서는, 1 비트씩 카운트 업해가고, 올 1의 다음은 올 제로로 되는 동작으로 된다. 이 올 제로로 되었을 때에 캐리가 생긴다. 카운터로부터 캐리가 생겼는지를 체크하여, 이 때 1006에서 캐리가 생겼을 때는 응답기 내에 있는 1005의 캐리를 이용하여 동작 절환 플립플롭을 세트한다. 즉, 메모리 어드레스의 카운트 업이 가능한 상태로 된다. 캐리가 생기지 않았을 때는 다음의 클럭 펄스를 대기하기 위해서 1003으로 되돌아간다.

1007에서, 다음의 클럭 펄스를 대기하여, 이 클럭 펄스의 L 레벨의 폭을 감시하여, 클럭 펄스폭이 좁을 때는 1003으로 되돌아가고, 클럭 펄스폭이 넓을 때는 1011로 진행하고, 1002와는 다른 페이지 번호를 카운터로 세트하여, 1003으로 되돌아간다.

한편, 1003으로부터 1008로 행한 경우에는, 1008에서, 응답기 내에 있는 동작 절환 플립플롭을 세트하고 있는지의 여부를 체크한다. 세트하고 있는 경우에는 도 9의 1012에 메모리 어드레스를 +1 카운트 업하고, 1009로 진행하여 응답기의 번호를 1 비트 송출한다. 그 후 1007로 진행한다.

여기서 주의할 점은 이 플로우는 실시예의 하나로서, 도 9의 1003의 분기 조건은 역이라도 되고, 도 9의 1007의 분기 조건은 역이라도 되는 것이다.

응답기는 짧은 간격의 클럭 펄스를 수취하면, 자신의 칩 중에 있는 동작 절환 플립플롭이 세트되어 있는지를 확인한다. 동작 절환 플립플롭이 세트되어 있으면 메모리 데이터를 송출하지만, 세트되어 있지 않으면, 짧은 간격의 클럭 펄스를 무시한다.

응답기에 있는, 동작 절환 플립플롭이 있기 때문에, 이 플립플롭이 세트되었을 때에 해당 응답기가 질문기의 클럭 펄스에 따라서 번호를 송출하고, 동작 절환 플립플롭이 세트되지 않을 때에는 번호 송출 동작을 하지 않음으로써, 응답기가 동 시에 동작하여 번호 송출이 폭주하는 것을 방지할 수 있다.

확률적으로 다수의 무선 IC 태그 칩이 유효 전파 에리어 내에 존재하면, 페이지 번호가 겹쳐질 가능성이 높아진다. 복수의 응답기가 동일한 페이지 번호를 갖고 있으면, 동작 절환 플립플롭이 동일 시각에서 세트되어 번호를 동시에 질문기에 대하여 송출하게 되고, 질문기에서는 복수의 응답기로부터의 번호를 논리적 OR에서 수신하기 때문에, 번호에 내장하는 에러 검출 코드가 정규 코드로 되지 않고, 에러 번호로서 질문기는 접수하게 된다.

그 때문에, 복수의 페이지 번호를 응답기 내에 유지시켜서, 카운터 설정한 제1 페이지 번호가 다른 응답기의 페이지 번호와 동일하면, 도 9의 1011의 플로우에 의해 제1 페이지 번호와는 상이한 제2 페이지 번호로 다시 설정함으로써, 페이지 번호가 2회 계속해서 부딪칠 가능성은 적어진다. 페이지 번호의 비트수, 응답기 내에 몇몇의 페이지 번호를 갖게 할지, 용도에 따라서(질문기의 유효 전파 에리어 내에 존재하는 응답기수 등에 따라서) 설정하는 것이 가능하다.

변조 방식은 ASK인 경우에는, 응답기가 질문기의 유효 전파 에리어 내에 존재하지 않는 것과, 응답기가 L 레벨을 나타내는 비트를 송출하는 것은 질문기측으로부터는 동일한 상태이다. 식별 번호를 기억하는 응답기의 메모리의 최초의 비트(또는, 질문기에 식별 번호를 송신할 때의 최초의 비트)를 전기적으로 H 레벨로 되는 비트가 있으면, 질문기가 식별 번호 송신 가능한 응답기의 존재를 바로 확인할 수 있어, 식별 번호의 판독 시간의 단축의 관점에서 바람직하다. 보다 일반적으로는, 식별 번호의 각 비트의 송신순에서, 총 비트수의 2분의 1보다 전에 전기적 으로 H 레벨을 나타내는 비트를 준비하는 것이, 질문기가 식별 번호 송신 가능한 응답기의 존재를 빠르게 확인하기 위해 바람직하다.

이 때 잡음에 의해, 마치 응답기가 있는 것처럼 보이는 것이나 복수의 응답기가 존재하여 동작하는 것도 허용된다. 이 잡음이 있는 경우에는, 응답기가 도 9 중 어느쪽의 플로우로 갈지가 부정으로 되어, 질문기는 응답기에 대하여 변조 신호의 송출을 정지하고, 다시 한번 판독을 리트라이한다.

또한, 전기적으로 H 레벨로 되는 비트가 송출되지 않는 경우에는, 질문기측에서는 수신 데이터 없음이라고 간주한다. 즉, 식별 번호의 각 비트의 송신순에서, 총 비트수의 2분의 1보다 전에 전기적으로 H 레벨을 나타내는 비트가 없을 때는 질문기는 응답기가 존재하지 않는 것이라고 간주한다.

도 16은 본 발명의 응답기에서의 질문기와의 통신 방법, 폭주 제어 방법의 플로우차트를 나타낸다.

1601에서, 질문기는 응답기를 향하여 최초의 클럭 펄스를 송출한다.

1602에서, 질문기는 번호 수신 모드인지 체크하여, 번호 수신 모드이면 1604로 진행하고, 그렇지 않은 경우에는 1603으로 진행한다.

1604에서, 질문기로부터 응답기로 단 클럭 펄스 송출하여, 응답기로부터 식별 번호를 1 비트 수신한다.

1605에서, 1 비트 수신하였는지의 여부를 체크한다. 수신한 경우에는, 1606으로 진행하고, 수신하지 않은 경우에는 1602로 되돌아간다.

1606에서, 식별 번호를 전부 수신하였는지를 체크하고, 전부 수신하지 않을 때는 도 16의 1602로 되돌아간다. 전부 수신했을 때, 1607로 진행하고, 에러 체크 코드는 정상인지의 여부를 체크한다.

1607에서, 정상이 아닐 때에는 반복 판독을 행하기 위해, 1602로 되돌아가고, 정상인 경우에는, 1608로 진행한다.

1608에서, 페이지 절환인지의 여부를 체크하여, 페이지 절환일 때는 1609로 진행하고, 장 클럭 펄스를 송출하여, 다른 페이지 번호를 응답기 카운터로 세트시킨다. 페이지 절환이 아닐 때는, 1602로 되돌아간다.

도 6은 응답기로부터의 식별 번호의 판독 시의 질문기가 송출하는 클럭 펄스를 나타낸다. 장 클럭 펄스에 의한 페이지 번호의 카운트 업의 기간(701)이 있고, 또한 짧은 간격의 클럭 펄스에 의한 메모리 판독 기간(702)이 있다.

도 7에서는, 응답기로부터의 식별 번호의 판독 시의 질문기가 송출하는 클럭 펄스를 나타낸다. 짧은 간격의 클럭 펄스에 의한 메모리 판독 기간(702)이 반복하는 부분이 있는 것 이외에는, 도 6과 마찬가지이다. 메모리 판독 기간(702)이 반복하는 부분은, 도 9의 플로우에서 (1003)→(1008)→(1012)→(1007)→(1003)으로 반복하는 것에 대응한다.

메모리 판독 기간(702)이 반복하는 부분에서의, 최초 메모리 판독 기간(702)에서, 질문기가 응답기의 메모리 판독을 행해 가고, 모든 메모리를 판독한 후에, 그 데이터를 판독한 에러 체크 코드에 의해서 정상인지, 이상인지를 확인한다.

이상인 경우, 질문기는 다음의 긴 간격의 클럭 펄스를 송출하기 전에, 연속해서 짧은 간격의 클럭 펄스를 계속 송출하여, 판독을 리트라이한다. 응답기 내의 메모리 어드레스를 나타내는 바이너리 카운터는 짧은 간격의 클럭 펄스에 의해서, 반복 카운트 업을 계속하기 때문에, 메모리의 데이터를 반복하여 송출하게 된다.

한편, 잡음원으로부터는 반복해서 짧은 간격의 클럭 펄스를 내보내는 경우에는, 질문기가 반복해서 짧은 간격의 클럭 펄스를 내보내어 응답기가 있는 것으로 하여 정상적으로 데이터 판독하려고 하지만, 응답기가 없이 잡음원만 있는 경우에는 잡음원으로서의 데이터를 판독하는 것에 지나지 않는다. 복수의 응답기가 동작하는 경우에는 반복하여 이들의 응답기가 동작하고, 질문기에는 이중으로 데이터가 검출되어, 정상적인 데이터라고는 간주되지 않는다.

도 3은 도 8에서의 응답기(902 내지 905)의 구성을 나타내고 있다. 본 발명의 응답기(902 내지 905)는 여러가지 기술로 작성 가능하지만, 이하의 실시예에서는, 일례로서 반도체 칩으로서 실현하는 경우를 설명한다.

안테나(301)는 질문기로부터의 변조 신호를 수신하는 것이며, 정류 회로(302)에 접속되어 있다. 정류 회로(302)는, 변조 신호를 배압 정류하여 전원 전압 VDD를 공급한다. 클럭 펄스 추출 회로(303)에 의해 고주파의 변조 신호를 복조하고, 저주파의 클럭 펄스가 추출되어, 카운터 메모리 회로(305)에 입력된다. 카운터 메모리 회로의 카운터에서, 메모리 내의 인식 번호의 각 비트를 선택하고, 로드 스위치(304)에 의해, 안테나(301) 간의 임피던스를 변화시켜서, 질문기로 인식 번호를 송신한다.

도 15는, 도 8에서의 질문기의 내부의 구성을 나타내고 있다. 질문기의 안테나(1501)는 응답기로부터의 전파를 수취하고, 송수신 고주파 회로(1502)에 접속 된다. 변조 회로(1503)에 의해, 클럭 펄스 파형을 위한 변조가 행해지고, 복조 회로(1504)에 의해, 응답기로부터의 신호가 검파되어 복조된다. 베이스밴드 처리 회로(1505)에 의해, 송수신의 디지털 신호 처리가 행해진다. 베이스밴드 처리(1505) 중에는 폭주 제어 회로(1506)가 내장되어 있고, 도 16에서 도시한 플로우를 제어하는 것을 논리 회로에 의해 구성되어 실시한다.

도 2는 도 3에서의 카운터 메모리 회로(305)의 회로도를 나타내고 있다. 카운터 메모리 회로(305)는, 페이지 번호의 카운트 업과, 식별 번호의 각 비트를 선택하기 위한 메모리 어드레스의 카운트 업, 식별 번호의 각 비트의 선택을 행한다. 카운터 메모리 회로(305) 중에는 논리 회로에 의해 구성된 폭주 제어 회로(306)가 내장되어 있어, 도 9에서 도시한 플로우를 제어한다.

페이지 번호 카운트 업용의 카운터와, 메모리 어드레스의 카운트 업용의 카운터를 공용하는 것이 칩 사이즈를 늘리지 않기 위해 유효하다.

본원에서는, 카운터를 공용으로 하는 경우의 실시예를 나타내지만, 칩 면적을 고려하지 않은 경우에는 카운터를 공용으로 할 필요는 없다.

카운터를 공용으로 하는 경우에는, 페이지 번호의 비트수는, 식별 번호의 메모리 어드레스의 비트수로 되게 된다. 메모리 어드레스는 일반적으로 10 비트 전후인 것이 많고, 따라서 페이지 번호도 10 비트 전후로 되게 되고, 다른 응답기의 페이지 번호와 충돌할 가능성이 높아진다. 이 경우에는, 전술한 바와 같이, 도 9의 1011과 같이, 복수의 페이지 번호를 응답기 내에 유지시켜, 카운터에 다시 설정함으로써 충돌 확률을 내릴 수 있다. 본원에서는, 페이지 번호를 2종 준비한 경우 의 실시예를 나타낸다.

카운터(116)는, 동작 절환 플립플롭의 출력에 의해서 선택된 클럭 펄스 CK1, CK2 중 어느 하나의 카운트 업을 행한다.

동작 절환 플립플롭은, 페이지 번호 카운트 업 동작과, 메모리 어드레스 카운트 업 동작을 절환하는 기능을 갖는다. 동작 절환 플립플롭은, 카운터(116) 내의 최상위의 플립플롭(124)의 출력이 H 레벨로부터 L 레벨로 천이했을 때에 동작 절환 플립플롭의 출력이 L 레벨로부터 H 레벨로 변화한다. 여기서, 세트 상태는, 동작 절환 플립플롭의 출력이 H일 때이며, 리세트 상태는, 동작 절환 플립플롭의 출력이 L일 때이다.

동작 절환 플립플롭(117)의 출력이 H 레벨일 때에는, AND 게이트(120)와 OR 게이트(122)에 의해 짧은 클럭 펄스 간격으로 발생하는 CK1이 카운터(116)의 플립플롭(115)에 입력되고, 카운터(116)가 CK1에서 메모리 어드레스의 카운트 업을 행한다. 페이지 번호 카운트 업 동작에서는, 페이지 번호의 초기값을 미리 세트하여, 긴 간격 클럭 펄스에 의한 신호 CK2로 카운트 업한다.

동작 절환 플립플롭(117)의 출력이 L 레벨일 때에는 해당 신호가 인버터 게이트(123)에 의해 H 레벨로 되고, 긴 클럭 펄스 간격으로 발생하는 CK2를 AND 게이트(120)와 OR 게이트(122)에 의해, 플립플롭(115)에 입력되고, 카운터(116)가 CK2에서 페이지 번호의 카운트 업을 행한다. 메모리 어드레스 카운트 업 동작에서는, 카운터의 내용은 올 제로 즉, 카운터의 각 플립플롭의 출력이 L 레벨일 때부터 개시하여, 짧은 간격 클럭 펄스에 의한 신호 CK1로 카운트 업한다.

클럭 펄스 간격 분별 회로(125)는, 질문기로부터의 클럭 펄스(CLK)로부터, 짧은 클럭 펄스 간격인 CK1, 긴 클럭 펄스 간격인 CK2를 분별하는 회로이며, 상세 내용은 도 1에 도시한다. 도 1의 설명은 후술한다.

복수개의 접속 단자(102)가 전기적 H용 단자(101)와 전기적 L용 단자(104) 중 어느 하나에 접속됨으로써, 페이지 번호 제1 설정부(103)는, 제1 페이지 번호의 각 비트를 유지한다. 페이지 번호 제1 설정부(103)는 좌측으로부터 전기적으로 HLLH와 접속 단자는 설정되어 있다. 정논리라고 하는 전제로 논리적으로는 1001의 번호를 나타내는 것으로 된다.

마찬가지로 하여, 복수개의 접속 단자(109)가 전기적 H용 단자(105)와 페이지 번호 제2 설정부(106)와 전기적 L용 단자(107)로 함으로써, 페이지 번호 제2 설정부(106)의 제1 페이지 번호의 각 비트를 유지한다. 페이지 번호 제2 설정부(106)는 좌측으로부터 LHHL과 접속 단자는 설정되어 있다. 정논리라는 전제로 논리적으로는 0110의 번호를 나타내는 것으로 된다.

접속 단자(102, 109)의 설정은 구체적으로는 전자선 묘화에 의한 패턴에 의해서 설정된다. 이 도 2의 실시예에서는 카운터는 4 비트로 되어 있지만, 본 발명에서는, 4 비트 이상의 비트수인 것이어도 된다.

각각 제1 선택 단자(110)와 제2 선택 단자(111)에 입력되는 선택 신호 S1, S2에 의해, 셀렉터부(108)는 제1 페이지 번호와 제2 페이지 번호 중 어느 하나를 선택하고, 카운터(116)에 입력한다. 보다 구체적으로는, AND 게이트(112)에, 접속 단자(102)로부터 제1 페이지 번호의 각 비트와, 제1 선택 단자(110)로부터 선택 신 호 S1이 입력된다. 마찬가지로 하여, AND 게이트(113)에, 접속 단자(109)로부터 제2 페이지 번호의 각 비트와, 제2 선택 단자(111)로부터 선택 신호 S2가 입력된다. AND 게이트(111, 112)의 출력이, OR 게이트(114)에 입력된다. OR 게이트의 출력은, 카운터(116)의 초기값으로서 카운터(116)를 구성하는 복수개의 플립플롭(115)으로 세트된다.

카운터의 각 플립플롭의 출력은 메모리(118)에 입력된다. 메모리의 출력은 AND 게이트(119)와 동작 절환 플립플롭에 의해 제어된다.

도 5는 도 2의 응답기의 카운터(116)와 메모리(118)의 구성을 나타내고 있다. 메모리(118)는, 디코더(505), 메모리 셀(508)로 이루어진다. 도 2의 카운터(116)를 구성하는 각 플립플롭으로부터 메모리 어드레스 출력(504)이 디코더(505)에 입력된다.

디코더(505)로부터는, 디코더 출력(506)(도 13에서의 X0…X15, Y0…Y7을 나타내는 비트열)이 메모리 셀(508)에 입력된다. 메모리 셀로부터는 디코더 출력(506)에 의해 선택된 식별 번호의 각 비트가 메모리 출력(507)으로서 AND 게이트(119)에 출력된다.

즉, 메모리 어드레스 카운트 업 동작 시의 카운터(116)의 카운트값에 대응하는 식별 번호의 각 비트가 판독된다. 메모리 어드레스와, 디코더 출력의 관계는, 식별 번호의 모든 비트가 판독되도록 메모리 어드레스와 디코더 출력이 일대일로 대응하도록 되어 있으면 된다.

도 2의 카운터(502)는 메모리 어드레스와 페이지 번호 카운트 업에 겸용되기 때문에, 페이지 번호의 카운트 업일 때에도 어드레스 출력(504)은 전기적으로 H 레벨로 되거나 L 레벨로 되거나 하지만, 메모리(118)로부터의 출력과, 절환 플립플롭의 출력이 AND 게이트(119)에 입력되고, AND 게이트(119)의 전기적으로는 L 레벨로 되도록 함으로써 메모리(118)로부터의 출력은 무시되고, 질문기로부터는 메모리의 내용은 판독되지 않고 이 응답기는 휴지하고 있는 것처럼 보인다.

또한, 도 2의 실시예에서는, 카운터(502)는 메모리 어드레스와 페이지 번호 카운트 업에 겸용되기 때문에, 메모리 어드레스의 비트수와, 페이지 번호의 비트수는 동일한 것으로 된다.

도 13은 본 발명의 메모리 셀(508)의 데이터 구성을 나타내고 있다. 이 예에서는 가로로 16열, 세로로 8행의 맵 형식으로 나타내고 있다. 이 예에서는 최초의 송신 데이터는 Y0행의 X0열로부터 순차적으로 X1열, X2열이라고 한 순서로 데이터가 질문기에 송신되는 것으로 한다.

이 때, 전술한 바와 같이, 식별 번호의 선두 비트인 메모리의 Y0과 X0의 데이터는 반드시 1로 해두면, 질문기는 메모리의 헤더를 곧 판독하고, 동시에 응답기가 존재하는 것을 바로 확인하는 것이 가능해진다. 보다 일반적으로는, 송출 데이터 중 적어도 2분의 1의 전반에 논리적으로 데이터 있음을 나타내는 비트를 준비하면 질문기가 빠르게 응답기의 존재를 확인하기 때문에 바람직하다.

도 11은 본 발명에서 사용되는 카운터용 플립플롭의 예를 나타내고 있다. NOR 게이트(1101)에는 AND 게이트(1102)로부터의 신호와 세트(S)의 신호가 들어오는, 그라운드 단자(1103)와 셀렉터 단자(1104)가 있어, 절환 단자(1105) 중 어느 한쪽에 접속되어 있다. 이 예에서는 그라운드 단자가 절환 단자에 접속되어 있는 예를 나타내고 있다. PMOS 트랜지스터(1106)와 NMOS 트랜지스터에 의해, 절환 단자는 인버트하여 AND 게이트에 입력된다. 우선, S신호가 전기적으로 L→H→L 레벨로 되면, 플립플롭의 출력(OUT)은 전기적 L 레벨로 된다. 다음으로 이 도면의 예와 같이 그라운드 단자가 절환 단자에 접속되어 있으면, 클럭 펄스(CLK)가 올 때까지, 이대로의 상태를 유지한다. 만약에 절환 단자가 셀렉터 단자에 접속하고 있으면, 셀렉트 단자가 L→H→L 레벨로 되면, 플립플롭의 출력(OUT)은 L→H로 변화한다. 즉 논리적으로 1이 세트된 것으로 된다.

도 12는 도 11의 일부의 레이아웃 패턴을 나타내고 있는 패턴(1203)은 도 11에서의 참조 부호 1103의 그라운드 전위로 떨어뜨리는 패턴을 나타낸다. 참조 부호 1204는, 도 11에서의 참조 부호 1104의 셀렉터 단자에 접속하는 패턴을 나타낸다. 도 12의 참조 부호 1205는 도 11에서의 참조 부호 1105에는 대응하는 패턴으로 되어 있다.

제1 관통 구멍(1201)은 셀렉터 단자를 나타내는 상층의 메탈 패턴(1204)과 접속 단자를 나타내는 하층의 메탈 패턴(1205)과의 접속에 이용되고, 제2 관통 구멍(1202)은 그라운드 단자를 나타내는 상층의 메탈 패턴(1203)과 접속 단자를 나타내는 하층의 메탈 패턴(1205)과의 접속에 이용된다. 제1 관통 구멍(1201)과 제2 관통 구멍(1202)은 어느 한쪽이 글래스 마스크 패턴 또는 전자선 직접 묘화에 의해서 패턴이 형성된다. 그 번호는 전자선 직접 묘화에 의해, 웨이퍼 상의 각 무선 태그 칩에 직접 기입된다. 이 번호는 난수이어도 된다. 웨이퍼 상은 동일한 페이 지 번호가 존재하지 않도록 기입되거나, 웨이퍼 내 및 웨이퍼 사이에서 번호를 분산시켜 번호가 기입된다. 즉, 도 11에서 도시한 회로가 배선과 관통 구멍에 의해서만 콤팩트하게 실현을 도모하는 것이 가능해진다. 통상적으로, 플립플롭에 난수를 설정할 때는, 난수 발생 회로나 세트하기 위한 복잡한 회로를 필요로 하지만 패턴에 의해서 형성함으로써, 소면적에서 실현을 도모할 수 있다.

도 14는 클럭 펄스의 간격을 검출하기 위한 회로를 나타내고 있다. 제1 인버터 게이트(1401)의 출력이 검출 결과를 나타내는 신호(CK1)이다. 이 도 14 중에서, 저항 R1과 저항 R2와 트랜지스터 Q1과 트랜지스터 Q2에 의해, 트랜지스터 Q3으로 정전류를 흘릴 수 있다. 응답기에는 캐리어 전파가 있을 때 에너지를 질문기로부터 응답기에 공급할 수 있으므로, 도면의 클럭 펄스 신호(CLK)는 전기적으로 L일 때에는 전기적으로 H일 때보다도 짧게 설정된다. 즉 CLK는 H 레벨이 들어와 있을 때, 클럭 펄스는 L 레벨이면 클럭 펄스가 있는 것으로 하는 부(負)논리이다. 따라서, 도 14에서 CLK가 H 레벨일 때, 트랜지스터 Q4는 PMOS 트랜지스터이기 때문에, 오프하고 있다. 이 때, 최초의 클럭 펄스가 들어가면, CLK는 L레벨로 되고, 트랜지스터 Q4는 온한다. 그리고, 용량 C1을 챠지 업한다. CK1은 H→L 레벨로 된다. 다음으로 트랜지스터 Q3에 의해서, C1의 전하는 뽑아내지만, 짧은 간격에서의 클럭 펄스에서는 그 때마다 트랜지스터 Q4는 온하여 C1에 챠지 업한다. 반대로 클럭 펄스의 간격이 길면, 결국에는 C1의 전하 뽑아냄에 의해 C1의 전압은 내려가서, 결국에는 CK1이 L→H 레벨로 되게 된다. 바로 클럭 펄스가 오면, CK1은 H→L 레벨로 돌아간다. 즉, 클럭 펄스 간격이 C1의 전하를 뽑아내는 데 충분한 길이인 경우 CK1의 신호는 L→H→L가 신호를 내보내는 것으로 된다.

도 1은 도 2의 클럭 펄스 간격 분별 회로(116)를 나타내고 있다. 도 1은 도 14의 회로를 베이스한 회로이며, 트랜지스터 Q5, Q6, 용량 C2, 인버터(1402)를 부가하고 있다. 제1 인버터 게이트(1402)는 용량 C2의 부분을 입력으로 한 인버터 출력(CK2)이다.

도 14에 근소한 소자를 추가하고, C1과 C2의 용량을 변화시킴으로써 상이한 간격의 클럭 펄스(CK1, CK2)를 검지하는 것이 가능해진다. 본 실시예에서는, C2는 용량 C1보다 크게 한다. 이것을 실현한 예가 도 14에서의 트랜지스터 Q6과 트랜지스터 Q5와 용량 C2이다. C2의 용량값을 크게 하거나, Q5의 게이트 길이를 크게 하여, CK1 신호가 L→H→L 레벨로 되는 경우보다, 긴 간격의 클럭 펄스가 있으면 CK2 신호가 L→H→L 레벨로 된다.

도 4는 본 발명의 무선 IC 태그 칩 내의 메모리의 포맷을 나타내고 있다. 헤더부(401)는 메모리의 선두에 있고, 식별 번호(402)는 메모리의 중앙에 있고, 페이지 번호부(403)는 메모리의 마지막에 있다. 헤더부(401)는, 응답기의 존재를 나타내는 표시 비트이며, 되도록이면 빨리 질문기에 응답기의 존재를 연락하기 위한 기능을 갖는다. 즉, 식별 번호를 송출하는 것에 앞서서, 전기적으로 H 레벨을 나타내는 비트를 준비하는 것이, 질문기가 식별 번호 송신 가능한 응답기의 존재를 빠르게 확인하는 위해 바람직하다. 또한, 헤더부(401)를 식별 번호(402)의 일부로 하는 것도 가능하다. 페이지 번호부(403)는 전체의 에러 체크 코드를 겸용하는 것이 있다. 이와 같이 하면, 폭주 제어로 페이지 번호에 의해서 제어되는 순서로 무 선 IC 태그의 데이터 송출이 되면 리더는 정상이면, 에러가 없는 것을 이 페이지 번호로 확인함과 동시에, 페이지 번호의 순서로 데이터가 송신되고 있는 것을 즉시 확인할 수 있다.

이상 도시한 바와 같이 본 발명에 의해, 응답기, 질문기에 폭주 제어 방법의 간소화를 도모하고, 웨이퍼로부터 잘라내는 폭주 제어 기능을 갖는 칩의 개수(RFID 태그)를 증대함에 의한 양산성의 향상, 제조 단가의 삭감을 도모하는 것이 가능하다.

양산성의 향상, 제조 단가의 삭감에 의해 일회용의 RFID로 하는 것이 가능해진다.

또한, 질문기의 유효 전파 에리어에 복수의 RFID를 배치하는 것을 가능하게 하고, 또한 질문기의 유효 전파 에리어를 RFID의 탑재 대상물의 크기, 및 배치 간격 이상의 범위로 넓히는 것을 가능하게 한다.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능한 것은 물론이다. 예를 들면, 클럭 펄스는 두 종류 있으면 되고, 장단의 클럭 펄스의 기능은 반대라도 된다. 또한, 응답기가 기억하는 것은 식별 번호가 아닌 여러가지의 데이터라도 된다.

<산업상 이용가능성>

본원의 배경으로 된 기술 분야인 RFID에 이용할 수 있다. 또한, 그것에 한정되는 것은 아니고, 예를 들면 일반의 무선 LAN이나 휴대 전화에서의 폭주 제어 등에 적용할 수 있다.

도 1은 클럭 펄스 간격 분별 회로를 도시하는 도면.

도 2는 카운터 메모리 회로 구성의 실시예를 도시하는 도면.

도 3은 응답기 내부의 실시예를 도시하는 도면.

도 4는 응답기의 메모리 구성의 실시예를 도시하는 도면.

도 5는 카운터 및 메모리 구성의 실시예를 도시하는 도면.

도 6은 응답기로부터의 판독의 실시예를 도시하는 도면.

도 7은 판독의 리트라이의 실시예를 도시하는 도면.

도 8은 폭주 제어를 필요로 하는 경우를 도시하는 도면.

도 9는 본 발명의 응답기의 동작 플로우의 실시예를 도시하는 도면.

도 10은 프로토콜의 실시예를 도시하는 도면.

도 11은 플립플롭의 실시예를 도시하는 도면.

도 12는 EB 기입의 실시예를 도시하는 도면.

도 13은 메모리의 상태의 실시예를 도시하는 도면.

도 14는 클럭 펄스 간격 검출 회로의 실시예를 도시하는 도면.

도 15는 질문기의 내부 구성을 도시하는 도면.

도 16은 질문기의 동작 플로우를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

902-906: 응답기

907: 질문기

901: 유효 전파 에리어

116: 카운터

117: 동작 절환 플립플롭

Claims (13)

1. 식별 번호를 보유하는 메모리 셀;

   제1 카운터;

   제2 카운터; 및

   동작 절환 플립플롭

   을 포함하고,

   상기 제2 카운터는 제2 클럭 펄스들의 카운트 업을 개시하고, 상기 메모리 셀은 상기 제1 카운터가 제1 클럭 펄스들을 초기값으로부터 미리 결정된 값으로 카운트 업한 후에 상기 제2 카운터의 카운트값에 따라 상기 식별 번호의 각 비트들을 판독하는 응답기.
2. 제1항에 있어서,

   디코더를 더 포함하고,

   상기 디코더는 상기 제2 카운터의 카운트값들을 디코딩하고 디코더 출력들을 상기 메모리 셀에 출력하고,

   상기 메모리 셀은 상기 디코더 출력들에 의해 선택된 상기 식별 번호의 각 비트들을 출력하는 응답기.
3. 제1항에 있어서,

   선택부;

   제1 페이지 번호를 보유하는 제1 페이지 번호 설정부; 및

   제2 페이지 번호를 보유하는 제2 페이지 번호 설정부

   를 더 포함하고,

   상기 선택부는 상기 제1 페이지 번호 및 상기 제2 페이지 번호 중 어느 하나를 상기 초기값으로서 상기 제1 카운터에 설정하는 응답기.
4. 제1항에 있어서,

   상기 제1 클럭 펄스들의 간격은 상기 제2 클럭 펄스들의 간격과 상이한 응답기.
5. 제1항에 있어서,

   상기 제1 클럭 펄스들의 간격은 상기 제2 클럭 펄스들의 간격보다 긴 응답기.
6. 제1항에 있어서,

   상기 응답기는 상기 제1 클럭 펄스들 및 상기 제2 클럭 펄스들을 ASK 변조에 의해 변조하여 수신하는 응답기.
7. 식별 번호를 보유하는 메모리 셀;

   카운터; 및

   동작 절환 플립플롭

   을 포함하고,

   상기 동작 절환 플립플롭이 세트 상태이면 상기 카운터로 제1 클럭 펄스들이 입력되고,

   상기 동작 절환 플립플롭이 리세트 상태이면 상기 카운터로 제2 클럭 펄스들이 입력되고,

   상기 카운터는 상기 카운터의 카운트값이 제로가 될 때까지 제1 클럭 펄스들을 초기값으로부터 카운트 업하고.

   상기 카운터의 카운트값이 제로가 된 후, 상기 카운터는 캐리(carry)를 출력하고 상기 캐리는 상기 동작 절환 플립플롭을 상기 리세트 상태로 설정하고,

   상기 카운터가 상기 리세트 상태로 설정된 후, 상기 카운터는 상기 제2 클럭 펄스들의 카운트 업을 개시하고 상기 메모리 셀은 상기 카운터의 카운트값에 따라 상기 식별 번호의 각 비트들을 판독하는 응답기.
8. 제7항에 있어서,

   상기 동작 절환 플립플롭은 상기 동작 절환 플립플롭이 세트 상태이면 제1 레벨의 제1 신호를 출력하고,

   상기 동작 절환 플립플롭은 상기 동작 절환 플립플롭이 리세트 상태이면 제2 레벨의 제2 신호를 출력하는 응답기.
9. 제7항에 있어서,

   디코더를 더 포함하고,

   상기 디코더는 상기 카운터의 카운트값들을 디코딩하고 디코더 출력들을 상기 메모리 셀에 출력하고,

   상기 메모리 셀은 상기 디코더 출력들에 의해 선택된 상기 식별 번호의 각 비트들을 출력하는 응답기.
10. 제7항에 있어서,

    선택부;

    제1 페이지 번호를 보유하는 제1 페이지 번호 설정부; 및

    제2 페이지 번호를 보유하는 제2 페이지 번호 설정부

    를 더 포함하고,

    상기 선택부는 상기 제1 페이지 번호 및 상기 제2 페이지 번호 중 어느 하나를 상기 초기값으로서 상기 카운터에 설정하는 응답기.
11. 제7항에 있어서,

    상기 제1 클럭 펄스들의 간격은 상기 제2 클럭 펄스들의 간격과 상이한 응답기.
12. 제7항에 있어서,

    상기 제1 클럭 펄스들의 간격은 상기 제2 클럭 펄스들의 간격보다 긴 응답기.
13. 제7항에 있어서,

    상기 응답기는 상기 제1 클럭 펄스들 및 상기 제2 클럭 펄스들을 ASK 변조에 의해 변조하여 수신하는 응답기.

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