KR100902589B1 - Method for manufacturing in semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 반도체소자의 제조방법은 로직영역 및 고전압영역이 정의된 기판이 제공되는 단계와, 상기 기판의 고전압 영역에 제1 및 제2 웰영역을 각각 형성하는 단계와, 상기 제1 및 제2 웰영역 각각에 제1 및 제2 드리프트 영역을 형성하는 단계와, 상기 제1 및 제2 드리프트 영역 상에 고전압용 게이트 산화막을 형성하는 단계와, 상기 제1 및 제2 웰영역 각각에 형성된 제1 및 제2 드리프트 영역을 제외한 상기 고전압 영역 상에 중전압용 게이트 산화막을 형성하는 단계와, 상기 기판의 로직영역에 로직용 제1 및 제2 웰영역을 각각 형성하는 단계와, 상기 로직용 제1 및 제2 웰영역 상에 로직용 게이트 산화막을 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing a semiconductor device, the method of manufacturing a semiconductor device according to the present invention comprises the steps of providing a substrate defining a logic region and a high voltage region, and the first and second well region in the high voltage region of the substrate Forming the first and second drift regions in the first and second well regions, respectively, forming a high voltage gate oxide layer on the first and second drift regions, Forming a medium voltage gate oxide layer on the high voltage region except for the first and second drift regions formed in each of the first and second well regions, and forming a logic first and second well regions in the logic region of the substrate. And forming logic gate oxide layers on the logic first and second well regions, respectively.

로직영역, 게이트 산화막 Logic region, gate oxide

Description

반도체 소자의 제조방법{Method for manufacturing in semiconductor device}Method for manufacturing in semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 고전압(HV) CMOS와 로직 소자(Logic Device)가 병합된 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a high voltage (HV) CMOS and a logic device are integrated.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 고전압(HV) CMOS와 로직 소자(Logic Device)가 병합된 반도체 소자의 제조 방법에 있어서, 고전압(HV), 중전압(MV) 및 저전압(LV)용 반도체 소자를 동시에 형성하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in a method for manufacturing a semiconductor device in which a high voltage (HV) CMOS and a logic device are integrated, a high voltage (HV), a medium voltage (MV) and A manufacturing method of a semiconductor device for simultaneously forming a semiconductor device for low voltage LV.

종래의 기술에 따른 액정 구동 집적회로(LCD Driver IC: LDI) 공정은 제어용 IC(Controller IC), 주사 구동 IC(Source Driver IC) 및 게이트 구동 IC(Gate Driver IC)가 3칩 또는 2칩으로 구성된다. In the LCD driver IC (LDI) process according to the prior art, a control IC (Controller IC), a scan driver IC (Source Driver IC) and a gate driver IC (Gate Driver IC) are composed of three or two chips. do.

최근 이동통신(Mobile)용 1칩 솔루션(Solution)이 출현하고, HV(High Voltage)/MV(Medium Voltage)/LV(Low Voltage)가 동시에 병합(Merge)된 공정을 요구하면서 새로운 개념의 LDI 공정이 개발되고 있는 상황이다.Recently, a one-chip solution for mobile communication has emerged, and a new concept of LDI process is required, requiring a process in which HV (High Voltage) / MV (Medium Voltage) / LV (Low Voltage) are simultaneously merged. This is a situation being developed.

한편, 종래 기술에 따른 로직 공정과 고전압(HV)공정, 중전압(MV) 공정, 저전압(LV)공정은 각각의 공정 개념들을 통해 구현한다. Meanwhile, the logic process, the high voltage (HV) process, the medium voltage (MV) process, and the low voltage (LV) process according to the prior art are implemented through respective process concepts.

한편, 로직 공정은 상기 중전압(MV)공정과 유사한 공정조건에서 수행되는 데, 이때, 로직 공정에 의해 형성된 로직 소자의 게이트 산화막은 중전압 공정의 게이트 산화막의 형성 공정과 유사한 공정조건 즉, 800~850℃의 온도에서 수행되는 게이트 산화막 형성공정을 통해 형성됨으로 인해, 손상이 발생하게 된다. On the other hand, the logic process is performed under similar process conditions to the medium voltage (MV) process, wherein the gate oxide film of the logic element formed by the logic process is similar to the process of forming the gate oxide film of the medium voltage process, that is, 800 Due to the formation through the gate oxide film forming process performed at a temperature of ˜850 ° C., damage occurs.

따라서, 상기와 같은 게이트 산화막의 손상으로 인해, 소자의 문턱전압의 변화를 야기시키고 소자의 웰과 웰간의 확산을 유발하여 소자의 성능을 저하시킬 수 있는 문제점이 있다. Therefore, due to the damage of the gate oxide film as described above, there is a problem that can cause a change in the threshold voltage of the device and cause diffusion between the well and the well of the device to reduce the performance of the device.

상술한 문제점을 해결하기 위한 본 발명의 목적은 로직 소자의 게이트 산화막 손상을 방지하여 소자의 성능을 향상시킬 수 있도록 하는 반도체 소자의 제조방법에 관한 것이다. An object of the present invention for solving the above-described problems relates to a method of manufacturing a semiconductor device that can prevent the gate oxide film damage of the logic device to improve the performance of the device.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은 로직영역 및 고전압영역이 정의된 기판이 제공되는 단계와, 상기 기판의 고전압 영역에 제1 및 제2 웰영역을 각각 형성하는 단계와, 상기 제1 및 제2 웰영역 각각에 제1 및 제2 드리프트 영역을 형성하는 단계와, 상기 제1 및 제2 드리프트 영역 상에 고전압용 게이트 산화막을 형성하는 단계와, 상기 제1 및 제2 웰영역 각각에 형성된 제1 및 제2 드리프트 영역을 제외한 상기 고전압 영역 상에 중전압용 게이트 산화막을 형성하는 단계와, 상기 기판의 로직영역에 로직용 제1 및 제2 웰영역을 각각 형성하는 단계와, 상기 로직용 제1 및 제2 웰영역 상에 로직용 게이트 산화막을 형성하는 단계를 포함한다. In accordance with another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including providing a substrate having a logic region and a high voltage region defined therein, and forming first and second well regions in the high voltage region of the substrate, respectively. And forming first and second drift regions in the first and second well regions, respectively, forming a high voltage gate oxide layer on the first and second drift regions, and forming the first and second drift regions. Forming a medium voltage gate oxide film on the high voltage region except for the first and second drift regions formed on each of the two well regions, and forming first and second logic regions on the logic region of the substrate, respectively. And forming a logic gate oxide layer on the logic first and second well regions.

상기 게이트 산화막은 800~850℃의 온도를 갖는 공정조건에서 형성되고, 상 기 로직용 제1 웰영역은 N형 웰영역이고, 상기 로직용 제2 웰영역은 P형 웰영역이다. The gate oxide film is formed under a process condition having a temperature of 800 to 850 ° C., wherein the first well region for logic is an N type well region, and the second well region for logic is a P type well region.

상기 고전압용 게이트 산화막은 900~950℃의 온도를 갖는 공정조건에서 형성된다. The high voltage gate oxide film is formed under process conditions having a temperature of 900 ~ 950 ℃.

이상에서와 같은 본 발명에 따른 반도체소자의 제조방법은 로직용 제1 및 제2 웰영역을 형성한 후 로직용 게이트 산화막을 형성함으로써, 800~850℃의 온도에서 수행되는 게이트 산화막 형성공정시 발생되는 손상을 방지하게 된다. 따라서, 게이트 산화막의 손상을 방지함으로써, 소자의 문턱전압변화를 최소화시키고 소자의 웰과 웰간의 확산유발을 방지하여 소자의 성능을 향상시킬 수 있는 효과가 있다. The method of manufacturing a semiconductor device according to the present invention as described above occurs after the gate oxide film forming process is performed at a temperature of 800 to 850 ° C. by forming a logic gate oxide film after forming the logic first and second well regions. To prevent damage. Therefore, by preventing the damage of the gate oxide film, it is possible to minimize the change in the threshold voltage of the device and to prevent the diffusion caused between the well and the well of the device to improve the performance of the device.

상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 제조방법에 대한 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다. An embodiment of a method of manufacturing a semiconductor device according to the present invention having the above characteristics will be described in more detail with reference to the accompanying drawings.

이하, 첨부된 도면들은 본 발명에 따른 반도체소자의 제조방법에 관한 도면들이다. Hereinafter, the accompanying drawings are views relating to a method of manufacturing a semiconductor device according to the present invention.

도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정순 서도이다. 1 to 5 are process flowcharts illustrating a method of manufacturing a semiconductor device according to the present invention.

도 1에 도시된 바와 같이, 고전압 P형영역(HPwell), 고전압 N형영역(HNwell)과, 로직영역(Logic)으로 구분 정의된 실리콘 기판(10)이 제공되고, 상기 기판(10)의 고전압 P형 영역(HPwell) 및 고전압 N형 영역(HNwell) 각각에 제1 및 제2 웰영역(12a, 12b)을 형성한다. As shown in FIG. 1, a silicon substrate 10 defined as a high voltage P-type region HPwell, a high voltage N-type region HNwell, and a logic region Logic is provided, and a high voltage of the substrate 10 is provided. First and second well regions 12a and 12b are formed in the P-type region HPwell and the high voltage N-type region HNwell, respectively.

제1 웰영역(12a)은 고전압 P형 영역(HPwell)의 일부 영역이 노출되도록 마스크를 형성한 후 P형이온의 주입공정을 수행하여 형성하고, 제2 웰영역(12b)은 고전압 N형 영역(HNwell)의 일부 영역이 노출되도록 마스크를 형성한 후 N형이온의 주입공정을 수행하여 형성한다. 한편, 제1 웰영역(12a)을 먼저 형성하는 방법이 개시되어 있지만, 제2 웰영역(12b) 형성공정을 먼저 형성할 수도 있다. The first well region 12a is formed by forming a mask to expose a portion of the high voltage P-type region HPwell, and then performing a process of implanting P-type ions, and the second well region 12b is a high-voltage N-type region The mask is formed to expose a portion of the (HNwell) and then formed by performing an implantation process of N-type ions. Meanwhile, although a method of forming the first well region 12a is disclosed first, a process of forming the second well region 12b may be formed first.

이어, 제1 및 제2 웰영역(12a, 12b) 각각에 제1 및 제2 드리프트(drift)영역(14a, 14b)을 형성한다. Subsequently, first and second drift regions 14a and 14b are formed in the first and second well regions 12a and 12b, respectively.

제1 드리프트영역(14a)은 제1 웰영역(12a)의 일부 영역이 노출되도록 마스크를 형성한 후 P형이온의 주입공정을 수행하여 형성하고, 제2 드리프트영역(14b)은 제2 웰영역(12b)의 일부 영역이 노출되도록 마스크를 형성한 후 N형이온의 주입공정을 수행하여 형성한다. 한편, 제1 드리프트 영역(14a)을 먼저 형성하는 방법이 개시되어 있지만, 제2 웰영역(12b) 형성공정을 먼저 형성할 수도 있다. The first drift region 14a is formed by forming a mask so that a portion of the first well region 12a is exposed and performing a P-type implantation process, and the second drift region 14b is a second well region A mask is formed to expose a part of the region of (12b) and then formed by performing an implantation process of N-type ions. Meanwhile, although a method of forming the first drift region 14a is disclosed first, a process of forming the second well region 12b may be formed first.

계속하여, 도 2에 도시된 바와 같이, 기판(10)에 소자분리공정을 수행하여 소자분리막(16)을 형성한다. Subsequently, as shown in FIG. 2, an element isolation process is performed on the substrate 10 to form an element isolation layer 16.

이어, 도 3에 도시된 바와 같이, 소자분리막(16)이 형성된 기판(10)상의 고 전압 P형 영역(HPwell) 및 고전압 N형 영역(HNwell) 각각에 고전압용 게이트 산화막(18a)을 형성한다. 3, a high voltage gate oxide film 18a is formed in each of the high voltage P-type region HPwell and the high voltage N-type region HNwell on the substrate 10 on which the device isolation layer 16 is formed. .

고전압용 게이트 산화막(18a)은 고전압 P형 영역(HPwell) 및 고전압 N형 영역(HNwell) 각각의 제1 및 제2 드리프트영역(14a, 14b) 상에 형성된다. The high voltage gate oxide film 18a is formed on the first and second drift regions 14a and 14b of the high voltage P-type region HPwell and the high voltage N-type region HNwell, respectively.

상기 고전압용 게이트 산화막(18a)은 기판 전면에 산화막을 증착한 후 패터닝하여 형성할 수도 있고, 산화막 형성영역만 노출되도록 마스크를 형성한 후 성장 또는 증착하여 형성할 수도 있다. 이때, 고전압용 게이트 산화막(18a)은 900~950℃의 온도에서 증착 또는 성장공정이 수행된다. The high voltage gate oxide film 18a may be formed by depositing and patterning an oxide film on the entire surface of the substrate, or by growing or depositing a mask to expose only the oxide film formation region. At this time, the high voltage gate oxide film 18a is deposited or grown at a temperature of 900 to 950 ° C.

이어, 고전압용 게이트 산화막(18a)이 형성된 고전압 P형 영역(HPwell) 및 고전압 N형 영역(HNwell) 각각에 중전압용 게이트 산화막(18b)을 형성한다. Next, a medium voltage gate oxide film 18b is formed in each of the high voltage P-type region HPwell and the high voltage N-type region HNwell on which the high voltage gate oxide film 18a is formed.

상기 중전압용 게이트 산화막(18b)은 고전압 P형 영역(HPwell) 및 고전압 N형 영역(HNwell) 각각의 고전압용 게이트 산화막(18a)이 형성되지 않는 영역 상에 형성된다. The medium voltage gate oxide film 18b is formed on a region where the high voltage gate oxide film 18a is not formed in each of the high voltage P-type region HPwell and the high voltage N-type region HNwell.

상기 중전압용 게이트 산화막(18b)은 기판 전면에 산화막을 증착한 후 패터닝하여 형성할 수도 있고, 산화막 형성영역만 노출되도록 마스크를 형성한 후 성장 또는 증착하여 형성할 수도 있다. 이때, 중전압용 게이트 산화막(18b)은 800~850℃의 온도에서 증착 또는 성장공정이 수행된다. The medium voltage gate oxide film 18b may be formed by depositing and patterning an oxide film on the entire surface of the substrate, or by growing or depositing a mask to expose only the oxide film formation region. At this time, the gate oxide film 18b for medium voltage is deposited or grown at a temperature of 800 ~ 850 ℃.

계속하여, 도 4에 도시된 바와 같이, 기판(10) 상의 로직영역(logic)상에 로직용 제1 및 제2 웰영역(20a, 20b)을 형성한다. Subsequently, as shown in FIG. 4, logic first and second well regions 20a and 20b are formed on a logic region on the substrate 10.

상기 로직용 제1 웰영역(20a)은 로직영역(Logic)의 일부 영역이 노출되도록 마스크를 형성한 후 이온주입공정을 수행하여 형성하고, 상기 로직용 제2 웰영역(20b)은 상기 로직영역(Logic)의 로직용 제1 웰영역(20a)과 소자분리막(16) 이외의 영역이 노출되도록 마스크를 형성한 후 이온주입공정을 수행하여 형성한다. The logic first well region 20a is formed by forming a mask to expose a portion of the logic region Logic and then performing an ion implantation process, and the logic second well region 20b is formed in the logic region. A mask is formed to expose regions other than the logic first well region 20a of the logic and the device isolation layer 16, and then an ion implantation process is performed.

한편, 로직용 제1 웰영역(20a)에 N형 이온이 주입되어 N형 웰영역을 형성하면, 로직용 제2 웰영역(20b)이 P형 이온이 주입되어 P형 웰영역을 형성할 수 있고, 로직용 제1 웰영역(20a)에 P형 이온이 주입되어 P형 웰영역을 형성하면, 로직용 제2 웰영역(20b)이 N형 이온이 주입되어 N형 웰영역을 형성할 수 있다. On the other hand, when N-type ions are implanted into the logic well well 20a to form an N-type well region, the P-type ions may be implanted into the logic second well region 20b to form a P-type well region. When P-type ions are implanted into the logic well well 20a to form a P-type well region, the N-type ions may be implanted into the logic second well region 20b to form an N-type well region. have.

이어, 도 5에 도시된 바와 같이, 기판(10)의 로직용 제1 및 제2 웰영역(20a, 20b)상에 로직용 게이트 산화막(18c)을 형성함으로써, 본 공정을 완료한다. Next, as shown in FIG. 5, the logic gate oxide film 18c is formed on the logic first and second well regions 20a and 20b of the substrate 10 to complete the present process.

상기 로직용 게이트 산화막(18c)은 기판 전면에 산화막을 증착한 후 패터닝하여 형성할 수도 있고, 산화막 형성영역만 노출되도록 마스크를 형성한 후 성장 또는 증착하여 형성할 수도 있다. 이때, 로직용 게이트 산화막(18c)은 800~850℃의 온도에서 증착 또는 성장공정이 수행된다. The logic gate oxide film 18c may be formed by depositing and patterning an oxide film on the entire surface of the substrate, or by growing or depositing a mask to expose only the oxide film formation region. At this time, the gate oxide film 18c for the logic is deposited or grown at a temperature of 800 to 850 ° C.

이상에서와 같은 본 발명의 반도체소자의 제조방법은 로직용 제1 및 제2 웰영역(20a,20b)을 형성한 후 로직용 게이트 산화막(18c)을 형성함으로써, 800~850℃의 온도에서 수행되는 게이트 산화막 형성 공정시 발생되는 손상을 방지하게 된다. The method of manufacturing a semiconductor device of the present invention as described above is performed at a temperature of 800 to 850 ° C. by forming the logic gate oxide layer 18c after forming the logic first and second well regions 20a and 20b. The damage generated during the gate oxide film forming process is prevented.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정순서도1 to 5 are process flowcharts illustrating a method of manufacturing a semiconductor device according to the present invention.

Claims (5)

로직영역 및 고전압영역이 정의된 기판이 제공되는 단계와,Providing a substrate on which a logic region and a high voltage region are defined; 상기 기판의 고전압 영역에 제1 및 제2 웰영역을 각각 형성하는 단계와,Forming first and second well regions in the high voltage region of the substrate, respectively; 상기 제1 및 제2 웰영역 각각에 제1 및 제2 드리프트 영역을 형성하는 단계와,Forming first and second drift regions in each of the first and second well regions; 상기 제1 및 제2 드리프트 영역 상에 고전압용 게이트 산화막을 형성하는 단계와, Forming a high voltage gate oxide layer on the first and second drift regions; 상기 제1 및 제2 웰영역 각각에 형성된 제1 및 제2 드리프트 영역을 제외한 상기 고전압 영역 상에 중전압용 게이트 산화막을 형성하는 단계와,Forming a middle voltage gate oxide layer on the high voltage region except for the first and second drift regions formed in each of the first and second well regions; 상기 기판의 로직영역에 로직용 제1 및 제2 웰영역을 각각 형성하는 단계와,Forming first and second well regions for logic in a logic region of the substrate, respectively; 상기 로직용 제1 및 제2 웰영역 상에 로직용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법. Forming a logic gate oxide layer on the logic first and second well regions. 제1 항에 있어서, 상기 게이트 산화막은The method of claim 1, wherein the gate oxide film 800~850℃의 온도를 갖는 공정조건에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. Method for manufacturing a semiconductor device, characterized in that formed under the process conditions having a temperature of 800 ~ 850 ℃. 제1 항에 있어서, According to claim 1, 상기 로직용 제1 웰영역은 N형 웰영역이고, 상기 로직용 제2 웰영역은 P형 웰영역인 것을 특징으로 하는 반도체 소자의 제조방법. And said logic first well region is an N type well region and said logic second well region is a P type well region. 삭제delete 제1 항에 있어서, 상기 고전압용 게이트 산화막은The method of claim 1, wherein the high voltage gate oxide film 900~950℃의 온도를 갖는 공정조건에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that formed under the process conditions having a temperature of 900 ~ 950 ℃.
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