KR100898649B1 - Soi substrate and method for producing same - Google Patents
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Abstract
이 SOI기판은, 반도체 단결정으로 이루어지는 지지기판과, 상기 지지기판 상에 산화막을 통해서 접합되는 반도체 단결정으로 이루어지는 활성층을 구비하고, 상기 산화막이 상기 활성층에만 형성되고, 플라즈마에칭법으로 생성한 반응성 래디컬만을 선택적으로 이용하여 상기 활성층 표면을 에칭함으로써, 상기 활성층의 두께가 10~200㎚의 범위로 형성되고 동시에 상기 활성층 전체에 있어서의 막두께의 차가 1.5㎚ 이하로 형성되어 있다. This SOI substrate comprises a support substrate made of a semiconductor single crystal and an active layer made of a semiconductor single crystal bonded to the support substrate via an oxide film, wherein only the reactive radicals formed by the plasma etching method are formed on the active layer. By selectively using and etching the surface of the active layer, the thickness of the active layer is formed in the range of 10 to 200 nm, and at the same time, the difference in the film thickness in the whole of the active layer is formed to be 1.5 nm or less.
Description
본 발명은, 수소이온 주입 기술을 이용하여 제작되는 산화막 상에 활성층을 설치한 SOI(Silicon On lnsulator) 기판과 이 기판을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a SOI (Silicon On Insulator) substrate provided with an active layer on an oxide film produced using a hydrogen ion implantation technique and a method of manufacturing the substrate.
본원은, 2004년 5월 28일에 출원된 일본국 특허 출원 제2004-159398호에 대해 우선권을 주장하고, 그 내용을 여기에 원용한다.This application claims priority with respect to Japanese Patent Application No. 2004-159398 for which it applied on May 28, 2004, and uses the content here.
종래, 우선 2장의 실리콘 웨이퍼 중 적어도 한쪽에 산화막을 형성함과 동시에, 한쪽의 실리콘 웨이퍼의 상면으로부터 수소이온 또는 희가스 이온을 주입하여 이 웨이퍼 내부에 미소 기포층(봉입층)을 형성시키고, 다음에 이 한쪽의 웨이퍼의 이온주입면을 산화막을 통해서 다른 쪽의 웨이퍼와 밀착시킨 후에, 열처리에 의해 미소 기포층을 벽개(劈開)면으로 하여 한쪽의 웨이퍼를 박막형상으로 분리하여 SOI 웨이퍼를 제조하는 방법(예를 들면, 특허 문헌 1참조.)이 개시되어 있다. 이 SOI 웨이퍼의 제조 방법에서는, 얻어진 S0I 웨이퍼의 벽개면의 결함층을 제거하는 방법으로서, 화학 기계 연마인 CMP법(Chemical Mechanical Polishing), 산소분위기중에서 열처리하여 표면 근방을 산화하는 희생 산화법, PACE법(Plasma Assisted Chemical Etching)으로 불리는 기상 에칭법이 사용되고 있다. 이 PACE법이란, SOI 웨이퍼를 사이에 두고 상하에 배치된 한 쌍의 전극과, 이들 전극간에 고주파를 인가하는 고주파 전원과, 한쪽의 전극에 SOI 웨이퍼에 대향해서 설치되어 SOI 웨이퍼 상을 자유자재로 주행 가능한 공동(空洞)을 구비하고, 이 공동 내에 플라즈마를 국재화(局在化)하여 발생시키고 이 플라즈마에 의해 활성층을 에칭하는 방법이다. 이 PACE법을 이용하여 활성층을 에칭하려면, 먼저 SOI 웨이퍼의 활성층의 두께 분포를 측정하고, 다음에 이 두께 분포에 따라 공동의 주행 속도를 제어한다. 이로 인해 활성층의 플라즈마에 폭로되는 시간이 제어되므로, 활성층 표면의 결정 결함층을 제거하면서, 활성층의 두께를 균일화할 수 있게 되어 있다. Conventionally, first, an oxide film is formed on at least one of two silicon wafers, hydrogen ions or rare gas ions are implanted from an upper surface of one silicon wafer, and a microbubble layer (encapsulation layer) is formed inside the wafer. After the ion implantation surface of this one wafer is brought into close contact with the other wafer through an oxide film, the SOI wafer is produced by separating one wafer into a thin film with a microbubble layer as a cleaved surface by heat treatment. (See Patent Document 1, for example.). In this SOI wafer manufacturing method, as a method of removing the defect layer on the cleaved surface of the obtained SOI wafer, CMP method (Chemical Mechanical Polishing) which is chemical mechanical polishing, sacrificial oxidation method which heat-treats in oxygen atmosphere and oxidizes the surface vicinity, PACE method ( A gas phase etching method called Plasma Assisted Chemical Etching) is used. This PACE method is provided with a pair of electrodes arranged up and down with an SOI wafer interposed therebetween, a high frequency power supply for applying a high frequency between these electrodes, and one electrode facing the SOI wafer so as to be freely placed on the SOI wafer. It is a method of providing a cavity which can run, localize | generates a plasma in this cavity, generate | occur | produces it, and etching an active layer by this plasma. To etch the active layer using this PACE method, first, the thickness distribution of the active layer of the SOI wafer is measured, and then the traveling speed of the cavity is controlled in accordance with this thickness distribution. Therefore, since the time exposed to the plasma of the active layer is controlled, the thickness of the active layer can be made uniform while removing the crystal defect layer on the surface of the active layer.
그러나, 상기 종래의 특허 문헌 1에 나타난 SOI 웨이퍼의 제조 방법에서는, 공동 내에 발생한 플라즈마가, 활성층에 손상을 주지 않는 반응성 래디컬뿐만 아니라, 활성층에 손상을 주는 반응성 이온을 포함하고, 이 반응성 이온도 활성층 표면을 에칭하는 에칭으로서 이용되기 때문에, 활성층에 손상을 주는 문제점이 있었다.However, in the manufacturing method of the SOI wafer shown in the said patent document 1, the plasma which generate | occur | produced in the cavity contains not only the reactive radical which does not damage an active layer, but also the reactive ion which damages an active layer, and this reactive ion also active layer Since it is used as an etching for etching the surface, there is a problem that damages the active layer.
또, 상기 종래의 CMP법이나 희생 산화법에서는, 전면을 동시에 박막화하는 것으로부터 활성층의 두께의 면내 균일성을 개선하는 것은 불가능하며, 박막화량이 반드시 면내 균일하지 않고 초기면내 두께가 격차가 생겨, 반대로 면내 균일성을 열화시킬 우려가 있었다.In addition, in the conventional CMP method and the sacrificial oxidation method, it is impossible to improve the in-plane uniformity of the thickness of the active layer by simultaneously thinning the entire surface, and the amount of thinning is not necessarily uniform in-plane, and the initial in-plane thickness is different. There was a risk of deterioration of uniformity.
또한, 상기 종래의 특허 문헌 1에 나타난 SOI 웨이퍼의 제조 방법에서는, 웨이퍼형상이 주연에서 얇아지고 있는 것으로부터 주위면 근방까지의 접합이 행해지지 않고, 테라스 영역이라 불리는 비활성 영역(폭 1~2㎜)이 존재한다. 이 비활성 영역과 활성 영역의 경계선은 반드시 매끄럽지는 않고 요철로 되어 있으며, 특히 비활성 영역(테라스)에 섬형상으로 고립하여 혹은 반도형상으로 튀어나온 미소 활성 영역이 파티클의 발생 원인이 되었다.Moreover, in the manufacturing method of the SOI wafer shown by the said conventional patent document 1, the joining from the thing where the wafer shape becomes thin at the peripheral edge to the vicinity of a circumference | surrounding surface is not performed, and an inactive area | region called width area (1-2 mm width) ) Exists. The boundary between the inactive region and the active region is not necessarily smooth but is irregular, and in particular, the micro-active region protruding into the island shape or protruding into the peninsular shape in the inactive region (terrace) has become a cause of particle generation.
(특허 문헌 1)일본국 특허공개 평11-102848호공보(청구항1, 단락(0016), 단락(0021), 단락(0030))(Patent Document 1) Japanese Patent Application Laid-Open No. 11-102848 (claim 1, paragraph (0016), paragraph (0021), paragraph (0030))
본 발명의 목적은, 활성층 표면의 결정 결함층을 제거할 수 있음과 동시에, 활성층 표면에 손상을 주는 일 없이, 활성층 전체에 있어서의 막두께의 격차를 저감하여 활성층의 막두께를 균일화할 수 있는 SOI 기판 및 그 제조 방법을 제공하는 것에 있다.An object of the present invention is to remove the crystal defect layer on the surface of the active layer and to reduce the thickness difference in the entire active layer without making damage to the surface of the active layer and to make the active layer uniform in thickness. An SOI substrate and its manufacturing method are provided.
본 발명의 다른 목적은, 접합 기판의 주연의 비활성 영역과 활성 영역의 경계선을 매끄럽게 함으로써, 파티클의 발생을 억제할 수 있는 SOI 기판 및 그 제조 방법을 제공하는 것에 있다.Another object of the present invention is to provide an SOI substrate capable of suppressing particle generation by smoothing the boundary line between the inactive region and the active region around the bonded substrate, and a method of manufacturing the same.
본 발명의 SOI 기판은, 반도체 단결정으로 이루어지는 지지 기판과, 지지 기판 상에 산화막을 통해 접합되는 반도체 단결정으로 이루어지는 활성층을 구비한 SOI 기판을 개량한 것이다. The SOI substrate of the present invention is an improvement of an SOI substrate having a support substrate made of a semiconductor single crystal and an active layer made of a semiconductor single crystal bonded to the support substrate via an oxide film.
그 특징있는 구성은, 산화막이 활성층에만 형성되고, 플라즈마 에칭법으로 생성한 반응성 래디컬만을 선택적으로 이용하여 활성층 표면을 에칭함으로써, 활성층의 두께가 10~200㎚의 범위로 형성되고, 동시에 활성층 전체에 있어서의 막두께의 차이가 1.5㎚ 이하로 형성된 것에 있다.The characteristic constitution is that an oxide film is formed only on the active layer, and the surface of the active layer is selectively etched using only reactive radicals generated by the plasma etching method, whereby the thickness of the active layer is formed in the range of 10 to 200 nm, and at the same time the entire active layer The difference in the film thickness in is formed in 1.5 nm or less.
이 SOI 기판에서는, 플라즈마 에칭법으로 생성한 반응성 래디컬만을 선택적으로 이용하여 활성층 표면을 에칭했으므로, 활성층 표면에 손상을 주는 일 없이, 활성층의 막두께의 격차를 저감하여 활성층의 막두께를 균일화할 수 있다.In this SOI substrate, the surface of the active layer was selectively etched using only reactive radicals generated by the plasma etching method, so that the thickness of the active layer can be reduced and the thickness of the active layer can be made uniform without damaging the surface of the active layer. have.
또한, 본 명세서에 있어서, 「활성층 전체에 있어서의 막두께의 격차」의 「전체」란, 활성층의 주연의 모따기부를 제외한 부분을 말한다.In addition, in this specification, the "whole" of "the gap of the film thickness in the whole active layer" means the part except the chamfer of the peripheral edge of an active layer.
본 발명의 SOI 기판의 제조 방법은, 반도체 단결정으로 이루어지는 활성층용 기판의 적어도 표면에 산화막을 형성하는 공정과, 활성층용 기판의 표면으로부터 수소이온을 주입하여 활성층용 기판 내부에 이온 주입 영역을 형성하는 공정과, 활성층용 기판을, 산화막을 통해 반도체 단결정으로 이루어지는 지지 기판에 밀착시킨 상태로 제1 열처리함으로써 활성층용 기판의 이온 주입 영역에서 지지 기판으로부터 분리하여, 지지 기판의 표면에 활성층을 형성하고 접합 기판을 제작하는 공정과, 활성층 전체에 있어서의 막두께를 측정하는 공정과, 플라즈마 에칭법으로 생성한 반응성 래디컬만을 선택적으로 이용하여 활성층의 막두께가 큰 부분을 많이 에칭하고, 또한 활성층의 막두께가 작은 부분을 적게 에칭하여, 활성층을 적어도 1OO㎚ 에칭하여 소정의 두께까지 얇게 하는 공정과, 플라즈마 에칭한 접합 기판을 제2 열처리함으로써 접합 강도를 향상하는 공정을 포함한다.The method for producing an SOI substrate of the present invention comprises the steps of forming an oxide film on at least the surface of an active layer substrate made of a semiconductor single crystal, and implanting hydrogen ions from the surface of the active layer substrate to form an ion implantation region inside the active layer substrate. The process and the first heat treatment of the active layer substrate in a state of being in close contact with the support substrate made of a semiconductor single crystal through an oxide film are separated from the support substrate in the ion implantation region of the active layer substrate, thereby forming an active layer on the surface of the support substrate and bonding By using only the process of manufacturing a substrate, the process of measuring the film thickness in the whole active layer, and only the reactive radicals produced by the plasma etching method, many parts of a large film thickness of an active layer are etched, and also the thickness of an active layer Small portions are etched less, and the active layer is etched by at least 100 nm And a step of the process for thin to thick, increase the bonding strength by a second heat treatment for plasma etching a bonded substrate.
이 SOI 기판의 제조 방법에서는, 플라즈마 에칭법으로 생성한 반응성 래디컬만을 선택적으로 이용하여 활성층의 막두께의 격차에 따라 활성층 표면을 에칭하므로, 활성층 표면, 즉 제1 열처리에 의한 이온 주입 영역에서의 분리면의 결정 결함층을 제거할 수 있음과 동시에, 활성층 표면에 손상을 주는 일 없이, 활성층의 막두께의 격차를 저감하여 활성층의 막두께를 균일화할 수 있다.In the method for manufacturing the SOI substrate, the surface of the active layer is etched according to the difference in the thickness of the active layer by selectively using only reactive radicals generated by the plasma etching method, so that it is separated from the surface of the active layer, that is, the ion implantation region by the first heat treatment. While the crystal defect layer of the surface can be removed, the thickness difference of the active layer can be reduced and the thickness of the active layer can be made uniform without damaging the surface of the active layer.
이 SOI 기판의 제조 방법에서는, 또한, 접합 기판의 주연의 비활성 영역과 활성 영역의 경계 부분을, 상기 막두께를 측정하는 공정으로 얻어진 활성층의 막두께의 두께만큼 더 플라즈마 에칭하는 공정을 포함해도 좋다.In the method for manufacturing the SOI substrate, the method may further include a step of plasma etching the boundary between the inactive region and the active region around the bonded substrate by the thickness of the active layer obtained by the step of measuring the film thickness. .
이 경우, 접합 기판의 주연의 비활성 영역과 활성 영역의 경계 부분을 더 플라즈마 에칭하는 공정을 부가함으로써, 프로세스 공정을 늘리는 일 없이, 상기 비활성 영역과 활성 영역의 경계선을 매끄럽게 할 수 있고, 이로 인해 파티클의 발생을 억제할 수 있다.In this case, by adding a step of further plasma etching the boundary between the inactive area and the active area around the bonded substrate, the boundary line between the inactive area and the active area can be smoothed without increasing the process step, thereby causing particles. Can be suppressed.
본 발명에 의하면, 산화막을 활성층에만 형성하고, 플라즈마 에칭법으로 생성한 반응성 래디컬만을 선택적으로 이용하여 활성층 표면을 에칭함으로써, 활성층의 두께를 10~200㎚의 범위로 형성하고, 동시에 활성층 전체에 있어서의 막두께의 차이를 1.5㎚ 이하로 형성했으므로, 활성층 표면에 손상을 주는 일 없이, 활성층의 격차를 저감하여 활성층의 막두께를 균일화할 수 있다. According to the present invention, the oxide layer is formed only on the active layer, and the surface of the active layer is selectively etched using only reactive radicals generated by the plasma etching method, thereby forming the thickness of the active layer in the range of 10 to 200 nm, and simultaneously in the entire active layer. Since the difference in the film thickness was formed to be 1.5 nm or less, the gap between the active layers can be reduced and the film thickness of the active layer can be made uniform without damaging the surface of the active layer.
또 적어도 표면에 산화막이 형성된 활성층용 기판의 표면으로부터 수소이온을 주입하여 활성층용 기판 내부에 이온 주입 영역을 형성하고, 활성층용 기판을 산화막을 통해 지지 기판에 밀착시킨 상태로 제1 열처리함으로써 활성층용 기판을 이온 주입 영역에서 지지 기판으로부터 분리하여 지지 기판의 표면에 활성층을 형성하여 접합 기판을 제작하고, 활성층 전체에 있어서의 막두께를 측정하고, 또한 플라즈마 에칭법으로 생성한 반응성 래디컬만을 선택적으로 이용하여 활성층 표면을 에칭하여 활성층을 소정의 두께까지 얇게 한 후에, 이 접합 기판을 제2 열처리 한다. 이로 인해, 활성층 표면의 결정 결함층을 제거할 수 있음과 동시에, 활성층 표면에 손상을 주는 일 없이, 활성층의 막두께의 격차를 저감하여 활성층의 막두께를 균일화할 수 있다. In addition, by implanting hydrogen ions from the surface of the active layer substrate having at least an oxide film on the surface to form an ion implantation region inside the active layer substrate, the active layer substrate is subjected to a first heat treatment in a state of being in close contact with the support substrate through the oxide film. The substrate is separated from the support substrate in the ion implantation region to form an active layer on the surface of the support substrate to form a bonded substrate, to measure the thickness of the entire active layer, and to selectively use only reactive radicals generated by plasma etching. The surface of the active layer is etched to thin the active layer to a predetermined thickness, and then the bonded substrate is subjected to a second heat treatment. Therefore, the crystal defect layer on the surface of the active layer can be removed, and the thickness of the active layer can be reduced and the thickness of the active layer can be made uniform without damaging the surface of the active layer.
또한 접합 기판의 주연의 비활성 영역과 활성 영역의 경계 부분을, 상기 막두께를 측정하는 공정으로 얻어진 활성층의 막두께의 두께만큼 더 플라즈마 에칭하는 공정을 상기 에칭 프로세스에 부가하면, 공정을 늘리는 일 없이, 상기 비활성 영역과 활성 영역의 경계선을 매끄럽게 할 수 있다. 이 때문에, 파티클의 발생을 억제할 수 있다.Further, if the step of plasma etching the boundary between the inactive area around the bonded substrate and the active area by the thickness of the thickness of the active layer obtained by the step of measuring the film thickness is added to the etching process, the process is not increased. In addition, the boundary between the inactive region and the active region may be smoothed. For this reason, generation | occurrence | production of a particle can be suppressed.
도 1은, 본 발명 실시 형태의 SOI 기판의 제조 방법을 공정순서대로 나타내는 도.BRIEF DESCRIPTION OF THE DRAWINGS The figure which shows the manufacturing method of the SOI board | substrate of embodiment of this invention in process order.
도 2는, 플라즈마 에칭법의 원리를 나타내는 단면 구성도.2 is a cross-sectional configuration diagram showing the principle of the plasma etching method.
도 3은, 플라즈마 에칭장치를 나타내는 단면 구성도.3 is a cross-sectional configuration diagram showing a plasma etching apparatus.
도 4는, SOI 기판을 막두께의 측정 데이터에 기초해서 플라즈마 에칭한 후에, 비활성 영역과 활성 영역의 경계 부분을 더 플라즈마 에칭하는 공정을 나타내는 도.4 is a diagram illustrating a step of further plasma etching a boundary portion between an inactive region and an active region after plasma etching the SOI substrate based on the measurement data of the film thickness.
*도면의 간단한 설명에 대한 부호의 설명** Explanation of symbols for brief description of drawings *
11 SOI 기판 12 지지 기판11
13 활성층 14 활성층용 기판13
16 이온 주입 영역 17 후육부16 Ion
18 접합 기판 21 제1 산화막18
22 제2 산화막 28 반응성 래디컬22
31 비활성 영역과 활성 영역의 경계 부분31 Inactive Areas Between Active Areas
다음에 본 발명을 실시하기 위한 최선의 형태를 도면에 기초하여 설명한다.EMBODIMENT OF THE INVENTION Next, the best form for implementing this invention is demonstrated based on drawing.
도 1에 나타내는 바와 같이, SOI 기판(11)은, 실리콘 단결정 웨이퍼로 이루어지는 지지 기판(12)과, 지지 기판(12) 상에 제1산화막(21)을 통해 접합되는 실리콘 단결정 웨이퍼로 이루어지는 활성층(13)을 구비한다. 상기 제1산화막(21)은 전기 절연성을 갖는 실리콘 산화막(SiO2막)이며, 활성층(13)의 표면뿐만 아니라 이면 및 측면을 포함하는 전면에 형성된다. 지지 기판(12)에는, 상기 산화막은 형성되지 않는다. 또 활성층(13)의 표면은, 후술하는 플라즈마 에칭법으로 생성한 반응성 래디컬(28)(도 2)만을 선택적으로 이용하여 에칭된다. 활성층(13)의 두께는 10~200㎚, 바람직하게는 10~70㎚의 범위로 형성되고, 동시에 활성층(13) 전체에 있어서의 막두께의 차이는 1.5㎚이하, 바람직하게는 1.0㎚ 이하로 형성된다. 여기서, 활성층(13)의 두께를 10~200㎚의 범위로 한정한 것은, 10㎚ 미만에서는 요철의 허용치가 활성층(13)의 두께의 약 1/10로 생각되며 1㎚ 이하로 할 필요가 있지만 현재의 플라즈마 에칭에서는 대응할 수 없고, 200㎚를 초과하면 반대로 요철의 허용치가 너무 커져서 활성층(13)의 막두께를 균일화할 수 없기 때문이다. 또 활성층(13) 전체에 있어서의 막두께의 차이를 1.5㎚ 이하로 한정한 것은, 1.5㎚를 초과하면 완전 결핍형 SOI 디바이스 구조에 있어서는 SOI 기판(11)의 면내의 각 칩에서 디바이스 동작이 안정되지 않기 때문이다.As shown in FIG. 1, the
이와 같이 구성된 SOI 기판(11)의 제조 방법을 설명한다.The manufacturing method of the SOI board |
먼저 실리콘 단결정 웨이퍼로 이루어지는 활성층용 기판(14)의 표면뿐만 아니라 이면 및 측면을 포함하는 전면에 열산화에 의해 전기 절연성을 갖는 실리콘 산화막(SiO2막)으로 이루어지는 제1산화막(21)을 형성한다(도 1(a)). 이 제1산화막(21)은 100~300㎚, 바람직하게는 120~160㎚의 두께가 되도록 형성된다. 여기서, 제1산화막(21)의 두께를 100~300㎚의 범위로 한정한 것은, 100㎚ 미만에서는 접합처리 및 접합 강결합처리에 있어서 고온시의 산화막의 유동성을 사용한 보이드 소멸이라는 효과가 작아지고, 그 결과 보이드가 발생하기 쉬워지며, 300㎚를 초과하면 매입 산화막의 균일성이 디바이스 요구보다 열화하기 때문이다. 또한, 상기 제1산화막(SiO2막)을 열산화가 안닌 CVD법에 의해 활성층용 기판의 표면에만 형성해도 좋다. 그 다음에 상기 활성층용 기판(14)의 표면으로부터 수소이온을 4×1016/㎠~1O×1O16/㎠의 도스량 및 2O~200keV의 가속 에너지로 이온 주입한다. 이로 인해 활성층용 기판(14) 내부에 이온 주입 영역(16)을 형성한다(도 1(b)). 여기서, 수소이온의 도스량을 4×1016/㎠~1O×1O16/㎠의 범위로 한정한 것은, 4×1O16/㎠ 미만에서는 벽개할 수 없고, 1O×1O16/㎠를 초과하면 수소이온 주입시에 활성층용 기판(14) 표면의 자기 박리가 발생하여 파티클이 발생하기 쉬워지기 때문이다. 또 가속 에너지를 20~200 keV의 범위로 한정한 것은, 20keV 미만에서는 플라즈마 에칭의 에칭대를 100㎚ 이상 취하면 활성층이 너무 얇아지고, 200keV를 초과하면 특수한 이온 주입 장치가 필요하게 되기 때문이다. 한편, 상기 활성층용 기판(14)과 동일 표면적을 갖는 실리콘 단결정 웨이퍼로 이루어지는 지지 기판(12)을 준비한다(도 1(c)). 이 지지 기판(12)에는 상기 산화막을 형성하지 않는다. 상기 활성층용 기판(14)을 제1산화막(21)을 통해 지지 기판(12)에 서로 겹쳐서 밀착시킨다(도 1(d)). 이 상태에서 이들 기판(12, 14)을 질소 분위기중에서 400~800℃, 바람직하게는 450~600℃로, 1~30분간, 바람직하게는 10~30분간 유지하고 제1 열처리를 실시한다. 이로 인해 활성층용 기판(14)이 수소이온의 주입 피크 위치에 상당하는 이온 주입 영역(16) 부분에서 나뉘고, 상부의 후육부(17)와 하부의 얇은 활성층(13)으로 분리한다(도 1(e)). 하부의 활성층(13)은 제1산화막(21)을 통해 지지 기판(12)에 밀착하여 접합 기판(18)이 된다(도 1(f)). First, a
다음에 이 접합기판(18)의 활성층(13) 전체에 있어서의 막두께의 격차를 막두께 측정기에 의해 측정한다. 이 막두께 측정기는, 할로겐 램프를 광원으로 하여 0.4~0.9㎛영역의 좁은 대역 필터를 사용하여 접합 기판에 조사하는 필터부와, 1024×1024 픽셀의 CCD 카메라에 의해 접합 기판 전체를 일괄처리하는 센서부와, 미리 작성된 반사스펙트럼 커브의 라이브러리와, 이 라이브러리와 취득된 각 파장의 반사 스펙트럼을 비교하는 메리트 함수를 갖는 연산부에 의해 구성된다. 할로겐 램프로부터 필터 휠을 통과한 각 파장의 광은, 집광미러에 의해 확대되어 접합 기판의 표면 상에 조사된다. 수직 입사에 의해, 조사광은 편광 및 접합 기판 상에서의 결상을 피할 수 있다. 반사광집광부는 접합 기판의 주연의 엣지부까지 명확하게 파악하기 위해서 접합 기판의 직경보다 약간 커져 있다.Next, the thickness difference in the whole
상기 막두께 측정기를 이용하여 활성층(13)의 막두께를 측정함으로써, 활성층(13)의 막두께의 격차를 측정할 수 있다. 상기 활성층(13)의 막두께를 측정할 때에, 활성층(13) 전체에 있어서의 막두께의 격차를, 활성층(13)의 중심으로부터 활성층(13) 주연까지 측정한다. 보다 바람직하게는, 활성층(13)의 반경을 R로 하고, 막두께를 측정하지 않는 주연의 링폭을 t로 할 때, 활성층(13)의 반경(R-t)의 범위 내에서 막두께를 측정한다. 이 링폭(t)은 1~3㎜, 바람직하게는 1~2㎜이다.By measuring the film thickness of the
활성층(13)의 막두께를 측정한 후, 플라즈마 에칭법에 의해 상기 막두께 데이터로부터 막두께가 큰 부분을 많이 에칭하고, 막두께가 작은 부분을 적게 에칭 하여 활성층(13)을 상기 소정의 두께까지 에칭한다(도 1(h)). 이 플라즈마 에칭법은, 도 2 및 도 3에 나타내는 바와 같이, SF6, Ar/H2, N2, O2 등의 에칭 가스를 방사파이프(23)에 도입함과 아울러, 마이크로파 발생장치(24)에 의해 발생한 주파수 2.45㎓의 마이크로파를, 도파관(26)을 통해 상기 방사파이프(23)로 이끌고, 상기 에칭 가스를 마이크로파에 의해 플라즈마화하고, 반응성 이온(27) 및 반응성 래디컬(28)을 생성하고, 이들 중 반응성 래디컬(28)만을 에천트(etchant)로 하여 분사 노즐(29)로부터 분사함으로써 활성층(13) 표면의 국부적인 에칭을 행하는 DCP(Dry Chemical Planarization)법이다.After measuring the film thickness of the
예를 들면, 에칭 가스로서 SF6을 이용하여, 이 SF6을 마이크로파에 의해서 분해·활성화하면, 다음의 반응식(1)에서 나타내는 바와 같이, SFx, F-(불소 이온) 등으로 이루어지는 반응성 이온(27)과 중성 래디컬(F*)만으로 이루어지는 반응성 래디컬(28)이 생성된다.For example, when SF 6 is used as an etching gas and this SF 6 is decomposed and activated by microwaves, as shown in the following reaction formula (1), reactive ions composed of SF x , F − (fluorine ions) and the like. The
SF6→SFx+F-+F*+··· (1) SF 6 → SF x + F - + F * + ··· (1)
반응성 이온 (27) 및 반응성 래디컬(28) 중 반응성 래디컬(28)만을 활성층(13) 표면의 소정의 부분에 국부적으로 분사하면, 다음의 반응식(2)에서 나타내는 바와 같이 화학적 반응만으로 에칭이 행해진다.When only the
Si+4F*→SiF4↑ (2)Si + 4F * → SiF 4 ↑ (2)
반응성 래디컬(8)로부터 반응성 이온(27)을 분리하고 반응성 래디컬(28)만을 분사 노즐(29)로부터 분사시키려면, 반응성 래디컬(28)에 대해서 반응성 이온(27)이 긴 거리 존재할 수 없는 특성을 이용하여, 마이크로파에 의한 플라즈마 발생 영역을 분사 노즐(29) 선단으로부터 상류측으로 이간시킨다. In order to separate the
이로 인해 반응성 래디컬(28)만을 분사시킬 수 있다. 이로 인해 반응성 이온(28)을 메인 에천트로서 이용하는 종래의 플라즈마 에칭법에서는, 반응성 이온(28)에 의해 활성층(13) 표면에 물리적인 손상을 주는 것에 대해, 반응성 래디컬(28)만을 에천트로서 이용하는 플라즈마 에칭법은 화확적 반응의 에칭이기 때문에, 활성층(13) 표면에 손상을 주지 않는다.This makes it possible to spray only the
또한, 도 4에 나타내는 바와 같이, 접합 기판(18)의 주연의 활성 영역과 비활성 영역의 경계 부분(31)의 플라즈마 에칭에 관해서는, 막두께 측정기의 데이터를 피드백하는 에칭이 아니고, 접합 기판(18)의 주연으로부터 내측으로 1~3㎜의 범위 내의 링상태의 영역, 접합 기판(18)의 형상에 따라서는 그 주연으로부터 안쪽으로 1~2㎜의 범위 내의 링상태의 영역에 존재하는 섬형상 및 반도형상의 미소 활성 영역을 에칭할 수 있도록 조건을 따로 설정한다. 구체적으로는, 활성층(13)의 막두께 데이터에 기초하여 플라즈마 에칭법에 의해 에칭한 후에(도 4(b)), 막두께의 측정 데이터에 기초하는 플라즈마 에칭 전의 활성층(13)의 두께분만큼, 상기 접합 기판(18)의 주연의 활성 영역과 비활성 영역의 경계 부분(31)을 플라즈마 에칭한다(도 4(c)). 또한, 이 플라즈마 에칭에 의해, 도 4(c)에 나타내는 바와 같이, 섬형상 또는 반도형상의 제1산화막(21)이 모두 노출하지만, 이 제1산화막(21)의 에칭 레이트는 활성층(13)의 에칭 레이트에 비해 매우 작기 때문에, 상기 경계 부분(31)의 플라즈마 에칭에서는 대부분 에칭되지 않는다. 이 섬형상 또는 반도형상의 제1산화막(21)은 후술하는 세정액에의 침지에 의해 제2산화막과 함께 에칭 제거된다.As shown in FIG. 4, the plasma etching of the
다음에 상기 표면이 평탄화된 접합 기판(18)을 산소, 질소, 아르곤 또는 이들 혼합 가스 분위기중에서 900~1200℃, 바람직하게는 1000~1150℃로, 30~180분간, 바람직하게는 60~120분간 유지하는 제2 열처리를 행하고, 활성층(13)과 지지기판(12)과의 제1산화막(21)을 통하는 접합을 강고하게 한다(도 1(j)). 여기서, 제2 열처리 온도를 900~1200℃의 범위로 한정한 것은, 900℃미만에서는 충분한 접합 강도를 얻지 못하고, 1200℃를 초과하면 슬립이 발생하기 쉽기 때문이다. 또 제2 열처 리 시간을 30~180분간의 범위로 한정한 것은, 30분간 미만에서는 충분한 접합 강도를 얻지 못하고, 180분간을 초과하면 충분한 접합 강도가 이미 얻어져 있어 공연히 생산 효율을 저하시킬 뿐이기 때문이다. Next, the bonded
또한, 제2 열처리에 의해 활성층(13) 표면을 포함하는 접합 기판(18)의 이면 및 측면에 제2산화막(22)이 형성되어 있으며, 이 접합 기판(18)을 세정액에 침지함으로써 상기 제2산화막(22)을 에칭하여 제거함과 동시에 접합 기판(18)을 세정한다. 상기 세정액으로서는, 0.1 중량% 초과 또한 50중량% 이하, 바람직하게는 0.2중량%~10중량%의 유기산과, 0.005~0.25중량%, 바람직하게는 0.005~0.10중량%의 불화수소산을 포함하는 세정액을 이용하는 것이 바람직하다. 또 유기산으로서는, 구연산, 호박산, 에틸렌디아민4초산, 주석산, 살칠산, 슈우산, 초산 또는 기산으로 이루어지는 군으로부터 선택된 1종 또는 2종 이상의 유기산을 들 수 있다. 여기서, 유기산의 농도를 0.1중량% 초과 또한 50중량% 이하로 한정한 것은, 0.1중량% 이하에서는 유기산이 너무 적어서 세정액 중에 유리(遊離)한 금속 불순물이 유기산의 분자와 착체(錯體)를 형성하지 못하고, 제2 산화막(22) 상의 금속 불순물이 활성층(13) 표면에 재부착해 버리고, 50중량%를 초과하면 제2산화막(22) 상의 미립자의 활성층(13) 표면에의 재부착량이 증가해 버리기 때문이다. 또 불화수소산의 농도를 0.005~0.25중량%의 범위로 한정한 것은, 0.005중량% 미만에서는 활성층(13) 표면의 제2산화막(22)의 박리 작용이 부족하고, 0.25중량%를 초과하면 세정액의 pH가 2 미만의 강산이 되어 세정액 중의 유기산의 해리가 억제되고, 그 착화 작용이 저하함과 동시에, 미립자의 표면 전위가 플러스가 되어, 미립자가 활성층(13) 표면에 재 부착해 버리기 때문이다. 제2 열처리를 행한 접합 기판(18)을 상기 세정액에 침지하면, 불화수소산(HF)에 의해 제2산화막(22)이 제거되고, 이 제2산화막(22) 상의 미립자 및 금속 불순물 및 제2 산화막(22) 중에 포함된 금속 불순물이 세정액 중으로 이행한다. 세정액이 0.005~0.25중량%의 불화수소산과 0.1중량% 초과 또한 50중량% 이하의 유기산을 포함한 pH4 이하의 산성 용액이기 때문에, 미립자의 표면은 활성층(13) 표면과 같은 마이너스로 하전(荷電)된다. 또, 액중에 유리한 금속불순물은 유기산의 분자와 착체를 형성하고, 금속 착염이 된다. 이 금속 착염의 착이온은 마이너스 이온이다. 이 결과, 미립자도 금속 불순물도 각각의 표면 전위가 활성층(13)의 표면 전위와 같은 마이너스가 되기 때문에, 활성층(13)에의 부착 또는 재부착이 방지된다. 세정액으로부터 활성층(13)을 끌어올리면, 청정화된 SOI 기판(11)이 얻어졌다(도 1(k)).In addition, a
또한, 활성층용 기판(14)에의 수소이온의 주입 깊이(주입 피크 위치)는, 제1산화막(21)의 두께(50~300㎚, 바람직하게는 100~200㎚), 세정에 의한 에칭량(5㎚ 이하, 바람직하게는 1㎚ 이하), 제2산화막(22)의 두께(50~300㎚, 바람직하게는 100~200㎚) 및 플라즈마 에칭법에 따르는 에칭량(100~300㎚, 바람직하게는 150~250㎚)을 고려하여 설정된다. 여기서, 플라즈마 에칭법에 따르는 에칭량을 100~300㎚의 범위로 한정한 것은, 100㎚ 미만에서는 박리의 손상이 그 후의 강가열 처리에서도 제거하지 못하고 또 평탄도의 향상을 전망할 수 없기 때문이며, 300㎚를 초과하면, 플라즈마 에칭법에 따르는 에칭 가공에 시간이 너무 걸려 생산 효율이 저하함과 동시에 반응 생성물이 많이 발생하기 때문이다. 한편, 후육부(17)의 분리면을 연삭법이나 연마법 등에 의해 평활화한다(도 1(g) 및 도 1(i)). 이로 인해 후육부(17)는 새로운 활성층용 기판(14) 또는 지지 기판(12)으로서 다시 SOI 기판(11)의 제조에 이용할 수 있다. In addition, the implantation depth (injection peak position) of hydrogen ions into the
이와 같이 제조된 SOI 기판(11)에서는, 플라즈마 에칭법으로 생성한 반응성 래디컬(28)만을 선택적으로 이용하여 활성층(13)의 막두께에 따라 활성층(13) 표면을 에칭했으므로, 활성층(13) 표면, 즉 제1 열처리에 의한 이온 주입 영역(16)에서의 분리면의 결정 결함층을 제거할 수 있음과 동시에, 활성층(13) 표면에 손상을 주는 일 없이, 활성층(13)의 막두께의 격차를 저감하여 활성층(13)의 막두께를 균일화할 수 있다. In the
(실시예)(Example)
다음에 본 발명의 실시예를 비교예와 함께 자세하게 설명한다.Next, the Example of this invention is described in detail with a comparative example.
(실시예 1)(Example 1)
도 1에 나타내는 바와 같이, 먼저 실리콘 단결정 웨이퍼로 이루어지는 외경 및 두께가 200㎜ 및 0.725㎜인 활성층용 기판(14)을 산소 분위기중에서 1000℃에서 5시간 유지하는 제1 열처리를 행하고, 활성층용기판(14)의 표면뿐만 아니라 이면 및 측면에 제1산화막(21)을 형성했다. 이 제1산화막(21)의 두께는 약 150㎚였다. 다음에, 상기 활성층용 기판(14)의 표면으로부터 수소이온을 6×1016/㎠의 도스량 및 50keV의 가속 에너지로 주입하여 활성층용 기판(14) 내부에 이온 주입 영역(16)을 형성했다(도 1(b)). 이 이온 주입 영역(16)의 깊이(주입 피크 위치)를 상기 제1 산화막(21)을 포함하여 약 500㎚로 설정했다. 한편, 상기 활성층용 기판(14)과 동일 표면적을 갖는 실리콘 단결정 웨이퍼로 이루어지는 두께 0.725㎜의 지지 기판(12)을 준비하고(도 1(c)), 이 지지 기판(12)에 상기 활성층용 기판(14)을, 제1산화막(21)을 통해 서로 겹쳐 밀착시켰다(도 1(d)). 이 상태로 이들 기판(12, 14)을 질소 분위기중에서 500℃에서 30분간 유지하고 제1 열처리를 행했다. 이로 인해 활성층용 기판(14)이 수소이온의 주입피크 위치에 상당하는 이온 주입 영역(16)의 부분에서 나뉘고, 상부의 후육부(17)와 하부의 얇은 활성층(13)으로 분리했다(도 1(e)). 하부의 활성층(13)은 제1산화막(21)을 통해 지지 기판(12)에 밀착하여 접합 기판(18)이 되었다(도 1(f)). As shown in FIG. 1, first, the first heat treatment is performed for holding the
다음에, 이 접합 기판(18)의 활성층(13) 전체에 있어서의 막두께를 막두께 측정기에 의해 측정했다. 활성층(13) 전체에 있어서의 막두께를, 활성층(13)의 중심으로부터 활성층(13) 주연에서 내측으로 2㎜의 범위 내까지 측정했다. 즉 활성층(13)의 반경이 100㎜이며, 막두께를 측정하지 않은 주연의 링폭이 2㎜이므로, 활성층(13)의 반경 98㎜의 범위 내에서 막두께를 측정했다. 활성층(13)의 막두께를 측정한 후, 플라즈마 에칭법으로 생성한 반응성 래디컬(28)(도 2)만을 선택적으로 이용하여 상기 막두께 데이터로부터 막두께가 큰 부분을 많이 에칭하고, 막두께가 작은 부분을 적게 에칭하여, 활성층(13)을 상기 소정의 두께까지 에칭했다(도 1(h)). 이 때의 최대 에칭량은 202㎚이며, 최소 에칭량은 199㎚였다. 또 접합 기판(18)의 주연의 비활성 영역과 활성 영역의 경계 부분에 대해서는, 상기 막두께의 측정 데이터에 기초하는 활성층(13)의 플라즈마 에칭 전의 활성층(13)과 거의 동일 두께분 만큼 에칭했다. 즉 에칭량이 400㎚가 되도록 에칭했다(도 4(b) 및 도 4(c)).Next, the film thickness in the whole
또한, 상기 막두께가 균일화된 접합 기판(18)을 산소 분위기중에서 1100℃에서 120분간 유지하는 제2 열처리를 행하고, 활성층(13)과 지지 기판(12)의 제1산화막(21)을 통하는 접합을 강고하게 한 후에(도 1(j)), 이 접합 기판(18)을 세정액에 침지함으로써, 제2 열처리에 의해 형성된 제2산화막(22)을 에칭하여 제거함과 동시에, 접합 기판(18)을 세정하여, 세정화된 SOI기판(11)을 얻었다(도 1(k)). 이 SOI 기판(11)을 실시예 1로 했다. 또한, 상기 세정액으로서는, 0.5중량%의 구연산으로 이루어지는 유기산과 0.01중량%의 불화수소산을 포함하는 세정액을 이용했다.In addition, a second heat treatment is performed in which the bonded
세정 후의 활성층(13)의 두께는 50㎚였다. The thickness of the
(비교예 1)(Comparative Example 1)
플라즈마 에칭법 대신에, CMP법을 이용한 것을 제외하고 실시예 1과 같게 하여 SOI 기판을 제작했다. 이 SOI 기판을 비교예 1로 했다.An SOI substrate was produced in the same manner as in Example 1 except that the CMP method was used instead of the plasma etching method. This SOI substrate was determined as Comparative Example 1.
(비교 시험 및 평가)(Comparison test and evaluation)
실시예 1 및 비교예 1의 SOI 기판의 활성층의 막두께의 차이를 측정한 바, 비교예 1에서는 5.0㎚로 컸던 것에 대해, 실시예 1에서는 1.5㎚로 작아졌다. When the difference in the film thickness of the active layer of the SOI substrate of Example 1 and the comparative example 1 was measured, in the comparative example 1, it became small as 1.5 nm in the case of being large in 5.0 nm.
또 실시예 1에 대해 비활성 영역과 활성 영역의 경계 부분을 광학 현미경으로 관찰한 결과, 섬 형상이나 반도형상의 미소 활성 영역은 소멸하고, 매끄러운 경계가 형성되어 있는 것을 알 수 있다. Moreover, as a result of observing the boundary portion between the inactive region and the active region with an optical microscope in Example 1, it can be seen that the island-like and semi-conducting microactive regions disappear and a smooth boundary is formed.
본 발명의 SOI 기판의 제조 방법에 의하면, 활성층 표면에 손상을 주는 일 없이, 활성층의 막두께의 격차를 저감하여 활성층의 막두께를 균일화할 수 있다.According to the method for producing an SOI substrate of the present invention, the thickness of the active layer can be reduced and the thickness of the active layer can be made uniform without damaging the surface of the active layer.
또한, 접합 기판의 주연의 비활성 영역과 활성 영역의 경계 부분을, 활성층의 막두께의 측정 데이터에 의하지 않고, 막두께의 측정 데이터에 기초하는 플라즈마 에칭 전의 활성층의 두께분만큼 더 플라즈마 에칭하는 공정을 에칭 프로세스에 부가하면, 공정을 늘리는 일 없이, 비활성 영역과 활성 영역의 경계선을 매끄럽게 할 수 있다. 이 때문에, 파티클의 발생을 억제할 수 있다.Further, the step of plasma etching the boundary between the inactive area around the bonded substrate and the active area of the junction substrate by the thickness of the active layer before plasma etching based on the measurement data of the film thickness without using the measurement data of the film thickness of the active layer In addition to the etching process, the boundary between the inactive region and the active region can be smoothed without increasing the process. For this reason, generation | occurrence | production of a particle can be suppressed.
이 때문에, 본 발명에서는, 활성층 표면에 손상이 거의 없고, 활성층의 막두께의 격차가 억제되어 활성층의 막두께가 균일화된 SOI 기판을 제공할 수 있다.For this reason, in the present invention, an SOI substrate can be provided in which the surface of the active layer is hardly damaged, the gap in the thickness of the active layer is suppressed, and the thickness of the active layer is uniform.
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