KR100895815B1 - Semiconductor package and method of manufacturing theereof - Google Patents
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Abstract
반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 및 제2 접속 패드들을 갖는 기판, 상기 기판상에 배치되며 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 본딩 패드 및 상기 제1 접속 패드를 전기적으로 연결하며 일부가 절곡된 절곡부를 갖는 제1 도전 부재, 상기 제1 반도체 칩상에 배치되며 제2 본딩 패드를 갖는 제2 반도체 칩 및 상기 제2 본딩 패드 및 상기 제2 접속 패드를 전기적으로 연결하는 제2 도전부재를 포함한다. 복수개가 적층 되는 반도체 칩들 중 상대적으로 하부에 배치된 반도체 칩의 본딩 패드 및 반도체 칩이 실장 되는 기판의 접속 패드를 연결하는 도전 부재의 일부를 절곡 시켜 상대적으로 상부에 배치된 반도체 칩의 본딩 패드 및 반도체 칩이 실장 되는 기판의 접속 패드를 연결하는 도전 부재가 상호 전기적으로 쇼트 되는 것을 방지한다.A semiconductor package and a method of manufacturing the same are disclosed. The semiconductor package electrically connects a substrate having first and second connection pads, a first semiconductor chip disposed on the substrate, the first semiconductor chip having a first bonding pad, the first bonding pad and the first connection pad, and partially bent. A first conductive member having a bent portion, a second semiconductor chip disposed on the first semiconductor chip and having a second bonding pad, and a second conductive member electrically connecting the second bonding pad and the second connection pad. do. Bonding pads of the semiconductor chip disposed relatively on the upper side by bending a portion of the conductive pads connecting the bonding pads of the semiconductor chip disposed on the lower portion of the plurality of stacked semiconductor chips and the connection pads of the substrate on which the semiconductor chip is mounted; The electrically conductive members connecting the connection pads of the substrate on which the semiconductor chip is mounted are prevented from being electrically shorted to each other.
반도체, 적층, 도전 부재, 반도체 칩, 본딩 패드, 접속 패드 Semiconductor, Lamination, Conductive Member, Semiconductor Chip, Bonding Pad, Connection Pad
Description
도 1은 종래 기술에 의한 적층형 패키지의 단면도이다.1 is a cross-sectional view of a laminated package according to the prior art.
도 2는 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
도 3 내지 도 7은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.3 to 7 are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.
최근 들어, 방대한 데이터를 저장 및 단시간 내 저장된 데이터를 처리하는 반도체 소자를 포함하는 반도체 패키지가 개발되고 있고, 반도체 소자를 포함하는 반도체 패키지는 퍼스널 컴퓨터, 텔레비전 수신기, 가전 제품, 정보통신 기기 등에 적용되고 있다.Recently, semiconductor packages including semiconductor devices for storing massive data and processing data stored in a short time have been developed, and semiconductor packages including semiconductor devices have been applied to personal computers, television receivers, home appliances, information and communication devices, and the like. have.
반도체 패키지는 웨이퍼와 같은 반도체 칩상에 트랜지스터, 저항, 커패시터 등과 같은 소자를 집적하여 반도체 칩을 형성하는 반도체 칩 제조 공정 및 반도체 칩을 웨이퍼로부터 개별화하여 외부 회로 기판 등과 전기적으로 접속 및 취성이 약 한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호하는 패키지 공정에 의하여 제조된다.The semiconductor package is a semiconductor chip manufacturing process for forming a semiconductor chip by integrating devices such as transistors, resistors, capacitors, etc. on a semiconductor chip such as a wafer, and a semiconductor that is weakly electrically connected and brittle with an external circuit board by individualizing the semiconductor chip from the wafer. It is manufactured by a package process that protects the chip from external shocks and / or vibrations.
최근에는 전자 제품의 소형화에 따라 반도체 패키지는 높은 집적도 및 다양한 기능이 요구되고 있으며, 이와 같은 요구에 따라서 최근에는 다양한 기능을 수행하는 복수개의 반도체 칩들이 적층된 패키지가 개발된 바 있다.Recently, with the miniaturization of electronic products, semiconductor packages require high integration and various functions, and according to such demands, a package in which a plurality of semiconductor chips performing various functions have been recently developed.
도 1은 종래 기술에 의한 적층형 패키지의 단면도이다.1 is a cross-sectional view of a laminated package according to the prior art.
도 1을 참조하면, 종래 적층형 패키지(12)는 기판(1)을 포함한다. 기판(1)의 상면 에지에는 복수개의 접속 패드(2)들이 배치되고, 기판(1)의 상면과 대향하는 하면에는 볼 랜드(3)가 배치되고, 볼 랜드(3) 상에는 솔더볼(4)이 전기적으로 접속된다.Referring to FIG. 1, a conventional stacked
기판(1)의 상면에는 제1 반도체 칩(5)이 배치된다. 제1 반도체 칩(5)은 접착 부재(미도시)에 의하여 기판(1)의 상면에 배치된다. 제1 반도체 칩(5)의 상면 에지에는 본딩 패드(미도시)가 배치되고, 본딩 패드는 제1 도전성 와이어(2)에 의하여 기판(1) 상면에 배치된 접속 패드(2)에 전기적으로 본딩 된다.The
제1 반도체 칩(5)의 상면에는 접합 부재(7)가 배치되고, 접합 부재(7) 상에는 제2 반도체 칩(8)이 배치된다. 제2 반도체 칩(8)의 상면 에지에는 본딩 패드가 배치되고, 본딩 패드는 제2 도전성 와이어(9)에 의하여 기판(1) 상면에 배치된 다른 접속 패드(2)에 전기적으로 본딩 된다.The
제1 및 제2 반도체 칩(5,8)들, 제1 및 제2 도전성 와이어(6,9)들은 에폭시 수지를 포함하는 몰딩 부재(11)에 의하여 몰딩 된다.The first and
이와 같은 구조를 갖는 종래 적층형 패키지의 경우, 제1 도전성 와이어(6) 및 제2 도전성 와이어(9)는 제1 및 제2 도전성 와이어(6,9)들을 접속 패드에 본딩하는 도중 제1 및 제2 도전성 와이어(6,9)들의 높이 및 위치 오차 또는 몰딩 부재(11)의 흐름에 의하여 빈번하게 쇼트 되는 문제점을 갖는다.In the conventional laminated package having such a structure, the first
본 발명의 하나의 목적은 적어도 2 개의 반도체 칩을 적층하고 각 반도체 칩의 본딩 패드 및 접속 패드를 도전성 와이어로 본딩할 때 각 도전성 와이어의 쇼트를 방지한 반도체 패키지를 제공함에 있다.One object of the present invention is to provide a semiconductor package in which at least two semiconductor chips are stacked and the shorting of each conductive wire is prevented when the bonding pad and the connection pad of each semiconductor chip are bonded with the conductive wire.
본 발명의 다른 목적은 적어도 2 개의 반도체 칩을 적층하고 각 반도체 칩의 본딩 패드 및 접속 패드를 도전성 와이어로 본딩할 때 각 도전성 와이어의 쇼트를 방지한 반도체 패키지의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor package in which at least two semiconductor chips are stacked and the shorting of each conductive wire is prevented when the bonding pad and the connection pad of each semiconductor chip are bonded with the conductive wire.
본 발명의 하나의 목적을 구현하기 위한 반도체 패키지는 제1 및 제2 접속 패드들을 갖는 기판, 상기 기판상에 배치되며 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 본딩 패드 및 상기 제1 접속 패드를 전기적으로 연결하며 일부가 절곡된 절곡부를 갖는 제1 도전 부재, 상기 제1 반도체 칩상에 배치되며 제2 본딩 패드를 갖는 제2 반도체 칩 및 상기 제2 본딩 패드 및 상기 제2 접속 패드를 전기적으로 연결하는 제2 도전부재를 포함한다.A semiconductor package for realizing an object of the present invention includes a substrate having first and second connection pads, a first semiconductor chip disposed on the substrate and having a first bonding pad, the first bonding pad, and the first bonding pad. A first conductive member electrically connected to the connection pad and having a bent portion partially bent, a second semiconductor chip disposed on the first semiconductor chip and having a second bonding pad, the second bonding pad, and the second connection pad. And a second conductive member electrically connected thereto.
반도체 패키지의 상기 제1 도전 부재는 상기 제1 본딩 패드에 연결되며 곡선 형상을 갖는 제1 도전부 및 상기 제1 도전부와 전기적으로 연결되며 직선 형상을 갖는 제2 도전부를 포함한다.The first conductive member of the semiconductor package includes a first conductive portion having a curved shape and connected to the first bonding pad, and a second conductive portion electrically connected to the first conductive portion and having a straight shape.
반도체 패키지의 상기 제2 도전부는 상기 기판의 상면과 평행하게 배치된다.The second conductive portion of the semiconductor package is disposed in parallel with the upper surface of the substrate.
반도체 패키지의 상기 제2 도전부는 상기 기판의 상면에 대하여 경사지게 배치된다.The second conductive portion of the semiconductor package is disposed to be inclined with respect to the upper surface of the substrate.
반도체 패키지의 상기 제1 도전부는 접착 부재에 의하여 덮이고 상기 제2 도전부는 상기 접착 부재에 대하여 노출된다.The first conductive portion of the semiconductor package is covered by an adhesive member and the second conductive portion is exposed with respect to the adhesive member.
본 발명의 다른 목적을 구현하기 위한 반도체 패키지의 제조 방법은 제1 및 제2 접속 패드들을 갖는 기판상에 제1 본딩 패드를 갖는 제1 반도체 칩을 배치하는 단계, 제1 도전 부재를 이용하여 상기 제1 본딩 패드 및 상기 제1 접속 패드를 전기적으로 본딩하는 단계, 상기 제1 도전 부재의 일부를 가압하여 절곡부를 형성하는 단계, 상기 제1 반도체 칩상에 제2 본딩 패드를 갖는 제2 반도체 칩을 배치하는 단계 및 제2 도전 부재를 이용하여 상기 제2 본딩 패드 및 상기 제2 접속 패드를 전기적으로 본딩하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, including disposing a first semiconductor chip having a first bonding pad on a substrate having first and second connection pads. Electrically bonding a first bonding pad and the first connection pad, pressing a portion of the first conductive member to form a bent portion, and forming a second semiconductor chip having a second bonding pad on the first semiconductor chip. Arranging and electrically bonding the second bonding pad and the second connection pad using a second conductive member.
상기 절곡부를 형성하는 단계에서 상기 제1 도전 부재의 일부는 상기 기판의 상부에서 상기 기판을 향하는 방향으로 가압 되어 절곡부가 형성된다.In the forming of the bent portion, a portion of the first conductive member is pressed in the direction toward the substrate from the upper portion of the substrate to form the bent portion.
상기 절곡부를 형성하는 단계는 상기 제1 도전 부재의 일부와 중첩되는 개구를 갖는 형상 가공 부재를 상기 제1 도전 부재에 정렬하는 단계 및 상기 형상 가공 부재로 상기 제1 도전 부재의 일부를 상기 기판 방향으로 가압하여 곡선 형상을 갖는 제1 도전부 및 직선 형상을 갖는 제2 도전부를 형성하는 단계를 포함한다.The forming of the bent portion may include aligning a shape processing member having an opening overlapping a portion of the first conductive member to the first conductive member, and moving the part of the first conductive member to the substrate toward the substrate. And pressing to form a first conductive portion having a curved shape and a second conductive portion having a straight shape.
상기 제1 도전 부재의 일부를 가압하는 단계에서 상기 형상 가공 부재는 상 기 기판과 접촉된다.In the pressing of a part of the first conductive member, the shape processing member is in contact with the substrate.
상기 제1 도전 부재의 일부를 가압하는 단계에서 상기 형상 가공 부재는 상기 기판과 소정 간격 이격된다.In the pressing of a portion of the first conductive member, the shape processing member is spaced apart from the substrate by a predetermined distance.
상기 제1 도전 부재의 일부를 가압하는 단계 이후, 상기 개구 내에 접착 부재를 제공하는 단계를 포함한다.After pressing a portion of the first conductive member, providing an adhesive member in the opening.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and the general knowledge in the art. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention.
반도체 패키지Semiconductor package
도 2는 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
도 2를 참조하면, 반도체 패키지(100)는 기판(10), 제1 반도체 칩(20), 제1 도전 부재(30), 제2 반도체 칩(40) 및 제2 도전 부재(50)를 포함한다. 이에 더하여, 반도체 패키지(100)는 몰딩 부재(60)를 더 포함할 수 있다.2, the
기판(10)은 몸체(12), 제1 접속 패드(12) 및 제2 접속 패드(14), 볼 랜드(16)를 포함한다. 이에 더하여, 기판(10)은 솔더볼(18)을 더 포함할 수 있다.The
몸체(12)는 플레이트 형상을 갖는 절연 기판이다. 몸체(12)의 상면에는 제1 접속 패드(12) 및 제2 접속 패드(14)가 배치된다. 본 실시예에서, 제1 접속 패 드(12) 및 제2 접속 패드(14)는 몸체(12)의 양쪽 에지에 각각 배치될 수 있다. 제1 접속 패드(12)는 제2 접속 패드(14)보다 내측에 배치되고, 제2 접속 패드(14)는 제1 접속 패드(12)의 외측에 배치된다.The
볼 랜드(16)는 몸체(12)의 상면과 대향 하는 하면에 배치된다. 볼 랜드(16)는 도전성 비아(미도시) 등을 통해 제1 접속 패드(12) 및/또는 제2 접속 패드(14)에 전기적으로 연결된다.The
솔더볼(18)은 볼 랜드(16)와 전기적으로 접속된다. 솔더볼(18)은 외부 기기의 단자와 전기적으로 접속된다.The
제1 반도체 칩(20)은 기판(10)의 상면 중앙부에 배치된다. 본 실시예에서, 제1 반도체 칩(20)은 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다. 제1 반도체 칩(20)은 제1 접합 부재(15)에 의하여 기판(10)의 상면 중앙부에 부착된다. 제1 접합 부재(15)는 접착제 또는 양면 접착 테이프 등일 수 있다.The
제1 반도체 칩(20)은 제1 본딩 패드(26)를 포함한다. 제1 본딩 패드(26)는제1 반도체 칩(20)의 양쪽 에지에 각각 배치되며, 제1 본딩 패드(26)는 기판(10)에 형성된 제1 접속 패드(12)에 대응한다.The
제1 도전 부재(30)는 제1 반도체 칩(20)의 제1 본딩 패드(26) 및 기판(10)의 제1 접속 패드(12)와 전기적으로 연결된다. 본 실시예에서, 제1 도전 부재(30)는, 예를 들어, 도전성 와이어 일 수 있다. 제1 도전 부재(30)를 통해 제1 반도체 칩(20)의 데이터 저장부로 데이터가 입/출력 또는 데이터 처리부에서 처리된 데이 터가 출력된다.The first
제1 도전 부재(30)의 일부에는 후술 될 제2 도전 부재(50)와의 전기적 쇼트를 방지하기 위해서 절곡부(35)가 형성된다.A portion of the first
본 실시예에서, 제1 도전 부재(30)는 절곡부(35)에 의하여 제1 도전부(33) 및 제2 도전부(36)로 구분된다.In the present exemplary embodiment, the first
제1 도전부(33)의 단부는 제1 반도체 칩(20)의 제1 본딩 패드(26)와 전기적으로 연결되며, 제1 도전부(33)는, 예를 들어, 곡선 형상을 갖는다.An end portion of the first
제2 도전부(36)의 단부는 기판(10)의 제1 접속 패드(12)와 전기적으로 연결되며, 제2 도전부(33)는, 예를 들어, 직선 형상을 갖는다.An end portion of the second
절곡부(35)는 곡선 형상을 갖는 제1 도전부(33) 및 직선 형태의 제2 도전부(33)가 만나는 부분에 형성된다.The
한편, 직선 형상을 갖는 제2 도전부(33)는 기판(10)의 상면과 접촉 및 기판(10)의 상면과 평행하게 배치될 수 있다. 제2 도전부(33)를 기판(10)의 상면과 접촉 및 기판(10)의 상면과 평행하게 배치할 경우, 후술될 제2 도전 부재(50) 및 제1 도전 부재(30)의 쇼트를 방지할 수 있다.Meanwhile, the second
이와 다르게, 직선 형상을 갖는 제2 도전부(33)는 기판(10)의 상면에 대하여 경사지게 배치될 수 있다. 제2 도전부(33)를 기판(10)의 상면에 대하여 경사지게 배치할 경우, 제1 도전 부재(30)가 절곡 되는 도중 과도하게 제1 도전 부재(30)에 과도한 힘이 인가되는 것을 방지하여 제1 도전 부재(30)의 단선을 방지할 수 있다.Alternatively, the second
한편, 제1 반도체 칩(20) 및 후술 될 제2 반도체 칩(40) 사이에는 제2 접합 부재(45)가 배치된다.Meanwhile, a
제2 접합 부재(45)는 제1 본딩 패드(26)가 형성된 제1 반도체 칩(20)의 상면 및 제1 반도체 칩(20)의 측면을 함께 덮는다. 이에 더하여, 제2 접합 부재(45)는 제1 본딩 패드(26)와 연결된 제1 도전 부재(30)의 제1 도전부(33)도 함께 덮어 후술 될 제2 도전 부재(50)와 제1 도전부(33)의 전기적 쇼트를 다시 한번 방지한다.The
제2 반도체 칩(40)은 제2 접합 부재(45) 상에 배치되어 제2 반도체 칩(40) 및 제1 반도체 칩(20)은 상호 오버랩된다. 본 실시예에서, 제2 반도체 칩(40)은 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.The
제2 반도체 칩(40)의 상면에는 제2 본딩 패드(46)가 배치된다. 제2 본딩 패드(46)는, 예를 들어, 제2 반도체 칩(40)의 에지에 배치된다.The
제2 도전 부재(50)는 제2 반도체 칩(40)의 상면에 형성된 제2 본딩 패드(46) 및 기판(10)의 제2 접속 패드(14)를 전기적으로 연결한다. 본 실시예에서, 제2 도전 부재(50)는, 예를 들어, 도전성 와이어 일 수 있다.The second
제2 본딩 패드(46) 및 제2 접속 패드(14)를 전기적으로 연결하는 제2 도전 부재(50)는, 예를 들어, 곡선 형상을 갖는다. 비록 본 실시예에서는 제2 도전 부재(50)가 곡선 형상을 갖지만, 제1 본딩 패드(26) 및 제1 접속 패드(12)를 전기적으로 연결하는 제1 도전 부재(30)가 절곡부(35)에 의하여 절곡 되고, 더욱이 제2 접합 부재(45)에 의하여 제1 도전 부재(30)의 일부가 매립되기 때문에 제1 도전 부재(30) 및 제2 도전 부재(50)의 전기적으로 쇼트는 방지된다.The second
몰딩 부재(60)는 제1 반도체 칩(20), 제2 반도체 칩(40), 제1 도전 부재(30) 중 노출된 제2 도전부(36) 및 제2 도전 부재(50)를 몰딩한다. 몰딩 부재(60)는, 예를 들어, 에폭시 수지를 포함할 수 있다.The
반도체 패키지의 제조 방법Manufacturing method of semiconductor package
도 3 내지 도 7은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.3 to 7 are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
도 3을 참조하면, 반도체 패키지를 제조하기 위해서, 기판(10) 상에 제1 반도체 칩(20)이 배치된다.Referring to FIG. 3, in order to manufacture a semiconductor package, a
기판(10)은 몸체(12), 제1 접속 패드(12) 및 제2 접속 패드(14), 볼 랜드(16)를 갖는다. 몸체(12)는 플레이트 형상을 갖는 절연 기판으로, 몸체(12)의 상면에는 제1 접속 패드(12) 및 제2 접속 패드(14)가 형성된다. 구체적으로, 제1 접속 패드(12) 및 제2 접속 패드(14)는 기판(10)의 몸체(12)의 양쪽 에지에 각각 형성된다.The
본 실시예에서, 몸체(12)의 양쪽 에지에 각각 형성된 제1 접속 패드(12)들 사이의 간격을 제1 간격(D1)으로 정의하기로 한다.In this embodiment, the interval between the
볼 랜드(16)는 몸체(12)의 상면과 대향 하는 하면 상에 형성된다. 볼 랜드(16)는 도전성 비아(미도시) 등을 통해 제1 접속 패드(12) 및/또는 제2 접속 패드(14)에 전기적으로 연결된다.The
제1 반도체 칩(20)은 박막 처리 공정을 이용하여 제조된다. 박막 처리 공정 을 이용하여 제1 반도체 칩(20)에는 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시)가 형성된다. 제1 반도체 칩(20)의 표면에는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된 제1 본딩 패드(26)들이 형성된다. 본 실시예에서, 제1 본딩 패드(26)들은 제1 반도체 칩(20)의 양쪽 에지에 각각 형성된다.The
이하, 제1 반도체 칩(20)의 양쪽 에지에 형성된 제1 본딩 패드(26)들 사이의 간격을 제2 간격(D2)으로 정의하기로 한다.Hereinafter, an interval between the
제1 반도체 칩(20)은 기판(10)의 상면 중앙부에 형성되며, 제1 반도체 칩(20) 및 기판(10)의 사이에는 제1 접합 부재(15)가 배치되고, 제1 반도체 칩(20) 및 기판(10)은 제1 접합 부재(15)에 의하여 상호 부착된다. 제1 접합 부재(15)는 접착제 또는 양면 접착 테이프 등일 수 있다.The
제1 반도체 칩(20)이 기판(10)의 상면에 부착된 후, 제1 반도체 칩(20)의 제1 본딩 패드(26) 및 기판(10)의 제1 접속 패드(12)는 제1 도전 부재(30)에 의하여 전기적으로 연결된다. 본 실시예에서, 제1 도전 부재(30)는 도전성 와이어 일 수 있다. 제1 도전 부재(30)를 통해 제1 반도체 칩(20)의 데이터 저장부로 데이터가 입/출력 또는 데이터 처리부에서 처리된 데이터가 출력된다.After the
도 4는 도 3에 도시된 제1 도전 부재의 형상을 가공하기 위한 형상 가공 부재를 도시한 평면도이다. 도 5는 도 4의 I-I' 선을 따라 절단한 단면도이다.FIG. 4 is a plan view showing a shape processing member for processing the shape of the first conductive member shown in FIG. 3. FIG. 5 is a cross-sectional view taken along the line II ′ of FIG. 4.
도 4 및 도 5를 참조하면, 도 3에 도시된 제1 도전 부재(30)의 형상을 가공하기 위한 형상 가공 부재(100)는 복수개의 개구(110)들이 매트릭스 형태로 배치된 플레이트 형상을 갖는다.4 and 5, the
본 실시예에서, 각 개구(110)들에는 도 3에 도시된 제1 도전 부재(30)를 갖는 기판(10)이 정렬된다. 본 실시예에서, 형상 가공 부재(100)의 개구(110)들의 폭을 D3이라 정의하기로 한다.In this embodiment, the
형상 가공 부재(100)의 개구(110)들의 폭 D3은 기판(10)의 제1 접속 패드(12)들 사이의 제1 간격 D1 보다는 작고 제1 반도체 칩(20)의 제1 본딩 패드(26)들 사이의 제2 간격 D2 보다는 크게 형성된다.The width D3 of the
도 6은 도 4에 도시된 형상 가공 장치를 이용하여 제1 도전 부재의 형상을 가공한 것을 도시한 단면도이다.FIG. 6 is a cross-sectional view illustrating processing of the shape of the first conductive member using the shape processing apparatus shown in FIG. 4.
형상 가공 부재(100)가 제1 반도체 칩(20)이 형성된 기판(10) 상에 정렬된 후, 형상 가공 부재(100)는 기판(10)을 향해 이동되고, 이로 인해 제1 반도체 칩(20)의 제1 본딩 패드(26) 및 기판(10)의 제1 접속 패드(26)를 전기적으로 연결하는 제1 도전 부재(30)는 형상 가공 장치(100)에 의하여 형상이 변형되고, 이 결과 제1 도전 부재(30)에는 절곡부(33)가 형성된다.After the
형상 가공 부재(100)에 의하여 형상이 변형된 제1 도전 부재(30)는 형상 가공 부재(100)에 의하여 가압 되지 않은 부분과 형상 가공 부재(100)에 의하여 가압된 부분으로 구분된다.The first
형상 가공 부재(100)에 의하여 가압 된 부분은, 예를 들어, 직선 형상을 갖고, 형상 가공 부재(100)에 의하여 가압 되지 않은 부분은, 예를 들어, 곡선 형상을 갖게 된다.The part pressed by the
이하, 형상 가공 부재(100)에 의하여 가압 되지 않은 제1 도전 부재(30)의 곡선 부분을 제1 도전부(33)로 정의하기로 하며, 제1 도전 부재(30) 중 형상 가공 부재(100)에 의하여 형상이 변경된 직선 부분을 제2 도전부(36)로 정의하기로 하며, 제1 도전부(33)에서 제2 도전부(26)로 변경되는 부분을 절곡부(35)로 정의하기로 한다.Hereinafter, the curved portion of the first
본 실시예에서, 형상 가공 부재(100)가 제1 도전 부재(30)를 가압하여 제1 도전부(33) 및 제2 도전부(36)를 형성할 때, 형상 가공 부재(100)는, 예를 들어, 기판(10)의 상면에 접촉될 때까지 제1 도전 부재(30)를 가압할 수 있다.In the present embodiment, when the
형상 가공 부재(100)가 기판(10)의 상면에 접촉될 때까지 제1 도전 부재(30)를 가압함에 따라 제1 도전 부재(30)의 제2 도전부(36)는 기판(10)의 상면과 실질적으로 평행하게 형성되고 제1 도전 부재(30)의 제2 도전부(36)는 기판(10)의 상면에 접촉될 수 있다.As the
한편, 형상 가공 부재(100)는 제1 도전 부재(30)를 가압하여 제1 도전부(33) 및 제2 도전부(36)를 형성할 때, 형상 가공 부재(100)는 기판(10)의 상면으로부터 소정 간격 이격 된 곳까지 제1 도전 부재(30)를 가압할 수 있다.On the other hand, when the
형상 가공 부재(100)가 기판(10)의 상면으로부터 소정 간격 이격된 곳까지 제1 도전 부재(30)를 가압함에 따라 제1 도전 부재(30)의 제2 도전부(36)는 기판(10)의 상면에 대하여 경사지게 형성될 수 있다.As the
도 7은 도 6에 도시된 형상 가공 장치를 이용하여 제2 도전 부재를 형성한 것을 도시한 단면도이다.FIG. 7 is a cross-sectional view illustrating the formation of a second conductive member using the shape processing apparatus shown in FIG. 6.
도 7을 참조하면, 형상 가공 부재(100)를 이용하여 제1 도전 부재(30)의 형상을 가공하여 제1 도전부(33), 절곡부(35) 및 제2 도전부(36)를 형성한 후, 형상 가공 부재(100)의 개구(110)에는 제2 접합 부재(45)가 배치된다. 본 실시예에서, 제2 접합 부재(45)는 유동성 접착제일 수 있고, 제2 접합 부재(45)는 형상 가공 부재(100)를 이용한 스텐실 방법에 의하여 개구(110) 내에 배치될 수 있다.Referring to FIG. 7, the shape of the first
제2 접합 부재(45)는 제1 반도체 칩(20)의 상면 및 측면, 제1 도전 부재(30)의 제1 도전부(33)를 덮는다.The
도 1을 다시 참조하면, 형상 가공 부재(100)를 이용하여 제2 접합 부재(45)가 제1 반도체 칩(20)을 덮은 후, 형상 가공 부재(100)는 기판(10)으로부터 제거된다.Referring back to FIG. 1, after the
이어서, 제2 접합 부재(45) 상에는 제2 본딩 패드(46)를 갖는 제2 반도체 칩(40)이 접합 된다. 본 실시예에서, 제2 본딩 패드(46)는 제2 반도체 칩(40)의 양쪽 에지에 각각 배치된다.Subsequently, the
제2 반도체 칩(40)이 제2 접합 부재(45)에 접합 된 후, 제2 반도체 칩(40)의 제2 본딩 패드(46) 및 기판(10)의 제2 접속 패드(14)는 제2 도전 부재(50)에 의하여 전기적으로 접속된다. 본 실시예에서, 제2 도전 부재(50)는, 예를 들어, 도전성 와이어 일 수 있다.After the
본 실시예에서, 제2 본딩 패드(46) 및 제2 접속 패드(14)를 전기적으로 연결하는 제2 도전 부재(50)는 곡선 형상을 갖는다. 본 실시예에서, 비록 제2 도전 부재(50)는 곡선 형상을 갖지만, 제1 도전 부재(30)가 절곡 된 형상을 갖기 때문에 제2 도전 부재(50) 및 제1 도전 부재(30)의 전기적 쇼트는 상호 방지된다.In the present embodiment, the second
제2 도전 부재(50)를 이용하여 제2 본딩 패드(46) 및 제2 접속 패드(14)가 전기적으로 연결된 후, 제2 반도체 칩(40), 제1 및 제2 도전 부재(30,50)들은 각각 에폭시 수지를 포함하는 몰딩 부재에 의하여 몰딩 된다.After the
이어서, 기판(10)의 볼 패드(16)에는 솔더볼(18)에 본딩 되어 반도체 패키지가 제조된다.Subsequently, the
이상에서 상세하게 설명한 바에 의하면, 복수개가 적층 되는 반도체 칩들 중 상대적으로 하부에 배치된 반도체 칩의 본딩 패드 및 반도체 칩이 실장 되는 기판의 접속 패드를 연결하는 도전 부재의 일부를 절곡 시켜 상대적으로 상부에 배치된 반도체 칩의 본딩 패드 및 반도체 칩이 실장 되는 기판의 접속 패드를 연결하는 도전 부재가 상호 전기적으로 쇼트 되는 것을 방지한다.As described in detail above, a part of the conductive member connecting the bonding pads of the semiconductor chips disposed below and the connection pads of the substrate on which the semiconductor chips are mounted are bent in a relatively upper portion among the plurality of stacked semiconductor chips. The electrically conductive members connecting the bonding pads of the arranged semiconductor chips and the connection pads of the substrate on which the semiconductor chips are mounted are prevented from being electrically shorted to each other.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.
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US20060038273A1 (en) * | 2004-08-17 | 2006-02-23 | Jicun Lu | Electronic packages with dice landed on wire bonds |
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- 2007-06-26 KR KR1020070063258A patent/KR100895815B1/en not_active IP Right Cessation
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