KR100894046B1 - Circuit for inspecting liquid crystal display panel - Google Patents

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Abstract

검사 공정을 효율적으로 수행할 수 있는 액정표시패널의 검사회로가 개시된다. 액정표시패널 상에는 외부로부터 검사 신호 및 구동 신호를 수신하는 입력부 및 액정표시패널 상에 형성된 다수의 신호선에 검사 신호를 각각 출력하는 출력부가 구비된다. 입력부 및 출력부 사이에는 구동 신호에 응답하여 검사 신호를 출력부로 출력하기 위한 신호 전송부가 더 구비된다. 따라서, 검사 공정을 효율적으로 수행할 수 있고 액정표시패널의 생산성을 향상시킬 수 있다.

Figure R1020020073038

An inspection circuit of a liquid crystal display panel capable of efficiently performing an inspection process is disclosed. On the liquid crystal display panel, an input unit for receiving an inspection signal and a driving signal from the outside and an output unit for outputting the inspection signal to a plurality of signal lines formed on the liquid crystal display panel, respectively. A signal transmission unit is further provided between the input unit and the output unit to output the test signal to the output unit in response to the driving signal. Therefore, the inspection process can be performed efficiently and the productivity of the liquid crystal display panel can be improved.

Figure R1020020073038

Description

액정표시패널의 검사회로{CIRCUIT FOR INSPECTING LIQUID CRYSTAL DISPLAY PANEL}Inspection circuit of liquid crystal display panel {CIRCUIT FOR INSPECTING LIQUID CRYSTAL DISPLAY PANEL}

도 1은 본 발명의 일 실시예에 따른 검사회로를 구비하는 액정표시패널을 나타낸 도면이다.1 is a diagram illustrating a liquid crystal display panel including an inspection circuit according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 데이터측 검사회로의 구체적인 구성을 나타낸 회로도이다.FIG. 2 is a circuit diagram showing a specific configuration of the data side inspection circuit shown in FIG.

도 3은 도 2에 도시된 데이터측 검사회로의 파형도이다.FIG. 3 is a waveform diagram of the data side inspection circuit shown in FIG. 2.

도 4는 본 발명의 다른 실시예에 따른 데이터측 검사회로의 구성을 나타낸 회로도이다.4 is a circuit diagram showing the configuration of a data side inspection circuit according to another embodiment of the present invention.

도 5는 도 4에 도시된 데이터측 검사회로의 파형도이다.FIG. 5 is a waveform diagram of the data side inspection circuit shown in FIG. 4.

도 6은 도 1에 도시된 액정표시패널을 갖는 액정표시장치를 나타낸 평면도이다.6 is a plan view illustrating a liquid crystal display device having the liquid crystal display panel illustrated in FIG. 1.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

120 : 데이터측 검사회로 121 : 제1 신호 전송부120: data side inspection circuit 121: first signal transmission unit

123 : 제2 신호 전송부 125 : 제1 입력부123: second signal transmission unit 125: first input unit

127 : 제2 입력부 129 : 출력부127: second input unit 129: output unit

130 : 게이트측 검사회로 300 : 액정표시패널 130 gate inspection circuit 300 liquid crystal display panel                 

410 : 데이터측 구동 IC 430 : 게이트측 구동 IC410: data side driver IC 430: gate side driver IC

500 : 연성인쇄회로기판 600 : 액정표시장치500: flexible printed circuit board 600: liquid crystal display device

본 발명은 액정표시패널의 검사회로에 관한 것으로, 더욱 상세하게는 검사 공정을 효율적으로 수행할 수 있는 액정표시패널의 검사회로에 관한 것이다.The present invention relates to an inspection circuit of a liquid crystal display panel, and more particularly, to an inspection circuit of a liquid crystal display panel capable of performing the inspection process efficiently.

최근 들어 정보처리장치는 다양한 형태, 다양한 기능, 더욱 빨라진 정보처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보처리장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 따라서, 정보처리장치는 사용자가 처리된 정보를 육안으로 확인할 수 있도록 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.Recently, the information processing apparatus has been rapidly developed to have various forms, various functions, and faster information processing speed. Information processed in such an information processing apparatus has an electrical signal form. Therefore, the information processing apparatus needs a display apparatus that serves as an interface so that the user can visually check the processed information.

이러한 디스플레이 장치 중 액정표시장치는 액정의 광학적 성질의 변화를 시각 변화로 변환하여 디스플레이 하는 장치이다. 상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor; 이하, TFT) 기판, TFT 기판과 대향하여 구비되는 컬러필터기판 및 TFT 기판과 컬러필터기판과의 사이에 개재된 액정층으로 이루어진 액정표시패널을 포함한다.Among such display devices, a liquid crystal display device is a device for converting a change in optical properties of a liquid crystal into a change in visual display. The liquid crystal display device includes a liquid crystal display panel including a thin film transistor (TFT) substrate, a color filter substrate provided to face the TFT substrate, and a liquid crystal layer interposed between the TFT substrate and the color filter substrate. do.

상기 액정표시패널은 제1 방향으로 연장된 데이터 라인, 제1 방향과 직교하는 제2 방향으로 연장된 게이트 라인, 상기 게이트 라인과 데이터 라인에 의해 정의되는 영역에서 상기 게이트 및 데이터 라인에 연결된 TFT 및 상기 TFT와 연결된 액정 커패시터로 이루어진 다수의 단위 화소를 구비한다. The liquid crystal display panel includes a data line extending in a first direction, a gate line extending in a second direction perpendicular to the first direction, a TFT connected to the gate and the data line in a region defined by the gate line and the data line; A plurality of unit pixels made of a liquid crystal capacitor connected to the TFT are provided.                         

상기 다수의 단위 화소는 상기 액정표시패널의 표시영역에 형성되고, 상기 표시영역의 주변에 형성된 제1 및 제2 주변영역에는 상기 게이트 라인과 데이터 라인을 각각 구동하기 위한 게이트측 및 데이터측 구동회로가 배치된다. 일반적으로, 상기 제1 주변영역에는 상기 데이터 라인에 인가되는 데이터 전압을 발생하는 상기 데이터 구동회로가 배치되고, 상기 제2 주변영역에는 상기 게이트 라인에 인가되는 게이트 구동신호를 발생하는 상기 게이트 구동회로가 배치된다. 상기 게이트 구동회로 및 데이터 구동회로는 상기 TFT와 동일한 공정에 의해서 형성되거나, 칩 형태로 형성되어 상기 액정표시패널 상에 부착될 수 있다.The plurality of unit pixels are formed in a display area of the liquid crystal display panel, and gate and data side driving circuits for driving the gate line and the data line are respectively formed in the first and second peripheral areas formed around the display area. Is placed. In general, the data driving circuit for generating a data voltage applied to the data line is disposed in the first peripheral region, and the gate driving circuit for generating a gate driving signal applied to the gate line in the second peripheral region. Is placed. The gate driving circuit and the data driving circuit may be formed by the same process as that of the TFT or may be formed in a chip shape and attached to the liquid crystal display panel.

상기 데이터 및 게이트 구동회로를 칩 형태로 상기 액정표시패널 상에 부착할 경우, 상기 칩을 부착하기 이전에 상기 액정표시패널이 정상적으로 구동되는 가를 검사하는 검사 공정이 선행된다.When the data and gate driving circuits are attached to the liquid crystal display panel in the form of a chip, an inspection process for checking whether the liquid crystal display panel is normally driven before attaching the chip is preceded.

일반적으로, 상기 검사 공정은 각 단위 화소 별로 분리된 상기 데이터 라인들 및 상기 게이트 라인들이 각각 하나의 신호선에 의해서 전기적으로 연결된 상태에서 진행된다. 즉, 상기 데이터 및 게이트 라인들에 각각 검사 신호를 인가하게되면, 검사 신호를 수신하는 패드를 라인별로 각각 구비해야하기 때문에 불량률이 증가된다. 또한, 라인별로 검사 신호를 인가해야하는 번거로움이 발생된다.In general, the inspection process is performed in a state in which the data lines and the gate lines separated for each unit pixel are electrically connected to each other by one signal line. That is, when a test signal is applied to each of the data and gate lines, a failure rate increases because a pad for receiving the test signal must be provided for each line. In addition, the inconvenience of applying a test signal for each line is generated.

따라서, 검사 공정 시에는 상기 데이터 및 게이트 라인들을 하나의 신호선에 의해서 전기적으로 연결하고, 검사 공정이 종료되면, 하나로 묶여진 상기 데이터 및 게이트 라인들은 행 또는 열 방향으로 각각 분리하는 작업이 수행한다.Therefore, during the inspection process, the data and gate lines are electrically connected by one signal line, and when the inspection process is completed, the data and gate lines, which are bundled together, are separated in a row or column direction.

그러나, 이와 같은 구조는 상기 검사 공정 이후에 상기 데이터 및 게이트 라 인들을 단위 화소별로 분리하는 작업이 수행되어야 하기 때문에, 검사 공정 이외에 추가적인 시간이 증가되고, 분리하는 작업 과정에서 발생되는 불량으로 인해서 상기 액정표시장치의 전체적인 수율이 저하된다.However, such a structure requires an operation of separating the data and the gate lines for each pixel after the inspection process, so that additional time is increased in addition to the inspection process, and due to a defect generated during the separation process, The overall yield of the liquid crystal display device is lowered.

따라서, 본 발명의 목적은 검사 공정을 효율적으로 수행하기 위한 액정표시패널의 검사회로를 제공하는 것이다.Accordingly, an object of the present invention is to provide an inspection circuit of a liquid crystal display panel for efficiently performing an inspection process.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 액정표시패널의 검사회로는, 액정표시패널 상에 형성되어 외부로부터 검사 신호 및 구동 신호를 수신하는 입력부; 상기 액정표시패널 상에 형성된 다수의 신호선에 상기 검사 신호를 각각 출력하는 출력부; 및 상기 구동 신호에 응답하여 상기 검사 신호를 상기 출력부로 전송하는 신호 전송부를 포함한다.An inspection circuit of a liquid crystal display panel according to the present invention for achieving the above object of the present invention, the input unit is formed on the liquid crystal display panel for receiving the test signal and the drive signal from the outside; An output unit which outputs the test signal to a plurality of signal lines formed on the liquid crystal display panel, respectively; And a signal transmitter configured to transmit the test signal to the output unit in response to the driving signal.

이러한 액정표시패널의 검사회로에 따르면, 액정표시패널의 주변영역에는 검사 신호 및 구동 신호를 수신하는 입력부와 다수의 신호선에 검사 신호를 각각 출력하는 출력부와의 사이에서 배치되고, 구동 신호에 응답하여 검사 신호를 출력부로 전송하는 신호 전송부가 형성됨으로써 액정표시패널을 효율적으로 검사할 수 있다. According to the inspection circuit of the liquid crystal display panel, a peripheral portion of the liquid crystal display panel is disposed between an input unit for receiving an inspection signal and a driving signal and an output unit for outputting the inspection signal to a plurality of signal lines, respectively, and responds to the driving signal. As a result, a signal transmission unit for transmitting the inspection signal to the output unit is formed, thereby efficiently inspecting the liquid crystal display panel.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 검사회로를 구비하는 액정표시패널을 나 타낸 도면이다.1 is a view illustrating a liquid crystal display panel including an inspection circuit according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시패널(300)은 제1 기판(100), 상기 제1 기판(100)과 마주보는 제2 기판(200) 및 상기 제1 및 제2 기판(100, 200)과의 사이에 개재된 액정층(미도시)으로 이루어진다.Referring to FIG. 1, the liquid crystal display panel 300 according to an exemplary embodiment of the present invention may include a first substrate 100, a second substrate 200 facing the first substrate 100, and the first and the first substrates. It consists of a liquid crystal layer (not shown) interposed between 2 board | substrates 100 and 200. FIG.

상기 액정표시패널(300)은 상기 제1 기판(100)과 상기 제2 기판(200)이 마주보는 영역으로써 영상이 표시되는 표시영역(D) 및 상기 제1 기판(100)과 상기 제2 기판(200)이 마주보지 않는 영역이고 상기 표시영역(D)의 주변에 형성되는 제1 및 제2 주변영역(S1, S2)을 포함한다.The liquid crystal display panel 300 is a region where the first substrate 100 and the second substrate 200 face each other, a display area D in which an image is displayed, and the first substrate 100 and the second substrate. The area 200 is a non-facing area and includes first and second peripheral areas S1 and S2 formed around the display area D. FIG.

상기 표시영역(D)에는 다수의 단위 화소들(110)이 매트릭스 형태로 형성된다. 상기 단위 화소(110)들 각각은 제1 방향으로 연장된 데이터 라인(DL), 상기 제1 방향과 직교하는 제2 방향으로 연장된 게이트 라인(GL), 상기 데이터 라인(DL) 및 게이트 라인(GL)에 연결된 TFT(111) 및 상기 TFT(111)에 연결된 액정 커패시터(113)로 이루어진다.In the display area D, a plurality of unit pixels 110 are formed in a matrix form. Each of the unit pixels 110 may include a data line DL extending in a first direction, a gate line GL extending in a second direction perpendicular to the first direction, the data line DL, and a gate line. A TFT 111 connected to the GL and a liquid crystal capacitor 113 connected to the TFT 111.

한편, 상기 제1 주변영역(S1)에는 상기 데이터 라인(DL)의 일단에 연결되어 상기 데이터 라인(DL)으로 검사신호를 출력하는 데이터측 검사회로(120)가 형성되고, 상기 제2 주변영역(S2)에는 상기 게이트 라인(GL)의 일단에 연결되어 상기 게이트 라인(GL)으로 검사신호를 출력하는 게이트측 검사회로(130)가 형성된다.Meanwhile, a data side test circuit 120 connected to one end of the data line DL and outputting a test signal to the data line DL is formed in the first peripheral area S1, and the second peripheral area is formed. A gate side test circuit 130 connected to one end of the gate line GL and outputting a test signal to the gate line GL is formed at S2.

도 2는 도 1에 도시된 데이터측 검사회로의 구체적인 구성을 나타낸 회로도이고, 도 3은 도 1에 도시된 데이터측 검사회로의 파형도이다. 단, 도 2 및 도 3에서는 데이터측 검사회로(120)만을 설명하고, 이와 동일한 구조를 갖는 게이트측 검 사회로(130)에 대해서는 설명을 생략한다.FIG. 2 is a circuit diagram showing a specific configuration of the data side inspection circuit shown in FIG. 1, and FIG. 3 is a waveform diagram of the data side inspection circuit shown in FIG. 2 and 3, only the data side inspection circuit 120 will be described, and a description thereof will be omitted for the gate side inspection circuit 130 having the same structure.

도 2를 참조하면, 상기 데이터측 검사회로(120)는 홀수 번째 데이터 라인들(DL1)에 연결된 제1 신호 전송부(121), 짝수 번째 데이터 라인들(DL2)에 연결된 제2 신호 전송부(123)를 포함한다. 또한, 상기 제1 신호 전송부(121)는 외부로부터 제공되고 상기 홀수 번째 데이터 라인들(DL1)에 인가되는 제1 검사 신호, 상기 제1 신호 전송부(121)의 동작을 제어하는 제1 및 제2 구동신호를 각각 공급받는 제1 입력부(125)에 연결된다. 구체적으로, 상기 제1 입력부(125)는 상기 제1 검사 신호를 제공받는 제1 입력배선(125a), 상기 제1 구동신호를 제공받는 제2 입력배선(125b) 및 상기 제1 구동신호와 반전된 위상을 갖는 상기 제2 구동신호를 제공받는 제3 입력배선(125c)으로 이루어진다.Referring to FIG. 2, the data side test circuit 120 may include a first signal transmitter 121 connected to odd-numbered data lines DL1 and a second signal transmitter connected to even-numbered data lines DL2. 123). In addition, the first signal transmission unit 121 is provided from the outside and is applied to the odd-numbered data lines DL1, the first test signal, the first and the control of the operation of the first signal transmission unit 121 and The first driving unit 125 receives the second driving signals, respectively. Specifically, the first input unit 125 is inverted from the first input wiring 125a receiving the first test signal, the second input wiring 125b receiving the first driving signal, and the first driving signal. And a third input wiring 125c that receives the second driving signal having the phase inverted.

또한, 상기 제2 신호 전송부(123)는 외부로부터 제공되고 상기 짝수 번째 데이터 라인들(DL2)에 인가되는 제2 검사 신호, 상기 제2 신호 전송부(123)의 동작을 제어하는 제3 및 제4 구동신호를 제공받는 제2 입력부(127)에 연결된다. 상기 제2 입력부(127)는 상기 제2 검사 신호를 제공받는 제4 입력배선(127a), 상기 제3 구동 신호를 제공받는 제5 입력배선(127b) 및 상기 제3 구동 신호와 반전된 위상을 갖는 제4 구동 신호를 제공받는 제6 입력배선(127c)으로 이루어진다.In addition, the second signal transmitter 123 may include a second test signal provided from the outside and applied to the even-numbered data lines DL2, and third and third operations for controlling the operation of the second signal transmitter 123. The second input unit 127 receives the fourth driving signal. The second input unit 127 may be configured to be inverted with the fourth input line 127a receiving the second test signal, the fifth input line 127b receiving the third driving signal, and the third driving signal. The sixth input wiring 127c receives the fourth driving signal.

한편, 상기 데이터측 검사회로(120)는 상기 홀수 번째 및 짝수 번째 데이터 라인들(DL1, DL2)에 상기 제1 및 제2 검사 신호를 각각 출력하는 출력부(129)를 더 구비한다. 구체적으로, 상기 출력부(129)는 상기 제1 신호 전송부(121)에 연결되어 상기 제1 검사 신호를 제공받는 제1 출력배선(129a) 및 상기 제2 신호 전송부(123) 에 연결되어 상기 제2 검사 신호를 제공받는 제2 출력배선(129b)으로 이루어진다. 따라서, 상기 제1 출력배선(129a)은 상기 홀수 번째 데이터 라인들(DL1)로 상기 제1 검사 신호를 출력하고, 상기 제2 출력배선(129b)은 상기 짝수 번째 데이터 라인들(DL2)로 상기 제2 검사 신호를 출력한다.The data side test circuit 120 further includes an output unit 129 for outputting the first and second test signals to the odd-numbered and even-numbered data lines DL1 and DL2, respectively. In detail, the output unit 129 is connected to the first signal transmission unit 121 and to the first output line 129a and the second signal transmission unit 123 that receive the first test signal. The second output line 129b receives the second test signal. Accordingly, the first output line 129a outputs the first test signal to the odd-numbered data lines DL1, and the second output line 129b outputs the first-numbered data lines DL2 to the even-numbered data lines DL2. The second test signal is output.

상기 제1 신호 전송부(121)는 제1 NMOS 트랜지스터(NT1)와 제1 PMOS 트랜지스터(PT1)로 이루어진 제1 전송 게이트(TG1)를 구비한다. 상기 제1 NMOS 트랜지스터(NT1)는 소오스가 상기 제1 입력배선(125a)에 연결되고, 게이트가 상기 제2 입력배선(125b)에 연결되며, 드레인이 상기 제1 출력배선(129a)에 연결된 구조를 갖는다. 또한, 상기 제1 PMOS 트랜지스터(PT1)는 소오스가 상기 제1 입력배선(125a)에 연결되고, 게이트가 상기 제3 입력배선(125c)에 연결되며, 드레인이 상기 제1 출력배선(129a)에 연결된 구조를 갖는다.The first signal transmitter 121 includes a first transfer gate TG1 including a first NMOS transistor NT1 and a first PMOS transistor PT1. The first NMOS transistor NT1 has a structure in which a source is connected to the first input line 125a, a gate is connected to the second input line 125b, and a drain is connected to the first output line 129a. Has In addition, a source of the first PMOS transistor PT1 is connected to the first input line 125a, a gate is connected to the third input line 125c, and a drain of the first PMOS transistor PT1 is connected to the first output line 129a. It has a connected structure.

한편, 상기 제2 신호 전송부(123)는 제2 NMOS 트랜지스터(NT2)와 제2 PMOS 트랜지스터(PT2)로 이루어진 제2 전송 게이트(TG1)를 구비한다. 상기 제2 NMOS 트랜지스터(NT2)는 소오스가 상기 제4 입력배선(127a)에 연결되고, 게이트가 상기 제5 입력배선(127b)에 연결되며, 드레인이 상기 제2 출력배선(129b)에 연결된 구조를 갖는다. 또한, 상기 제2 PMOS 트랜지스터(PT2)는 소오스가 상기 제4 입력배선(127a)에 연결되고, 게이트가 상기 제6 입력배선(127c)에 연결되며, 드레인이 상기 제2 출력배선(129b)에 연결된 구조를 갖는다.Meanwhile, the second signal transmitter 123 includes a second transfer gate TG1 including the second NMOS transistor NT2 and the second PMOS transistor PT2. The second NMOS transistor NT2 has a source connected to the fourth input line 127a, a gate connected to the fifth input line 127b, and a drain connected to the second output line 129b. Has In addition, a source of the second PMOS transistor PT2 is connected to the fourth input line 127a, a gate of the second PMOS transistor PT2, and a drain of the second PMOS transistor PT2 is connected to the second output line 129b. It has a connected structure.

따라서, 상기 제2 및 제3 입력배선(125b, 125c)에 상기 제1 및 제2 구동 신호가 각각 제공되면, 상기 제1 NMOS 및 PMOS 트랜지스터(NT1, PT1)가 턴-온되면서, 상기 제1 전송 게이트(TG1)가 구동된다. 상기 제1 전송 게이트(TG1)가 구동되면, 상기 홀수 번째 데이터 라인들(DL1)이 서로 전기적으로 연결된다. 따라서, 상기 제1 입력배선(125a)을 통해 제공되는 상기 제1 검사 신호는 상기 제1 전송 게이트(TG1)를 경유하여 상기 제1 출력배선(129a)을 통해 상기 홀수 번째 데이터 라인들(DL1)로 각각 전송된다.Therefore, when the first and second driving signals are provided to the second and third input wirings 125b and 125c, respectively, the first NMOS and PMOS transistors NT1 and PT1 are turned on and the first The transfer gate TG1 is driven. When the first transfer gate TG1 is driven, the odd-numbered data lines DL1 are electrically connected to each other. Therefore, the first test signal provided through the first input line 125a may pass through the odd-numbered data lines DL1 through the first output line 129a via the first transmission gate TG1. Are sent to each.

또한, 상기 제5 및 제6 입력배선(127b, 127c)에 상기 제3 및 제4 구동 신호가 각각 제공되면, 상기 제2 NMOS 및 PMOS 트랜지스터(MT2, PT2)가 턴-온되면서, 상기 제2 전송 게이트(TG2)가 구동된다. 상기 제2 전송 게이트(TG2)가 구동되면, 상기 짝수 번째 데이터 라인들(DL2)이 서로 전기적으로 연결된다. 따라서, 상기 제4 입력배선(127a)을 통해 제공되는 상기 제2 검사 신호는 상기 제2 전송 게이트(TG2)를 경유하여 상기 제2 출력배선(129b)을 통해 상기 짝수 번째 데이터 라인들(DL2)로 각각 전송된다.In addition, when the third and fourth driving signals are respectively provided to the fifth and sixth input lines 127b and 127c, the second NMOS and PMOS transistors MT2 and PT2 are turned on, and thus the second and fourth driving signals are turned on. The transfer gate TG2 is driven. When the second transfer gate TG2 is driven, the even-numbered data lines DL2 are electrically connected to each other. Therefore, the second test signal provided through the fourth input line 127a is connected to the even-numbered data lines DL2 through the second output line 129b via the second transmission gate TG2. Are sent to each.

도 3에 도시된 바와 같이, 상기 제1 전송 게이트(TG1)와 상기 제2 전송 게이트(TG2)는 서로 교호적으로 구동된다. 따라서, 상기 제1 전송 게이트(TG1)가 턴-온되어 상기 홀수 번째 데이터 라인들(DL1)을 검사하는 제1 구간(t1) 동안 상기 제2 전송 게이트(TG2)는 턴-오프 상태를 유지한다. 또한, 상기 제2 전송 게이트(TG2)가 턴-온되어 상기 짝수 번째 데이터 라인들(DL2)을 검사하는 제2 구간(t2) 동안 상기 제1 전송 게이트(TG1)는 턴-오프 상태를 유지한다.As shown in FIG. 3, the first transfer gate TG1 and the second transfer gate TG2 are alternately driven. Therefore, the second transfer gate TG2 remains turned off during the first period t1 in which the first transfer gate TG1 is turned on to check the odd-numbered data lines DL1. . In addition, the first transfer gate TG1 remains turned off during the second period t2 during which the second transfer gate TG2 is turned on to check the even-numbered data lines DL2. .

이후, 상기 데이터 라인들(dl)의 검사가 완료되면, 상기 제1 및 제2 전송 게이트(TG1, TG2)가 모두 턴-오프 상태를 유지함으로써, 상기 각 데이터 라인들(DL) 이 전기적으로 분리된 상태로 있게된다. 따라서, 이후에 제공되는 구동 신호 및 영상 신호에 의해서 상기 데이터 라인들(DL)이 개별적으로 구동된다.Thereafter, when the inspection of the data lines dl is completed, the first and second transfer gates TG1 and TG2 are both turned off, thereby electrically separating the respective data lines DL. Will remain. Therefore, the data lines DL are individually driven by the driving signal and the image signal provided later.

여기서는, 상기 데이터 라인들(DL)은 두 개의 그룹으로 분리하여 검사하는 구조를 나타내었지만, 이는 본 발명의 일 실시예이고, 상기 데이터 라인들(DL)은 두 개 이상의 그룹으로 분리되어 각 그룹별로 검사를 진행할 수 있다.Here, although the data lines DL are divided into two groups, the structure is examined, but this is an embodiment of the present invention, and the data lines DL are divided into two or more groups, and each group is divided into two groups. The test can proceed.

도 2에서 제시된 상기 데이터측 검사회로(120)가 NMOS 및 PMOS 트랜지스터로 구성되기 때문에, 이러한 데이터측 검사회로(120)는 NMOS 및 PMOS 트랜지스터를 모두 사용하는 poly-si형 액정표시장치에 이용되는 것이 바람직하다.Since the data side inspection circuit 120 shown in FIG. 2 is composed of NMOS and PMOS transistors, the data side inspection circuit 120 is used in a poly-si type liquid crystal display device using both NMOS and PMOS transistors. desirable.

도 4는 본 발명의 다른 실시예에 따른 데이터측 검사회로의 구성을 나타낸 회로도이고, 도 5는 도 4에 도시된 데이터측 검사회로의 파형도이다. 단, 도 4 및 도 5에서는 데이터측 검사회로(140)만을 설명하고, 이와 동일한 구조를 갖는 게이트측 검사회로에 대해서는 설명을 생략한다.4 is a circuit diagram showing the configuration of a data side inspection circuit according to another embodiment of the present invention, and FIG. 5 is a waveform diagram of the data side inspection circuit shown in FIG. 4 and 5, only the data side inspection circuit 140 will be described, and a description of the gate side inspection circuit having the same structure will be omitted.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 상기 데이터측 검사회로(140)는 홀수 번째 데이터 라인들(DL1)에 연결된 제1 신호 전송부(141), 짝수 번째 데이터 라인들(DL2)에 연결된 제2 신호 전송부(143)를 포함한다. Referring to FIG. 4, the data side inspection circuit 140 according to another embodiment of the present invention may include a first signal transmitter 141 and even-numbered data lines DL2 connected to odd-numbered data lines DL1. It includes a second signal transmitter 143 connected to.

상기 제1 신호 전송부(141)는 외부로부터 제공되고 상기 홀수 번째 데이터 라인들(DL1)에 인가되는 제1 검사 신호 및 상기 제1 신호 전송부(141)의 동작을 제어하는 제1 구동 신호를 제공받는 제1 입력부(145)에 연결된다. 구체적으로, 상기 제1 입력부(145)는 상기 제1 검사 신호를 제공받는 제1 입력배선(145a) 및 상기 제1 구동 신호를 제공받는 제2 입력배선(145b)으로 이루어진다. The first signal transmitter 141 may receive a first test signal provided from the outside and applied to the odd-numbered data lines DL1 and a first driving signal for controlling an operation of the first signal transmitter 141. It is connected to the first input unit 145 provided. In detail, the first input unit 145 includes a first input line 145a receiving the first test signal and a second input line 145b receiving the first driving signal.                     

상기 제2 신호 전송부(143)는 외부로부터 제공되고 상기 짝수 번째 데이터 라인들(DL2)에 인가되는 제2 검사 신호 및 상기 제2 신호 전송부(143)의 동작을 제어하는 제2 구동 신호를 제공받는 제2 입력부(147)에 연결된다. 상기 제2 입력부(147)는 상기 제2 검사 신호를 제공받는 제3 입력배선(147a) 및 상기 제2 구동신호를 제공받는 제4 입력배선(147b)으로 이루어진다.The second signal transmitter 143 provides a second test signal provided from the outside and applied to the even-numbered data lines DL2 and a second driving signal for controlling the operation of the second signal transmitter 143. It is connected to the second input unit 147 provided. The second input unit 147 includes a third input line 147a receiving the second test signal and a fourth input line 147b receiving the second driving signal.

한편, 상기 데이터측 검사회로(140)는 상기 홀수 번째 및 짝수 번째 데이터 라인들(DL1, DL2)에 상기 제1 및 제2 검사 신호를 각각 출력하는 출력부(149)를 더 구비한다. 구체적으로, 상기 출력부(149)는 상기 제1 신호 전송부(1421)에 연결되어 상기 제1 검사 신호를 제공받는 제1 출력배선(149a) 및 상기 제2 신호 전송부(143)에 연결되어 상기 제2 검사 신호를 제공받는 제2 출력배선(149b)으로 이루어진다. 따라서, 상기 제1 출력배선(149a)은 상기 홀수 번째 데이터 라인들(DL1)로 상기 제1 검사 신호를 출력하고, 상기 제2 출력배선(149b)은 상기 짝수 번째 데이터 라인들(DL2)로 상기 제2 검사 신호를 출력한다.The data side test circuit 140 further includes an output unit 149 for outputting the first and second test signals to the odd and even data lines DL1 and DL2, respectively. In detail, the output unit 149 is connected to the first signal transmission unit 1421 and is connected to the first output wiring 149a and the second signal transmission unit 143 that receive the first test signal. The second output line 149b receives the second test signal. Accordingly, the first output line 149a outputs the first test signal to the odd-numbered data lines DL1, and the second output line 149b outputs the first test signal to the even-numbered data lines DL2. The second test signal is output.

상기 제1 신호 전송부(141)는 소오스가 상기 제1 입력배선(145a)에 연결되고, 게이트가 상기 제2 입력배선(145b)에 연결되며, 드레인이 상기 제1 출력배선(149a)에 연결되는 제1 NMOS 트랜지스터(NT1)로 이루어진다. 상기 제2 신호 전송부(143)는 소오스가 상기 제3 입력배선(147a)에 연결되고, 게이트가 상기 제4 입력배선(147b)에 연결되며, 드레인이 상기 제2 출력배선(149b)에 연결되는 제2 NMOS 트랜지스터(NT2)로 이루어진다.The first signal transmitter 141 has a source connected to the first input line 145a, a gate connected to the second input line 145b, and a drain connected to the first output line 149a. Consisting of a first NMOS transistor NT1. The second signal transmitter 143 has a source connected to the third input line 147a, a gate connected to the fourth input line 147b, and a drain connected to the second output line 149b. Consisting of a second NMOS transistor NT2.

따라서, 상기 제2 입력배선(145b)에 상기 제1 구동 신호가 제공되면, 상기 제1 NMOS 트랜지스터(NT1)가 턴-온된다. 상기 제1 NMOS 트랜지스터(NT1)가 턴-온되면, 상기 홀수 번째 데이터 라인들(DL1)이 서로 전기적으로 연결된다. 따라서, 상기 제1 입력배선(145a)을 통해 제공되는 상기 제1 검사 신호는 상기 제1 NMOS 트랜지스터(NT1)를 경유하여 상기 제1 출력배선(149a)을 통해 상기 홀수 번째 데이터 라인들(DL1)로 각각 전송된다.Therefore, when the first driving signal is provided to the second input wiring 145b, the first NMOS transistor NT1 is turned on. When the first NMOS transistor NT1 is turned on, the odd-numbered data lines DL1 are electrically connected to each other. Therefore, the first test signal provided through the first input line 145a is connected to the odd-numbered data lines DL1 through the first output line 149a via the first NMOS transistor NT1. Are sent to each.

또한, 상기 제4 입력배선(147b)에 상기 제2 구동 신호가 제공되면, 상기 제2 NMOS 트랜지스터(NT2)가 턴-온된다. 상기 제2 NMOS 트랜지스터(NT2)가 턴-온되면, 상기 짝수 번째 데이터 라인들(DL2)이 서로 전기적으로 연결된다. 따라서, 상기 제3 입력배선(147a)을 통해 제공되는 상기 제2 검사 신호는 상기 제2 NMOS 트랜지스터(NT2)를 경유하여 상기 제2 출력배선(149b)을 통해 상기 짝수 번째 데이터 라인들(DL2)로 각각 전송된다.In addition, when the second driving signal is provided to the fourth input wiring 147b, the second NMOS transistor NT2 is turned on. When the second NMOS transistor NT2 is turned on, the even-numbered data lines DL2 are electrically connected to each other. Accordingly, the second test signal provided through the third input line 147a is connected to the even-numbered data lines DL2 through the second output line 149b via the second NMOS transistor NT2. Are sent to each.

도 5에 도시된 바와 같이, 상기 제1 NMOS 트랜지스터(NT1)와 상기 제2 NMOS 트랜지스터(NT2)는 서로 교호적으로 구동된다. 따라서, 상기 제1 NMOS 트랜지스터(NT1)가 턴-온되어 상기 제1 그룹(DL1)을 검사하는 제1 구간(t1) 동안 상기 제2 NMOS 트랜지스터(NT2)는 턴-오프 상태를 유지한다. 또한, 상기 제2 NMOS 트랜지스터(NT2)가 턴-온되어 상기 제2 그룹(DL2)을 검사하는 제2 구간(t2) 동안 상기 제1 NMOS 트랜지스터(NT1)는 턴-오프 상태를 유지한다.As shown in FIG. 5, the first NMOS transistor NT1 and the second NMOS transistor NT2 are alternately driven. Therefore, the second NMOS transistor NT2 remains turned off during the first period t1 in which the first NMOS transistor NT1 is turned on to check the first group DL1. In addition, the second NMOS transistor NT2 is turned on so that the first NMOS transistor NT1 remains turned off during the second period t2 during which the second group DL2 is examined.

이후, 상기 데이터 라인들(dl)의 검사가 완료되면, 상기 제1 및 제2 NMOS 트랜지스터(NT1, NT2)가 모두 턴-오프 상태를 유지함으로써, 상기 각 데이터 라인들(DL)이 전기적으로 분리된 상태로 있게된다. 따라서, 이후에 제공되는 구동 신호 및 영상 신호에 의해서 상기 데이터 라인들(DL)이 개별적으로 구동된다.Thereafter, when the inspection of the data lines dl is completed, the first and second NMOS transistors NT1 and NT2 are both turned off, thereby electrically separating the respective data lines DL. Will remain. Therefore, the data lines DL are individually driven by the driving signal and the image signal provided later.

도 4에서는 상기 제1 및 제2 신호 전송부(141, 143)가 NMOS 트랜지스터만으로 구성되는 구조를 제시하였다. 따라서, 이러한 구조는 NMOS 트랜지스터만을 사용하는 a-si형 액정표시장치에 적용된다. 또한, 상기 제1 및 제2 신호 전송부를 PMOS 트랜지스터로 구성할 경우, 이러한 구조는 poly-si형 액정표시장치에 적용될 수 있다.In FIG. 4, a structure in which the first and second signal transmitters 141 and 143 consist of only NMOS transistors is shown. Therefore, this structure is applied to an a-si type liquid crystal display device using only NMOS transistors. In addition, when the first and second signal transmitters are configured of PMOS transistors, the structure may be applied to a poly-si type liquid crystal display device.

도 6은 도 1에 도시된 액정표시패널을 갖는 액정표시장치를 나타낸 평면도이다.6 is a plan view illustrating a liquid crystal display device having the liquid crystal display panel illustrated in FIG. 1.

도 6을 참조하면, 액정표시장치(600)는 액정표시패널(300), 상기 액정표시패널(300)의 상에 장착되는 데이터측 및 게이트측 구동 IC(410, 430), 상기 데이터측 및 게이트측 구동 IC(410, 430)에 각종 신호를 제공하는 연성인쇄회로기판(Flexible Printed Circuit; FPC)(500)을 포함한다.Referring to FIG. 6, the liquid crystal display device 600 includes a liquid crystal display panel 300, data side and gate side driving ICs 410 and 430 mounted on the liquid crystal display panel 300, and the data side and gate. A flexible printed circuit board (FPC) 500 that provides various signals to the side driving ICs 410 and 430 is included.

상기 데이터측 구동 IC(410)는 상기 데이터 라인들(DL)의 일단이 배치되는 제1 주변영역(S1)에 장착되어 상기 데이터 라인들(DL)로 영상 신호를 적절한 시기에 제공한다. 한편, 상기 게이트측 구동 IC(430)는 상기 게이트 라인들(GL)의 일단이 배치되는 제2 주변영역(S2)에 장착되어 상기 게이트 라인들(GL)로 구동 신호를 적절한 시기에 제공한다.The data side driving IC 410 is mounted in the first peripheral area S1 where one end of the data lines DL is disposed to provide an image signal to the data lines DL at an appropriate time. Meanwhile, the gate side driving IC 430 is mounted in the second peripheral region S2 where one end of the gate lines GL is disposed to provide a driving signal to the gate lines GL at an appropriate time.

상기 데이터측 구동 IC(410)는 도 1에 도시된 데이터측 검사회로(121)가 형성된 위치에 대응하여 장착되고, 상기 게이트측 구동 IC(430)는 게이트측 검사회로(130)가 형성된 위치에 대응하여 장착된다. 따라서, 상기 데이터측 검사회 로(120) 및 게이트측 검사회로(130)를 상기 액정표시패널(300) 상에 형성하더라도, 상기 액정표시패널(300)의 사이즈가 증가되는 것을 방지할 수 있다.The data side driver IC 410 is mounted corresponding to the position where the data side inspection circuit 121 shown in FIG. 1 is formed, and the gate side driver IC 430 is positioned at the position where the gate side inspection circuit 130 is formed. Correspondingly mounted. Therefore, even if the data side inspection circuit 120 and the gate side inspection circuit 130 are formed on the liquid crystal display panel 300, the size of the liquid crystal display panel 300 can be prevented from increasing.

한편, 상기 연성인쇄회로기판(500)은 상기 액정표시패널(300)의 제1 주변영역(S1)에 부착되어 외부로부터 인가된 각종 신호를 상기 데이터측 및 게이트측 구동 IC(410, 430)로 제공한다.Meanwhile, the flexible printed circuit board 500 is attached to the first peripheral region S1 of the liquid crystal display panel 300 to transmit various signals applied from the outside to the data side and gate side driving ICs 410 and 430. to provide.

여기서, 상기 데이터측 검사회로(120)의 제1 내지 제6 입력배선(125a, 125b, 125c, 127a, 127b, 127c)은 상기 데이터측 구동 IC(410)의 입력패드를 통해 외부 검사 장치로부터 검사 신호 및 구동 신호를 제공받을 수 있다. 또한, 상기 제1 내지 제6 입력배선(125a, 125b, 125c, 127a, 127b, 127c)은 상기 연성인쇄회로기판(500)과 직접적으로 연결되어 외부 검사 장치로부터 검사 신호 및 구동 신호를 제공받을 수 있다. 이는 상기 게이트측 검사회로(130)에도 동일하게 적용된다.Here, the first to sixth input wires 125a, 125b, 125c, 127a, 127b, and 127c of the data side inspection circuit 120 are inspected from an external inspection apparatus through an input pad of the data side driving IC 410. Signals and driving signals may be provided. In addition, the first to sixth input wires 125a, 125b, 125c, 127a, 127b, and 127c may be directly connected to the flexible printed circuit board 500 to receive test signals and driving signals from an external test device. have. The same applies to the gate side inspection circuit 130.

이와 같은 액정표시패널의 검사회로에 따르면, 상기 액정표시패널의 주변영역에 형성된 신호 전송부는 입력부를 통해 제공된 구동 신호에 응답하여 검사 신호를 출력부로 출력함으로써 상기 액정표시패널에 형성된 신호선들의 불량을 검사한다.According to the inspection circuit of the liquid crystal display panel, the signal transmission unit formed in the peripheral area of the liquid crystal display panel outputs the inspection signal to the output unit in response to the driving signal provided through the input unit to inspect the defects of the signal lines formed in the liquid crystal display panel. do.

따라서, 상기 검사회로는 상기 액정표시패널을 검사하는 시기에는 상기 신호선들을 서로 전기적으로 연결하여 검사하고, 검사가 완료된 후에는 별도의 공정을 수행하지 않더라도 상기 신호선들을 전기적으로 분리시킴으로써 검사 공정을 효율 적으로 수행할 수 있다.Therefore, the inspection circuit electrically connects the signal lines to each other at the time of inspecting the liquid crystal display panel and inspects them, and after the inspection is completed, the inspection circuit is electrically separated from each other even if a separate process is not performed. It can be done with

또한, 검사 공정 이외에 상기 신호선들을 분리하는 공정을 추가적으로 수행하지 않음으로써, 상기 액정표시패널의 수율을 향상시킬 수 있고 액정표시장치의 생산성을 향상시킬 수 있다.In addition, by not performing the process of separating the signal lines in addition to the inspection process, the yield of the liquid crystal display panel can be improved and the productivity of the liquid crystal display device can be improved.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

Claims (6)

액정표시패널 상에 형성되어 외부로부터 검사 신호 및 구동 신호를 수신하되, 상기 검사 신호를 수신하는 제1 입력배선과, 상기 구동 신호 중 제1 구동 신호를 수신하는 제2 입력배선과, 상기 제1 구동 신호와 반전된 위상을 갖는 제2 구동 신호를 수신하는 제3 입력배선을 포함하는 입력부;A first input wiring formed on the liquid crystal display panel to receive an inspection signal and a driving signal from the outside, the first input wiring receiving the inspection signal, a second input wiring receiving the first driving signal among the driving signals, and the first input wiring; An input unit including a third input line configured to receive a second drive signal having a phase inverted from the drive signal; 상기 액정표시패널 상에 형성된 다수의 신호선에 상기 검사 신호를 각각 출력하는 출력부; 및An output unit which outputs the test signal to a plurality of signal lines formed on the liquid crystal display panel, respectively; And 제1 전극이 상기 제1 입력배선에 연결되고, 제2 전극이 상기 제2 입력배선에 연결되며, 제3 전극이 상기 출력부에 연결된 NMOS 트랜지스터 및 제1 전극이 상기 제1 입력배선에 연결되고, 제2 전극이 상기 제3 입력배선에 연결되며, 상기 제3 전극이 상기 출력부에 연결된 PMOS 트랜지스터를 포함하고, 상기 구동 신호에 응답하여 상기 검사 신호를 상기 출력부로 전송하는 신호 전송부를 포함하는 액정표시패널의 검사회로.A first electrode is connected to the first input line, a second electrode is connected to the second input line, a third electrode is connected to the output and an NMOS transistor and a first electrode is connected to the first input line And a PMOS transistor having a second electrode connected to the third input line, and having the third electrode connected to the output unit, and a signal transmitting unit transmitting the test signal to the output unit in response to the driving signal. Inspection circuit of liquid crystal display panel. 삭제delete 삭제delete 제1항에 있어서, 상기 입력부는 상기 검사 신호를 수신하는 제1 입력배선 및 상기 구동 신호를 수신하는 제2 입력배선을 포함하고,The method of claim 1, wherein the input unit comprises a first input wiring for receiving the test signal and a second input wiring for receiving the drive signal, 상기 신호 전송부는 제1 전극이 상기 제1 입력배선에 연결되고, 제2 전극이 상기 제2 입력배선에 연결되며, 제3 전극이 상기 출력부에 연결된 트랜지스터로 이루어진 것을 특징으로 하는 액정표시패널의 검사회로.The signal transmitter may include a transistor having a first electrode connected to the first input line, a second electrode connected to the second input line, and a third electrode connected to the output unit. Inspection circuit. 제4항에 있어서, 상기 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터 중 어느 하나인 것을 특징으로 하는 액정표시패널의 검사 회로.The inspection circuit of claim 4, wherein the transistor is one of an NMOS transistor and a PMOS transistor. 제1항에 있어서, 상기 신호 전송부는 상기 다수의 신호선들 중 홀수 번째 신호선들에 상기 검사 신호를 인가하는 제1 신호 전송부 및 상기 제1 신호 전송부와 교호적으로 구동되고 짝수 번째 신호선들에 상기 검사 신호를 인가하는 제2 신호 전송부를 포함하는 것을 특징으로 하는 액정표시패널의 검사회로.The signal transmission unit of claim 1, wherein the signal transmitter is alternately driven with the first signal transmitter and the first signal transmitter to apply the test signal to odd-numbered signal lines of the plurality of signal lines. And a second signal transmission unit configured to apply the inspection signal.
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