KR100892648B1 - Internal Voltage Generating Circuit - Google Patents

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Abstract

본 발명의 내부 전압 생성 회로는 라이트 시작 신호 및 라이트 중지 신호를 입력받아 내부 전압 인에이블 신호를 출력하는 제어부; 및 상기 내부 전압 인에이블 신호에 응답하여 내부 전압을 구동시키는 내부 전압 생성부를 포함한다.The internal voltage generation circuit of the present invention includes a controller for receiving a write start signal and a write stop signal and outputting an internal voltage enable signal; And an internal voltage generator configured to drive an internal voltage in response to the internal voltage enable signal.

전압 생성 회로, 전압 강하 Voltage generating circuit, voltage drop

Description

내부 전압 생성 회로 {Internal Voltage Generating Circuit}Internal Voltage Generating Circuit

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 내부 전압 생성 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor integrated circuits, and more particularly, to internal voltage generation circuits.

디램의 저전력화와 외부 전력에 의한 영향 감소를 위하여 디램 내부의 코어 영역에는 외부에서 가해주는 전압보다 낮은 전위의 내부 전압을 인가하여 주고 있으며, 이러한 전압을 코아 전압(Vcore)이라고 한다. 상기 코아 전압(Vcore)은 셀 데이터를 증폭시키는 전압으로 사용되기 때문에 디램이 동작하는 동안 안정적인 전위를 유지하는 것이 매우 중요하지만, 최근 디램의 고속화, 저전압화로 인하여 외부의 노이즈 등이 상기 코아 전압(Vcore)에 유입되면서 안정적인 상기 코아 전압(Vcore)의 구현이 어려워지고 있다. In order to reduce the power of the DRAM and reduce the influence of external power, an internal voltage of a potential lower than an externally applied voltage is applied to the core region of the DRAM. Such a voltage is called a core voltage (Vcore). Since the core voltage Vcore is used as a voltage for amplifying cell data, it is very important to maintain a stable potential while the DRAM is operating. It is becoming difficult to implement the stable core voltage (Vcore) as it is introduced into.

상기 코아 전압(Vcore)의 사용량은 데이터를 셀에 라이트할 때 가장 크게 증가한다. 디램의 데이터를 입출력하는 라인(Lio line)의 프리차지(precharge) 전압으로 비트라인 프리차지 전압(Vblp)을 사용하는 경우, 데이터를 라이트할 때 로컬 입출력 라인(Lio line)이 데이터의 값에 따라 접지 전압 또는 상기 코아 전압(Vcore)의 레벨까지 벌어지면서 상기 코아 전압(Vcore)의 사용량이 크게 증가한 다. 로컬 입출력 라인을 상기 코아 전압(Vcore)으로 프리차지시, 데이터를 라이트할 때 접지 전압 레벨이던 상기 로컬 입출력 라인을 상기 코아 전압(Vcore)으로 프리차지하면서 상기 코아 전압(Vcore)의 소모량이 증가하게 된다. 따라서, 상기 코아 전압(Vcore)이 일시적으로 낮아진다. The usage of the core voltage Vcore is most increased when data is written to the cell. When the bit line precharge voltage Vblp is used as the precharge voltage of the line for inputting / outputting the data of the DRAM, the local input / output line (Lio line) depends on the data value when writing the data. As the ground voltage or the core voltage Vcore is increased, the amount of the core voltage Vcore increases. When precharging a local input / output line to the core voltage Vcore, the consumption of the core voltage Vcore is increased while precharging the local input / output line, which was the ground voltage level when writing data, to the core voltage Vcore. do. Therefore, the core voltage Vcore is temporarily lowered.

이와 같이, 상기 코아 전압(Vcore)의 소모량이 급격히 증가하게 될 경우, 상기 코아 전압(Vcore)의 감소량을 줄이기 위해서는 코아 전압(Vcore) 드라이버의 반응 시간(response time)을 빠르게하여 상기 코아 전압(Vcore)의 레벨이 떨어지기전에 코아 전압(Vcore) 드라이버를 동작시켜 상기 코아 전압(Vcore)의 소모량을 충당해주어야 한다. 그러나 코아 전압(Vcore) 드라이버의 구동 속도를 증가시키면 드라이버의 동작시에 필요한 전류량이 크게 증가한다. 또한, 상기 코아 전압(Vcore) 소모량이 적을때에도 빠른 구동 속도로 동작하게 되면 드라이버에서 구동되는 전류가 상기 코아 전압(Vcore)을 증가시켜서 오히려 상기 코아 전압(Vcore)이 안정적이지 않게 된다. As such, when the consumption of the core voltage Vcore is sharply increased, in order to reduce the decrease of the core voltage Vcore, the response time of the core voltage Vcore driver is increased to increase the core voltage Vcore. The core voltage Vcore driver should be operated to cover the consumption of the core voltage Vcore before the level drops. However, increasing the driving speed of the core voltage (Vcore) driver greatly increases the amount of current required to operate the driver. In addition, when the core voltage Vcore is consumed and operated at a high driving speed, the current driven by the driver increases the core voltage Vcore, so that the core voltage Vcore is not stable.

이와 같은 종래의 코아 전압(Vcore) 드라이버는 코아 전압(Vcore)의 소모량이 많을 때나 적을 때의 구동 속도가 항상 동일하다. 따라서, 상기 코아 전압(Vcore)의 소모량이 많을 때는 상기 코아 전압(Vcore)이 일시적으로 크게 낮아지는 현상인, 피크 드롭(peak drop)이 생기는 문제점이 있다.In the conventional core voltage Vcore driver, the driving speed is always the same when the core voltage Vcore is large or small. Accordingly, when the core voltage Vcore is largely consumed, there is a problem that a peak drop occurs, which is a phenomenon in which the core voltage Vcore is temporarily lowered significantly.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 내부 전압의 사용량에 따라 내부 전압 드라이버의 구동 속도를 조절하는 내부 전압 생성 회로를 제공하는데 목적이 있다.An object of the present invention is to provide an internal voltage generation circuit that adjusts a driving speed of an internal voltage driver according to an amount of internal voltage used to solve the above problems.

상술한 기술적 과제를 달성하기 위한 본 발명의 내부 전압 생성 회로는 라이트 시작 신호 및 라이트 중지 신호를 입력받아 내부 전압 인에이블 신호를 출력하는 제어부; 및 상기 내부 전압 인에이블 신호에 응답하여 내부 전압을 구동시키는 내부 전압 생성부를 포함한다.According to an aspect of the present invention, there is provided an internal voltage generation circuit including a controller configured to receive a write start signal and a write stop signal and output an internal voltage enable signal; And an internal voltage generator configured to drive an internal voltage in response to the internal voltage enable signal.

본 발명에 따른 내부 전압 생성 회로는 특정 동작에서 내부 전압의 사용량이 많은 경우 내부 전압 생성 회로의 구동 속도를 일시적으로 빠르게 하여 내부 전압의 전위가 낮아지는 것을 방지할 수 있으므로 안정적인 내부 전압을 생성할 수 있다.The internal voltage generation circuit according to the present invention can generate a stable internal voltage because the potential of the internal voltage can be prevented from being lowered temporarily by temporarily increasing the driving speed of the internal voltage generation circuit when a large amount of internal voltage is used in a specific operation. have.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명에 따른 내부 전압 생성 회로의 블록도이다. 1 is a block diagram of an internal voltage generation circuit according to the present invention.

도시한 것과 같이, 본 발명에 따른 반도체 집적 회로는 제어부(100) 및 내부 전압 생성부(200)로 구성된다. As illustrated, the semiconductor integrated circuit according to the present invention includes a controller 100 and an internal voltage generator 200.

또한, 상기 내부 전압 생성부(200)는 가속부(210)를 포함할 수 있다. 상기 가속부(210)는 라이트 동작시, 일정 구간 동안 활성화되는 내부 전압 인에이블 신호(VcoreEn)를 입력받아 내부 전압 생성 속도를 가속시킨다.In addition, the internal voltage generator 200 may include an accelerator 210. During the write operation, the accelerator 210 receives an internal voltage enable signal VcoreEn that is activated during a predetermined period to accelerate the internal voltage generation rate.

상기 제어부(100)는 라이트 시작 신호(casp6_wt) 및 라이트 중지 신호(ybstendbp13)를 입력받아 내부 전압 인에이블 신호(VcoreEn)를 출력한다. 상기 제어부(100)는 라이트 동작시, 상기 내부 전압(Vcore)의 사용량이 많아 상기 내부 전압(Vcore)이 일시적으로 낮아지는 구간에서, 인에이블된 상기 내부 전압 인에이블 신호(VcoreEn)를 출력함으로써, 상기 내부 전압 생성부(200)가 구동 속도를 빠르게 하여 상기 내부 전압(Vcore) 레벨이 낮아지는 것을 보상할 수 있다.The controller 100 receives the write start signal casp6_wt and the write stop signal ybstendbp13 and outputs an internal voltage enable signal VcoreEn. During the write operation, the controller 100 outputs the enabled internal voltage enable signal VcoreEn in a section in which a large amount of internal voltage Vcore is used and the internal voltage Vcore is temporarily lowered. The internal voltage generator 200 may compensate for the lowering of the internal voltage level by increasing the driving speed.

상기 라이트 시작 신호(casp6_wt)는 라이트 시작시에 하이 레벨인 신호이다. 상기 라이트 중지 신호(ybstendbp13)는 라이트 신호가 입력되지 않을 경우 로우 인에이블된 펄스를 출력하는 신호일 수 있다. The write start signal casp6_wt is a high level signal at the start of write. The write stop signal ybstendbp13 may be a signal for outputting a low enabled pulse when the write signal is not input.

상기 내부 전압 생성부(200)는 상기 내부 전압 인에이블 신호(VcoreEn)에 응답하여 내부 전압(Vcore)을 구동시킨다. 상기 내부 전압 생성부(200)는 상기 내부 전압 인에이블 신호(VcoreEn)가 인에이블될 때 구동 속도를 빠르게 하여 상기 내부 전압(Vcore)을 생성한다. 상기 내부 전압 인에이블 신호(VcoreEn)는 라이트 동작 초기에 상기 일정 구간 동안 활성화되는 신호가 될 수 있다. 또한, 상기 내부 전압 인에이블 신호(VcoreEn)는, 연속적인 라이트 동작시, 디스에이블되는 신호일 수 있다.The internal voltage generator 200 drives an internal voltage Vcore in response to the internal voltage enable signal VcoreEn. The internal voltage generator 200 generates the internal voltage Vcore by increasing a driving speed when the internal voltage enable signal VcoreEn is enabled. The internal voltage enable signal VcoreEn may be a signal that is activated during the predetermined period at the beginning of a write operation. In addition, the internal voltage enable signal VcoreEn may be a signal that is disabled during a continuous write operation.

도 2는 도 1에 도시된 제어부(100)의 상세 블록도이다.FIG. 2 is a detailed block diagram of the controller 100 shown in FIG. 1.

상기 제어부(100)는 라이트 액티브 펄스 생성부(110) 및 인에이블 시간 조절부(120)를 포함한다.The controller 100 includes a write active pulse generator 110 and an enable time controller 120.

상기 라이트 액티브 펄스 생성부(110)는 상기 라이트 시작 신호(casp6_wt)가 하이 레벨이 됨에 따라 로우 레벨이 되고, 라이트 중지 신호(ybstendbp13)가 로우 레벨이 됨에 따라 하이 레벨의 라이트 액티브 펄스(wt_actvcoreb)를 출력한다. 즉, 상기 라이트 액티브 펄스 생성부(110)는 라이트 동작 구간동안 로우 레벨의 펄스를 출력한다.The write active pulse generator 110 becomes a low level as the write start signal casp6_wt becomes a high level, and writes the write active pulse wt_actvcoreb of a high level as the write stop signal ybstendbp13 becomes a low level. Output That is, the write active pulse generator 110 outputs a low level pulse during the write operation period.

상기 인에이블 시간 조절부(120)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 조절하여 상기 내부 전압 인에이블 신호(VcoreEn)를 출력한다. 상기 인에이블 시간 조절부(120)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 입력받아 라이트 동작 구간 중 일정 시간 동안 인에이블된 상기 내부 전압 인에이블 신호(VcoreEn)를 생성하되, 라이트 동작 이후 곧바로 라이트 동작이 진행되는 구간에는 디스에이블된 상기 내부 전압 인에이블 신호(VcoreEn)를 생성한다. The enable time controller 120 outputs the internal voltage enable signal VcoreEn by adjusting the write active pulse wt_actvcoreb. The enable time controller 120 receives the write active pulse wt_actvcoreb to generate the internal voltage enable signal VcoreEn that is enabled for a predetermined time during a write operation period, and the write operation is performed immediately after the write operation. In the ongoing section, the disabled internal voltage enable signal VcoreEn is generated.

따라서, 상기 제어부(100)는 라이트 동작 구간 동안 상기 내부 전압(Vcore)의 사용량이 많아 상기 내부 전압(Vcore)이 감소하는 구간에서는 인에이블된 상기 내부 전압 인에이블 신호(VcoreEn)를 출력하고, 라이트 동작 구간이지만, 그 전 동작이 라이트 동작이어서, 상기 내부 전압(Vcore)의 감소가 적은 구간에서는 디스에이블된 상기 내부 전압 인에이블 신호(VcoreEn)를 출력한다.Accordingly, the controller 100 outputs the enabled internal voltage enable signal VcoreEn during the period in which the internal voltage Vcore is increased during the write operation period and the internal voltage Vcore decreases. Although the operation period is a previous operation, the previous operation is a write operation, so that the disabled internal voltage enable signal VcoreEn is output in a period where the decrease of the internal voltage Vcore is small.

도 3은 도 2에 도시된 라이트 액티브 펄스 생성부(110)의 일 실시예를 나타 낸 상세 회로도이다.3 is a detailed circuit diagram illustrating an example of the light active pulse generator 110 shown in FIG. 2.

상기 라이트 액티브 펄스 생성부(110)는 풀업부(111), 풀다운부(112), 래치부(113) 및 출력부(114)를 포함한다.The write active pulse generator 110 may include a pull-up unit 111, a pull-down unit 112, a latch unit 113, and an output unit 114.

상기 풀업부(111)는 상기 라이트 시작 신호(casp6_wt) 및 상기 라이트 중지 신호(ybstendbp13)에 따라 제1 노드(N1)의 전압을 풀업시킨다. 상기 풀업부(111)는 제1 피모스 트랜지스터(PM1) 및 제2 피모스 트랜지스터(PM2)로 구현할 수 있다. 상기 제1 피모스 트랜지스터(PM1)는 상기 라이트 중지 신호(ybstendbp13)를 게이트에 입력받고 공급 전압(VDD)을 소스에 입력받는다. 상기 제2 피모스 트랜지스터(PM2)는 상기 제1 피모스 트랜지스터(PM1)의 드레인에 소스가 연결되고 상기 라이트 시작 신호(casp6_wt)를 게이트에 입력받고 제1 노드(N1)에 드레인이 연결된다.The pull-up unit 111 pulls up the voltage of the first node N1 according to the write start signal casp6_wt and the write stop signal ybstendbp13. The pull-up unit 111 may be implemented as a first PMOS transistor PM1 and a second PMOS transistor PM2. The first PMOS transistor PM1 receives the write stop signal ybstendbp13 at a gate and a supply voltage VDD at a source. The second PMOS transistor PM2 has a source connected to the drain of the first PMOS transistor PM1, the write start signal casp6_wt is input to a gate, and a drain is connected to the first node N1.

상기 풀다운부(112)는 상기 라이트 시작 신호(casp6_wt)에 따라 상기 제1 노드(N1)의 전압을 풀다운시킨다. 상기 풀다운부(112)는 제1 엔모스 트랜지스터(NM1)로 구현할 수 있다. 상기 제1 엔모스 트랜지스터(NM1)는 상기 라이트 시작 신호(casp6_wt)를 게이트에 입력받고 소스에 접지 전압이 인가되고 상기 제1 노드(N1)에 드레인이 연결된다.The pull-down unit 112 pulls down the voltage of the first node N1 according to the write start signal casp6_wt. The pull-down unit 112 may be implemented as a first NMOS transistor NM1. The first NMOS transistor NM1 receives the write start signal casp6_wt from a gate, a ground voltage is applied to a source, and a drain is connected to the first node N1.

상기 래치부(113)는 상기 제1 노드(N1)의 신호를 입력받아 래치한다. 상기 래치부(113)는 제1 인버터(IV1) 및 제2 인버터(IV2)로 구현할 수 있다. 상기 제1 인버터(IV1)는 상기 제1 노드(N1)의 신호를 입력받아 반전시킨다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력에 입력이 연결되고, 상기 제1 인버터(IV1)의 입력에 상기 제2 인버터(IV2)의 출력이 연결된다.The latch unit 113 receives a signal of the first node N1 and latches it. The latch unit 113 may be implemented as a first inverter IV1 and a second inverter IV2. The first inverter IV1 receives the signal of the first node N1 and inverts it. An input of the second inverter IV2 is connected to an output of the first inverter IV1, and an output of the second inverter IV2 is connected to an input of the first inverter IV1.

상기 출력부(114)는 상기 래치부(113)의 출력을 지연시킨다. 상기 출력부(114)는 제3 인버터(IV3), 제1 낸드 게이트(ND1), 제4 인버터(IV4) 및 제1 지연부(113-1)로 구현할 수 있다. 상기 제3 인버터(IV3)는 상기 래치부(113)의 출력을 입력받아 반전시킨다. 상기 제1 지연부(113-1)는 상기 제3 인버터(IV3)의 출력을 지연시킨다. 상기 제1 낸드 게이트(ND1)는 상기 제3 인버터(IV3)의 출력과 상기 제1 지연부(113-1)의 출력을 입력받아 연산한다. 상기 제4 인버터(IV4)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시켜 상기 라이트 액티브 펄스(wt_actvcoreb)를 출력한다.The output unit 114 delays the output of the latch unit 113. The output unit 114 may be implemented as a third inverter IV3, a first NAND gate ND1, a fourth inverter IV4, and a first delay unit 113-1. The third inverter IV3 receives the output of the latch 113 and inverts the output. The first delay unit 113-1 delays the output of the third inverter IV3. The first NAND gate ND1 receives and outputs the output of the third inverter IV3 and the output of the first delay unit 113-1. The fourth inverter IV4 inverts the output of the first NAND gate ND1 and outputs the write active pulse wt_actvcoreb.

도 3에 도시된 라이트 액티브 펄스 생성부(110)의 동작을 설명하면 다음과 같다.The operation of the light active pulse generator 110 shown in FIG. 3 will be described below.

상기 라이트 시작 신호(casp6_wt)가 하이 레벨이 될 때 상기 풀다운부(112)는 상기 제1 노드(N1)의 전압을 풀다운시켜 로우 레벨을 출력한다. 따라서, 상기 래치부(113)는 상기 제1 노드(N1)의 전압을 로우 레벨로 유지하고 있고, 상기 출력부(114)는 상기 래치부(113)의 출력을 일정 시간 지연 및 반전시켜 출력한다. 따라서, 상기 라이트 액티브 펄스(wt_actvcoreb)는 상기 라이트 시작 신호(casp6_wt)가 하이 레벨이 된 시점부터 일정 시간 후에 로우 레벨이 된다. 상기 라이트 시작 신호(casp6_wt)가 로우 레벨이 되고 상기 풀다운부(112)와 상기 풀업부(111)는 턴오프된다. 상기 래치부(113)에 의해 상기 라이트 액티브 펄스(wt_actvcoreb)는 로우 레벨로 유지된다. When the write start signal casp6_wt becomes high, the pull-down unit 112 pulls down the voltage of the first node N1 to output a low level. Accordingly, the latch unit 113 maintains the voltage of the first node N1 at a low level, and the output unit 114 outputs the latch unit 113 by delaying and inverting the output of the latch unit 113 for a predetermined time. . Accordingly, the write active pulse wt_actvcoreb becomes low after a predetermined time from the time when the write start signal casp6_wt becomes high. The write start signal casp6_wt becomes low and the pull-down unit 112 and the pull-up unit 111 are turned off. The write active pulse wt_actvcoreb is maintained at a low level by the latch unit 113.

상기 라이트 중지 신호(ybstendbp13)가 로우 레벨이 됨에 따라 상기 풀업 부(111)가 턴온되어 상기 제1 노드(N1)의 전압을 하이 레벨이 된다. 따라서, 상기 래치부(113)는 로우 레벨의 신호를 출력하고, 상기 출력부(114)는 상기 래치부(113)의 출력을 일정 시간 지연시켜 하이 레벨의 라이트 액티브 펄스(wt_actvcoreb)를 출력한다. 따라서, 상기 라이트 액티브 펄스 생성부(110)는 상기 라이트 시작 신호(casp6_wt)가 하이 레벨이 될 때 소정 시간 후에 로우 레벨이 되고, 상기 라이트 중지 신호(ybstendbp13)가 로우 레벨이 될 때 소정 시간 후에 하이 레벨인 상기 라이트 액티브 펄스(wt_actvcoreb)를 출력한다.As the write stop signal ybstendbp13 becomes low, the pull-up part 111 is turned on to bring the voltage of the first node N1 to a high level. Accordingly, the latch unit 113 outputs a low level signal, and the output unit 114 delays the output of the latch unit 113 for a predetermined time to output a high level write active pulse wt_actvcoreb. Therefore, the write active pulse generator 110 becomes low after a predetermined time when the write start signal casp6_wt becomes high level, and becomes high after a predetermined time when the write stop signal ybstendbp13 becomes low level. The write active pulse wt_actvcoreb, which is a level, is output.

도 4는 도 2에 도시된 인에이블 시간 조절부(120)의 일 실시예를 나타낸 상세 회로도이다.4 is a detailed circuit diagram illustrating an embodiment of the enable time controller 120 shown in FIG. 2.

상기 인에이블 시간 조절부(120)는 구동 인에이블 신호 생성부(121), 구동 중지 신호 생성부(122) 및 로직부(123)를 포함한다.The enable time adjusting unit 120 includes a driving enable signal generating unit 121, a driving stop signal generating unit 122, and a logic unit 123.

상기 구동 인에이블 신호 생성부(121)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 입력받아 구동 인에이블 신호(wt_vcore_enb)를 출력한다. 상기 구동 인에이블 신호 생성부(121)는 제1 인버터(IV1), 제1 지연부(121-1) 및 제1 낸드 게이트(ND1)로 구현할 수 있다.The drive enable signal generator 121 receives the write active pulse wt_actvcoreb and outputs a drive enable signal wt_vcore_enb. The driving enable signal generator 121 may be implemented by a first inverter IV1, a first delay unit 121-1, and a first NAND gate ND1.

상기 제1 인버터(IV1)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 입력받아 반전시킨다. 상기 제1 지연부(121-1)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 지연시킨다. 상기 제1 낸드 게이트(ND1)는 상기 제1 인버터(IV1)의 출력과 상기 제1 지연부(121-1)의 출력을 입력받아 연산하여 상기 구동 인에이블 신호(wt_vcore_enb)를 출력한다. 상기 구동 인에이블 신호 생성부(121)는 상기 라이 트 액티브 펄스(wt_actvcoreb)가 로우 레벨이 됨에 따라 일정한 폭의 로우 레벨의 신호를 출력한다. 상기 일정한 폭은 상기 제1 지연부(121-1)의 지연 시간에 의해 조절할 수 있다.The first inverter IV1 receives the write active pulse wt_actvcoreb and inverts it. The first delay unit 121-1 delays the write active pulse wt_actvcoreb. The first NAND gate ND1 receives and outputs the output of the first inverter IV1 and the output of the first delay unit 121-1 to output the driving enable signal wt_vcore_enb. The driving enable signal generator 121 outputs a low level signal having a constant width as the write active pulse wt_actvcoreb becomes a low level. The predetermined width may be adjusted by the delay time of the first delay unit 121-1.

상기 구동 중지 신호 생성부(122)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 입력받아 구동 중지 신호(wt_en_stop)를 출력한다. 상기 구동 중지 신호 생성부(122)는 제2 인버터(IV2), 제2 지연부(122-1) 및 제2 낸드 게이트(ND2)를 포함한다.The driving stop signal generator 122 receives the write active pulse wt_actvcoreb and outputs a driving stop signal wt_en_stop. The driving stop signal generator 122 includes a second inverter IV2, a second delay unit 122-1, and a second NAND gate ND2.

상기 제2 인버터(IV2)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 입력받아 반전시킨다. 상기 제2 지연부(122-1)는 상기 제2 인버터(IV2)의 출력을 지연시킨다. 상기 제2 낸드 게이트(ND2)는 상기 라이트 액티브 펄스(wt_actvcoreb) 및 상기 제2 지연부(122-1)의 출력을 입력받아 연산한다. 상기 구동 중지 신호 생성부(122)는 상기 라이트 액티브 펄스(wt_actvcoreb)가 하이 레벨이 될 때 일정한 폭의 하이 레벨의 신호를 출력한다. 상기 일정한 폭은 상기 제2 지연부(122-1)의 지연 시간에 의해 조절할 수 있다.The second inverter IV2 receives the write active pulse wt_actvcoreb and inverts it. The second delay unit 122-1 delays the output of the second inverter IV2. The second NAND gate ND2 receives and outputs the output of the write active pulse wt_actvcoreb and the second delay unit 122-1. The driving stop signal generator 122 outputs a high level signal having a predetermined width when the write active pulse wt_actvcoreb becomes a high level. The constant width may be adjusted by the delay time of the second delay unit 122-1.

상기 로직부(123)는 상기 구동 인에이블 신호 및 상기 구동 중지 신호를 입력받아 상기 내부 전압 인에이블 신호(VcoreEn)를 출력한다.The logic unit 123 receives the driving enable signal and the driving stop signal and outputs the internal voltage enable signal VcoreEn.

상기 로직부(123)는 상기 구동 인에이블 신호 생성부(121)의 출력 및 상기 구동 중지 신호 생성부(122)의 출력을 입력받아 연산하는 노아 게이트(NOR1)로 구현할 수 있다. 상기 로직부(123)는 상기 구동 인에이블 신호(wt_vcore_enb)가 로우 레벨이고, 상기 구동 중지 신호(wt_en_stop)가 로우 레벨일 때 하이 레벨의 내부 전압 인에이블 신호(VcoreEn)를 출력한다.The logic unit 123 may be implemented as a NOR gate NOR1 that receives and outputs the output of the driving enable signal generator 121 and the output of the driving stop signal generator 122. The logic unit 123 outputs a high level internal voltage enable signal VcoreEn when the driving enable signal wt_vcore_enb is at a low level and the driving stop signal wt_en_stop is at a low level.

도 5는 도 4에 도시된 구동 중지 신호 생성부(122)의 다른 실시예를 나타낸 상세 회로도이다.FIG. 5 is a detailed circuit diagram illustrating another embodiment of the driving stop signal generator 122 shown in FIG. 4.

상기 구동 중지 신호 생성부(122)는 제1 펄스 생성부(122-1) 및 제2 펄스 생성부(122-2)로 구현할 수 있다.The driving stop signal generator 122 may be implemented by the first pulse generator 122-1 and the second pulse generator 122-2.

상기 제1 펄스 생성부(122-1)는 제1 인버터(IV1), 제1 지연부(122-1-1) 및 제1 낸드 게이트(ND1)를 포함한다. 상기 제1 인버터(IV1)는 상기 라이트 액티브 펄스(wt_actvcoreb)를 입력받아 반전시킨다. 상기 제1 지연부(122-1-1)는 상기 제1 인버터(IV1)의 출력을 지연시킨다. 상기 제1 낸드 게이트(ND1)는 상기 라이트 액티브 펄스(wt_actvcoreb) 및 상기 제1 지연부(122-1-1)의 출력을 입력받아 연산한다.The first pulse generator 122-1 includes a first inverter IV1, a first delay unit 122-1-1, and a first NAND gate ND1. The first inverter IV1 receives the write active pulse wt_actvcoreb and inverts it. The first delay unit 122-1-1 delays the output of the first inverter IV1. The first NAND gate ND1 receives and outputs the output of the write active pulse wt_actvcoreb and the first delay unit 122-1-1.

상기 제2 펄스 생성부(122-2)는 서브 펄스 생성부(122-2-1), 제3 지연부(122-2-2) 및 제3 낸드 게이트(ND3)로 구현할 수 있다. 상기 서브 펄스 생성부(122-2-1)는 제2 지연부(122-2-1-1), 제2 낸드 게이트(ND2) 및 제2 인버터(IV2)를 포함한다. 상기 제2 지연부(122-2-1-1)는 상기 제1 펄스 생성부(122-1)의 출력을 지연시킨다. 상기 제2 낸드 게이트(ND2)는 상기 제2 지연부(122-2-1-1)의 출력과 상기 제1 펄스 생성부(122-1)의 출력을 입력받아 연산한다. 상기 제2 인버터(IV2)는 상기 제2 낸드 게이트(ND2)의 출력을 반전시킨다. 상기 제3 지연부(122-2-2)는 상기 서브 펄스 생성부(122-2-1)의 출력을 지연시킨다. 상기 제3 낸드 게이트(ND3)는 상기 제1 펄스 생성부(122-2-1)의 출력 및 상기 제3 지연부(122-2-2)의 출력을 입력받아 연산하여 상기 구동 중지 신호(wt_en_stop)를 출력한다.The second pulse generator 122-2 may be implemented as a sub pulse generator 122-2-1, a third delay unit 122-2-2, and a third NAND gate ND3. The sub pulse generator 122-2-1 includes a second delay unit 122-2-1-1, a second NAND gate ND2, and a second inverter IV2. The second delay unit 122-2-1-1 delays the output of the first pulse generator 122-1. The second NAND gate ND2 receives and outputs the output of the second delay unit 122-2-1-1 and the output of the first pulse generator 122-1. The second inverter IV2 inverts the output of the second NAND gate ND2. The third delay unit 122-2-2 delays the output of the sub pulse generator 122-2-1. The third NAND gate ND3 receives the output of the first pulse generator 122-2-1 and the output of the third delay unit 122-2-2 and calculates the driving stop signal wt_en_stop. )

도 6은 도 1에 도시된 내부 전압 생성부(200)의 일 실시예를 나타낸 상세 회로도이다.FIG. 6 is a detailed circuit diagram illustrating an embodiment of the internal voltage generator 200 shown in FIG. 1.

상기 내부 전압 생성부(200)는 내부 전압 발생부(210) 및 가속부(220)를 포함한다.The internal voltage generator 200 includes an internal voltage generator 210 and an accelerator 220.

상기 내부 전압 발생부(210)는 상기 내부 전압(Vcore)을 생성한다. 상기 내부 전압 발생부(210)는 도 6에 도시된 것을 예로 든 것이며, 일반적인 내부 전압 발생부로 구현할 수 있다.The internal voltage generator 210 generates the internal voltage Vcore. The internal voltage generator 210 is illustrated in FIG. 6 as an example, and may be implemented as a general internal voltage generator.

상기 가속부(220)는 상기 내부 전압 인에이블 신호(VcoreEn)를 입력받아 상기 내부 전압 발생부(210)의 구동 속도를 가속시킨다.The accelerator 220 receives the internal voltage enable signal VcoreEn and accelerates the driving speed of the internal voltage generator 210.

상기 내부 전압 발생부(210)는 구동부(211), 전류 미러부(212), 입력 비교부(213) 및 전압 출력부(214)를 포함한다.The internal voltage generator 210 includes a driver 211, a current mirror 212, an input comparison unit 213, and a voltage output unit 214.

상기 구동부(211)는 제5 피모스 트랜지스터(PM5), 제6 피모스 트랜지스터(PM6), 제5 엔모스 트랜지스터(NM5) 및 제7 엔모스 트랜지스터(NM7)로 구성된다. 상기 구동부(211)는 액티브 신호(actEn)에 따라 상기 내부 전압 발생부(210)를 구동시킨다.The driving unit 211 includes a fifth PMOS transistor PM5, a sixth PMOS transistor PM6, a fifth NMOS transistor NM5, and a seventh NMOS transistor NM7. The driver 211 drives the internal voltage generator 210 according to an active signal actEn.

상기 전류 미러부(212)는 제1 피모스 트랜지스터(PM1), 제4 피모스 트랜지스터(PM4), 제1 엔모스 트랜지스터(NM1) 및 제4 엔모스 트랜지스터(NM4)로 구성된다.The current mirror 212 includes a first PMOS transistor PM1, a fourth PMOS transistor PM4, a first NMOS transistor NM1, and a fourth NMOS transistor NM4.

상기 입력 비교부(213)는 제2 엔모스 트랜지스터(NM2), 제3 엔모스 트랜지스터(NM3), 제2 피모스 트랜지스터(PM2) 및 제3 피모스 트랜지스터(PM3)로 구성된다. 상기 입력 비교부(213)는 상기 레퍼런스 전압(Vrefc)과 상기 제3 엔모스 트랜지스 터(NM3)의 게이트 전압을 비교하여 출력한다.The input comparator 213 includes a second NMOS transistor NM2, a third NMOS transistor NM3, a second PMOS transistor PM2, and a third PMOS transistor PM3. The input comparator 213 compares and outputs the gate voltage of the reference voltage Vrefc and the third NMOS transistor NM3.

상기 전압 출력부(214)는 제4 피모스 트랜지스터(PM4), 제7 내지 제9 피모스 트랜지스터(PM7~PM9)로 구성된다. 상기 전압 출력부(214)는 상기 내부 전압(Vcore)을 출력한다.The voltage output unit 214 includes a fourth PMOS transistor PM4 and seventh to ninth PMOS transistors PM7 to PM9. The voltage output unit 214 outputs the internal voltage Vcore.

상기 가속부(220)는 상기 내부 전압 인에이블 신호(VcoreEn)를 게이트에 입력받고, 상기 내부 전압 발생부(210)의 전류 패스를 제공하는 모스 트랜지스터로 구현할 수 있다. 상기 가속부(220)는 도 5에 도시된 것과 같이 엔모스 트랜지스터(NM6)로 구현할 수 있다.The accelerator 220 may be implemented as a MOS transistor that receives the internal voltage enable signal VcoreEn to a gate and provides a current path of the internal voltage generator 210. The accelerator 220 may be implemented with an NMOS transistor NM6 as shown in FIG. 5.

상기 내부 전압 발생부(210)는 액티브 인에이블 신호(actEn)가 하이 레벨이 될 때 구동하여 기준 전압의 2배인 내부 전압(Vcore)을 출력한다. 상기 가속부(220)는 상기 내부 전압 인에이블 신호(VcoreEn)가 하이 레벨이 될 때 상기 엔모스 트랜지스터(NM6)가 구동되므로, 상기 내부 전압 생성부(200)는 전류 패스가 더 많아져서 보다 빠르게 구동한다. 따라서, 상기 내부 전압 생성부(200)는 상기 내부 전압(Vcore)을 더 빠르게 생성한다. The internal voltage generator 210 is driven when the active enable signal actEn becomes high and outputs an internal voltage Vcore that is twice the reference voltage. Since the NMOS transistor NM6 is driven when the internal voltage enable signal VcoreEn is at a high level, the internal voltage generator 200 has a higher current path. Drive. Therefore, the internal voltage generator 200 generates the internal voltage Vcore faster.

도 7은 도 2에 도시된 제어부(100)의 타이밍도이다.FIG. 7 is a timing diagram of the controller 100 shown in FIG. 2.

상기 라이트 시작 신호(casp6_wt)는 라이트 시작시에 하이 레벨이다. 상기 라이트 중지 신호(ybstendbp13)는 라이트 신호가 입력되지 않을 경우 로우 레벨의 펄스를 출력하는 신호이다. 상기 라이트 액티브 펄스(wt_actvcoreb)는 상기 라이트 시작 신호(casp6_wt)가 하이 레벨이 되면 일정 시간 후에 로우 레벨이 되고 상기 라이트 중지 신호(ybstendbp13)가 로우 레벨이 되면 일정 시간 후에 하이 레벨이 된다. 따라서, 상기 라이트 액티브 펄스(wt_actvcoreb)는 라이트 구간 동안 로우 레벨인 펄스이다. 상기 구동 중지 신호는 상기 라이트 액티브 펄스(wt_actvcoreb)가 하이 레벨이 될때마다 일정 폭의 하이 레벨을 갖는 펄스이다. 상기 일정 폭은 상기 구동 중지 신호 생성부(122) 내의 지연부의 지연 시간에 의해 조절할 수 있다. 상기 구동 인에이블 신호(wt_vcore_enb)는 상기 라이트 액티브 펄스(wt_actvcoreb)가 로우 레벨로 될때마다 일정 폭의 로우 레벨의 펄스이다. 따라서, 상기 로직부(123)는 상기 구동 인에이블 신호(wt_vcore_enb) 및 상기 구동 중지 신호(wt_en_stop)를 입력받아 노아 연산하여 상기 구동 인에이블 신호(wt_vcore_enb)가 로우 레벨이면서 상기 구동 중지 신호(wt_en_stop)가 로우 레벨일 때 하이 레벨의 상기 내부 전압 인에이블 신호(VcoreEn)를 출력한다.The write start signal casp6_wt is at a high level at the start of a write. The write stop signal ybstendbp13 outputs a low level pulse when the write signal is not input. The write active pulse wt_actvcoreb becomes low after a predetermined time when the write start signal casp6_wt becomes high level and becomes high after a predetermined time when the write stop signal ybstendbp13 becomes low level. Therefore, the write active pulse wt_actvcoreb is a pulse at a low level during the write period. The driving stop signal is a pulse having a high level of a predetermined width whenever the write active pulse wt_actvcoreb becomes a high level. The predetermined width may be adjusted by the delay time of the delay unit in the driving stop signal generator 122. The driving enable signal wt_vcore_enb is a low level pulse having a predetermined width whenever the write active pulse wt_actvcoreb becomes low. Accordingly, the logic unit 123 receives the driving enable signal wt_vcore_enb and the driving stop signal wt_en_stop to perform a noah operation, so that the driving enable signal wt_vcore_enb is at a low level and the driving stop signal wt_en_stop. Outputs the internal voltage enable signal VcoreEn having a high level when the low level is low.

따라서, 본 발명은 라이트 동작 구간 중에서도 일시적으로 내부 전압(Vcore)의 레벨이 떨어지는 구간 동안에 상기 내부 전압 생성부(200)의 구동 속도를 가속시키고, 라이트 동작 구간이지만 일정 시간 후에 다시 라이트 동작이 시작될때는 상기 내부 전압 생성부(200)의 구동 속도를 가속시키지 않아 보다 안정적인 내부 전압(Vcore)을 생성한다.Therefore, the present invention accelerates the driving speed of the internal voltage generator 200 during a period in which the level of the internal voltage Vcore temporarily drops even in a write operation period, and when the write operation starts again after a certain time, The driving speed of the internal voltage generator 200 is not accelerated to generate a more stable internal voltage Vcore.

본 발명의 내부 전압 생성 회로는 코아 전압(Vcore) 외 모든 내부 전압을 생성하는 반도체 집적 회로에 적용이 가능하다. 본 실시예에서는, 상기 내부 전압 중 상기 코아 전압(Vcore)을 생성하는 경우를 고려하여 설명한 것이므로, 일반적인 내부 전압 생성 회로에 적용시 그 입력 신호로 상기 라이트 시작 신호(casp6_wt) 및 상기 라이트 중지 신호(ybstendbp13)는 내부 전압의 사용량이 많은 구간을 결정 하는 신호들로 적용하여야 한다.The internal voltage generation circuit of the present invention is applicable to a semiconductor integrated circuit that generates all internal voltages other than the core voltage Vcore. In the present exemplary embodiment, since the core voltage Vcore is generated in consideration of the internal voltage, the write start signal casp6_wt and the write stop signal may be used as the input signal when the core voltage Vcore is generated. ybstendbp13) should be applied to signals that determine the period of high internal voltage usage.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명에 따른 내부 전압 생성 회로의 블록도,1 is a block diagram of an internal voltage generation circuit according to the present invention;

도 2는 도 1에 도시된 내부 전압 생성 회로의 상세 블록도,FIG. 2 is a detailed block diagram of the internal voltage generation circuit shown in FIG. 1;

도 3은 도 2에 도시된 라이트 액티브 펄스 생성부의 일 실시예를 나타낸 상세 회로도,3 is a detailed circuit diagram illustrating an example of a light active pulse generator illustrated in FIG. 2;

도 4는 도 2에 도시된 인에이블 시간 조절부의 일 실시예를 나타낸 상세 회로도,4 is a detailed circuit diagram illustrating an embodiment of an enable time control unit illustrated in FIG. 2;

도 5는 도 4에 도시된 구동 중지 신호 생성부의 다른 실시예를 나타낸 상세 회로도, FIG. 5 is a detailed circuit diagram illustrating another exemplary embodiment of a driving stop signal generator illustrated in FIG. 4;

도 6은 도 1에 도시된 내부 전압 생성부의 상세 회로도,FIG. 6 is a detailed circuit diagram of an internal voltage generator shown in FIG. 1;

도 7은 도 2에 도시된 내부 전압 생성 회로의 타이밍도이다.FIG. 7 is a timing diagram of the internal voltage generation circuit shown in FIG. 2.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 제어부 110 : 라이트 액티브 펄스 생성부100: controller 110: light active pulse generator

120: 인에이블 시간 조절부 121: 라이트 인에이블 신호 생성부120: enable time adjusting unit 121: light enable signal generator

122 : 라이트 중지 신호 생성부 200 : 내부 전압 생성부122: write stop signal generator 200: internal voltage generator

Claims (20)

라이트 시작 신호 및 라이트 중지 신호를 입력받아 라이트 동작 초기에 일정구간 동안 활성화되는 내부 전압 인에이블 신호를 출력하는 제어부; 및A controller configured to receive a write start signal and a write stop signal and output an internal voltage enable signal activated during a predetermined period in the initial stage of the write operation; And 상기 내부 전압 인에이블 신호에 응답하여 내부 전압을 구동시키는 내부 전압 생성부를 포함하는 내부 전압 생성 회로.An internal voltage generator configured to drive an internal voltage in response to the internal voltage enable signal. 제 1 항에 있어서,The method of claim 1, 상기 제어부는,The control unit, 상기 라이트 시작 신호가 인에이블 됨에 따라 인에이블되고, 라이트 중지 신호가 인에이블 됨에 따라 디스에이블된 라이트 액티브 펄스를 출력하는 라이트 액티브 펄스 생성부; 및A write active pulse generator configured to enable the write start signal when the write start signal is enabled, and output a write active pulse disabled when the write stop signal is enabled; And 상기 라이트 액티브 펄스를 조절하여 상기 내부 전압 인에이블 신호를 출력하는 인에이블 시간 조절부를 포함하는 내부 전압 생성 회로.And an enable time controller configured to control the write active pulse to output the internal voltage enable signal. 제 2 항에 있어서,The method of claim 2, 상기 라이트 액티브 펄스 생성부는,The light active pulse generator, 상기 라이트 시작 신호 및 상기 라이트 중지 신호에 따라 제1 노드의 전압을 풀업시키는 풀업부;A pull-up unit configured to pull up a voltage of a first node according to the write start signal and the write stop signal; 상기 라이트 시작 신호에 따라 상기 제1 노드의 전압을 풀다운시키는 풀다운 부; A pull-down unit which pulls down the voltage of the first node according to the write start signal; 상기 제1 노드의 신호를 입력받아 래치하는 래치부; 및A latch unit configured to receive and latch a signal of the first node; And 상기 래치부의 출력을 입력받아 상기 라이트 액티브 펄스를 출력하는 출력부를 포함하는 내부 전압 생성 회로.And an output unit configured to receive an output of the latch unit and output the write active pulse. 제 2 항에 있어서,The method of claim 2, 상기 인에이블 시간 조절부는,The enable time adjustment unit, 상기 라이트 액티브 펄스를 입력받아 구동 인에이블 신호를 출력하는 구동 인에이블 신호 생성부;A drive enable signal generator configured to receive the write active pulse and output a drive enable signal; 상기 라이트 액티브 펄스를 입력받아 구동 중지 신호를 출력하는 구동 중지 신호 생성부; 및A driving stop signal generator configured to receive the write active pulse and output a driving stop signal; And 상기 구동 인에이블 신호 및 상기 구동 중지 신호를 입력받아 상기 내부 전압 인에이블 신호를 출력하는 로직부를 포함하는 내부 전압 생성 회로.And a logic unit configured to receive the driving enable signal and the driving stop signal and output the internal voltage enable signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 구동 인에이블 신호 생성부는,The drive enable signal generator, 상기 라이트 액티브 펄스로부터 제1 시간 간격의 펄스폭을 갖는 상기 구동 인에이블 신호를 생성하는 내부 전압 생성 회로.An internal voltage generation circuit for generating the drive enable signal having a pulse width at a first time interval from the write active pulse. 제 5 항에 있어서,The method of claim 5, wherein 상기 구동 인에이블 신호 생성부는,The drive enable signal generator, 상기 라이트 액티브 펄스를 입력받아 반전시키는 제1 인버터;A first inverter configured to receive the light active pulse and invert it; 상기 라이트 액티브 펄스를 제1 시간 지연시키는 제1 지연부; 및A first delay unit configured to delay the write active pulse by a first time; And 상기 제1 인버터의 출력과 상기 제1 지연부의 출력을 입력받아 연산하여 상기 구동 인에이블 신호를 출력하는 제1 낸드 게이트를 포함하는 내부 전압 생성 회로.And a first NAND gate configured to receive the output of the first inverter and the output of the first delay unit and to output the driving enable signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 구동 중지 신호 생성부는,The driving stop signal generator, 상기 라이트 액티브 펄스로부터 제2 시간 간격의 펄스폭을 갖는 상기 구동 중지 신호를 생성하는 내부 전압 생성 회로.An internal voltage generation circuit for generating the drive stop signal having a pulse width of a second time interval from the write active pulse. 제 7 항에 있어서,The method of claim 7, wherein 상기 구동 중지 신호 생성부는,The driving stop signal generator, 상기 라이트 액티브 펄스를 입력받아 반전시키는 제1 인버터;A first inverter configured to receive the light active pulse and invert it; 상기 제1 인버터의 출력을 제2 시간 지연시키는 제1 지연부; 및A first delay unit delaying an output of the first inverter by a second time; And 상기 라이트 액티브 펄스 및 상기 제1 지연부의 출력을 입력받아 연산하여 구동 중지 신호를 출력하는 제1 낸드 게이트를 포함하는 내부 전압 생성 회로.And a first NAND gate configured to receive an output of the write active pulse and the output of the first delay unit and to output a driving stop signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 구동 중지 신호 생성부는,The driving stop signal generator, 상기 라이트 액티브 펄스를 입력받아 펄스를 생성하는 제1 펄스 생성부; 및A first pulse generator configured to receive the write active pulse and generate a pulse; And 상기 제1 펄스 생성부의 출력을 입력받아 상기 구동 중지 신호를 출력하는 제2 펄스 생성부를 포함하는 내부 전압 생성 회로.And a second pulse generator configured to receive an output of the first pulse generator and output the driving stop signal. 제 9 항에 있어서,The method of claim 9, 상기 제2 펄스 생성부는,The second pulse generator, 상기 제1 펄스 생성부의 출력을 입력받아 펄스를 생성하는 서브 펄스 생성부;A sub-pulse generator for generating a pulse by receiving the output of the first pulse generator; 상기 서브 펄스 생성부의 출력을 입력받아 지연시키는 제1 지연부; 및A first delay unit receiving and delaying an output of the sub pulse generator; And 상기 제1 펄스 생성부의 출력과 상기 제1 지연부의 출력을 입력받아 연산하는 제1 낸드 게이트를 포함하는 내부 전압 생성 회로.And a first NAND gate configured to receive an output of the first pulse generator and an output of the first delay unit. 제 1 항에 있어서,The method of claim 1, 상기 내부 전압 생성부는,The internal voltage generator, 상기 내부 전압을 생성하는 내부 전압 발생부; 및An internal voltage generator configured to generate the internal voltage; And 상기 내부 전압 인에이블 신호를 입력받아 상기 내부 전압 발생부의 구동 속도를 가속시키는 가속부를 포함하는 것을 특징으로 하는 내부 전압 생성 회로.And an accelerator which receives the internal voltage enable signal and accelerates a driving speed of the internal voltage generator. 제 11 항에 있어서,The method of claim 11, 상기 가속부는,The acceleration unit, 상기 내부 전압 인에이블 신호에 따라 상기 내부 전압 발생부의 구동 전류량을 증가시키는 것을 특징으로 하는 내부 전압 생성 회로.And increasing a driving current amount of the internal voltage generator according to the internal voltage enable signal. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 12, 상기 내부 전압은 코아 전압인 것을 특징으로 하는 내부 전압 생성 회로.The internal voltage is a core voltage. 라이트 동작 초기에 일정 구간 동안 활성화되는 내부 전압 인에이블 신호를 입력받아 내부 전압 생성 속도를 가속시키는 가속부; 및An accelerator configured to receive an internal voltage enable signal activated during a predetermined period at an initial stage of the write operation to accelerate an internal voltage generation rate; And 상기 내부 전압 인에이블 신호를 입력받아 상기 내부 전압을 생성하는 내부 전압 발생부를 포함하는 내부 전압 생성 회로.And an internal voltage generator configured to receive the internal voltage enable signal and generate the internal voltage. 삭제delete 제 14 항에 있어서,The method of claim 14, 상기 내부 전압 인에이블 신호는,The internal voltage enable signal, 연속적인 라이트 동작시, 디스에이블되는 신호인 것을 특징으로 하는 내부 전압 생성 회로.Internal voltage generating circuit, characterized in that the signal is disabled during continuous write operation. 제 14 항에 있어서,The method of claim 14, 상기 가속부는, The acceleration unit, 상기 내부 전압 인에이블 신호에 따라 상기 내부 전압 발생부의 구동 전류량을 증가시키는 것을 특징으로 하는 내부 전압 생성 회로.And increasing a driving current amount of the internal voltage generator according to the internal voltage enable signal. 제 14 항에 있어서,The method of claim 14, 라이트 시작 신호 및 라이트 중지 신호를 입력받아 상기 내부 전압 인에이블 신호를 출력하는 제어부를 추가로 구비하는 것을 특징으로 하는 내부 전압 생성 회로.And a controller configured to receive a write start signal and a write stop signal and output the internal voltage enable signal. 제 18 항에 있어서,The method of claim 18, 상기 제어부는,The control unit, 상기 라이트 시작 신호가 인에이블 됨에 따라 인에이블되고, 라이트 중지 신호가 인에이블 됨에 따라 디스에이블된 라이트 액티브 펄스를 출력하는 라이트 액티브 펄스 생성부; 및A write active pulse generator configured to enable the write start signal when the write start signal is enabled, and output a write active pulse disabled when the write stop signal is enabled; And 상기 라이트 액티브 펄스를 조절하여 상기 내부 전압 인에이블 신호를 출력하는 인에이블 시간 조절부를 포함하는 내부 전압 생성 회로.And an enable time controller configured to control the write active pulse to output the internal voltage enable signal. 제 1 항에 있어서,The method of claim 1, 상기 라이트 중지 신호는, 연속적인 라이트 동작시 인에이블 되는 신호인 것을 특징으로 하는 내부 전압 생성회로.And the write stop signal is a signal enabled during continuous write operation.
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KR20040110669A (en) * 2003-06-20 2004-12-31 주식회사 하이닉스반도체 Ative driver for generating internal voltage
KR20050013776A (en) * 2003-07-29 2005-02-05 주식회사 하이닉스반도체 Semiconductor memory device for reducing current consumption in active mode

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