KR100888262B1 - Signal converter and method of signal conversion - Google Patents

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Abstract

신호 변환기가 개시된다. 상기 신호 변환기는 항상 활성화 상태를 유지하는 제1증폭기, 제1페이즈에서만 활성화 상태를 유지하는 제3증폭기, 및 제2페이즈에서만 활성화 상태를 유지하는 제2증폭기를 포함한다. 상기 제1페이즈에서 복수의 제1커패시터들 각각이 입력신호를 샘플링하는 동안 직렬로 접속된 상기 제1증폭기와 상기 제3증폭기는 제1전압 세트에 의하여 발생한 전압을 증폭한다. 상기 제2페이즈에서 복수의 제2커패시터들 각각이 상기 제2증폭기의 출력전압을 샘플링하는 동안 직렬로 접속된 상기 제1증폭기와 상기 제2증폭기는 제2전압 세트에 의하여 발생한 전압을 증폭한다.The signal converter is disclosed. The signal converter includes a first amplifier that always remains active, a third amplifier that remains active only in a first phase, and a second amplifier that remains active only in a second phase. In the first phase, the first amplifier and the third amplifier connected in series while each of the plurality of first capacitors sample the input signal amplify the voltage generated by the first voltage set. In the second phase, the first amplifier and the second amplifier connected in series amplify the voltage generated by the second voltage set while each of the plurality of second capacitors sample the output voltage of the second amplifier.

Description

신호 변환기 및 신호 변환 방법{Signal converter and method of signal conversion}Signal converter and method of signal conversion

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래 기술에 따른 공유 기법을 사용하는 연산 증폭기를 포함하는 신호 변환기를 나타낸다.1 illustrates a signal converter including an operational amplifier using a sharing technique according to the prior art.

도 2는 종래 기술에 따른 스위칭 기법을 사용하는 연산 증폭기를 포함하는 신호 변환기를 나타낸다.2 shows a signal converter including an operational amplifier using a switching technique according to the prior art.

도 3은 본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기를 포함하는 파이프라인 구조를 갖는 ADC의 블락도를 나타낸다.3 is a block diagram of an ADC having a pipeline structure including a signal converter using a sharing technique and a switching technique together according to an exemplary embodiment of the present invention.

도 4는 본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기를 스테이지들 사이에서 공유하는 스킴(scheme)을 나타낸다.4 illustrates a scheme for sharing a signal converter between stages in which a sharing scheme and a switching scheme are applied according to an embodiment of the present invention.

도 5는 본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기를 채널들 사이에서 공유하는 스킴을 나타낸다.5 illustrates a scheme of sharing a signal converter between channels using a sharing scheme and a switching scheme according to an embodiment of the present invention.

본 발명은 신호 변환 기술에 관한 것으로, 보다 상세하게는 공유 기법(sharing technique)과 스위칭 기법(switching technique)을 함께 적용한 신호 변환기 및 신호 변환 방법에 관한 것이다.The present invention relates to a signal conversion technology, and more particularly, to a signal converter and a signal conversion method using a sharing technique and a switching technique.

다양한 디지털 신호 처리 시스템들은 디지털 신호 처리를 위하여 아날로그 데이터 신호들을 디지털 데이터 신호들로 변환할 수 있는 데이터 변환을 필요로 한다. 아날로그-디지털 변환기(Analog to Digital Converter; ADC)는 이러한 데이터 변환을 위하여 사용된다.Various digital signal processing systems require data conversion capable of converting analog data signals into digital data signals for digital signal processing. Analog to Digital Converters (ADCs) are used for this data conversion.

고속-저해상도(high-speed low-resolution) 디지털 신호 처리 시스템에서는 플레쉬(flash) ADC가 종종 사용되고, 저속-고해상도(low-speed high-resolution) 디지털 신호 처리 시스템에서는 시그마-델타(sigma-delta) ADC가 종종 사용되고, 중간 정도의 속도와 중간 정도의 해상도를 갖는 디지털 신호 처리 시스템에서는 파이프라인(pipelined) 구조를 갖는 ADC가 종종 사용된다.Flash ADCs are often used in high-speed low-resolution digital signal processing systems, and sigma-delta ADCs in low-speed high-resolution digital signal processing systems. Is often used, and ADCs with a pipelined structure are often used in digital signal processing systems with medium speed and medium resolution.

멀티-채널 파이프라인(multi-channel pipelined) 구조를 갖는 ADC는 복수의 파이프라인 구조를 갖는 ADC들을 포함한다. 상기 복수의 파이프라인 구조를 갖는 ADC들 각각은 직렬로 접속된 복수의 스테이지들(stages)을 포함한다. 상기 복수의 스테이지들 각각은 연산 증폭기를 포함하는 신호 변환기로 구현될 수 있으며, 상기 연산 증폭기는 상기 파이프라인 구조를 갖는 ADC에서 가장 많은 전력을 소모한다. 따라서, 상기 파이프라인 구조를 갖는 ADC에서 소모되는 전력을 줄이기 위해서는, 상기 연산 증폭기에서 소모되는 전력을 줄이는 것이 가장 중요한 일이다.ADCs having a multi-channel pipelined structure include ADCs having a plurality of pipelined structures. Each of the ADCs having the plurality of pipeline structures includes a plurality of stages connected in series. Each of the plurality of stages may be implemented as a signal converter including an operational amplifier, which consumes the most power in the ADC having the pipeline structure. Therefore, in order to reduce power consumed by the ADC having the pipeline structure, it is most important to reduce power consumed by the operational amplifier.

도 1은 종래 기술에 따른 공유 기법을 사용하는 연산 증폭기를 포함하는 신 호 변환기를 나타낸다. 도 1을 참조하면, 복수의 스테이지들 각각에 구현될 수 있는 신호 변환기(10)는 복수의 커패시터들(C1, C2, C3, 및 C4), 복수의 스위치들(SW1~SW14)을 포함하는 스위치 배열, 및 연산 증폭기(11)를 포함한다.1 illustrates a signal converter including an operational amplifier using a sharing technique according to the prior art. Referring to FIG. 1, a signal converter 10 that may be implemented in each of a plurality of stages includes a plurality of capacitors C1, C2, C3, and C4, and a switch including a plurality of switches SW1 to SW14. An array, and an operational amplifier 11.

여기서, 설명의 편의를 위하여, 상기 복수의 스위치들(SW1~SW14) 각각은 NMOS트랜지스터로 구현되고, 클락 발생기(미 도시)로부터 발생된 제1클락(Φ1)과 제2클락(Φ2)은 서로 180도의 위상차이를 가지며 넌-오버래핑(non-overlapping) 클락이라고 가정한다.Here, for convenience of description, each of the plurality of switches SW1 to SW14 is implemented as an NMOS transistor, and the first clock Φ1 and the second clock Φ2 generated from the clock generator (not shown) are mutually different. It is assumed that the phase difference is 180 degrees and is a non-overlapping clock.

제1페이즈(first phase), 즉, 제1클락(Φ1)이 하이 레벨(high level)일 때, 복수의 스위치들(SW1~SW4) 각각은 하이 레벨을 갖는 제1클락(Φ1)에 응답하여 단락(close)되므로, 입력신호(Vres (N-1))는 제1커패시터(C1)와 제2커패시터(C2)각각으로 공급된다.When the first phase, that is, the first clock Φ 1 is at a high level, each of the plurality of switches SW1 to SW4 is in response to the first clock Φ 1 having a high level. Since the circuit is closed, the input signal V res (N-1) is supplied to the first capacitor C1 and the second capacitor C2, respectively.

따라서, 상기 입력신호(Vres (N-1))는 상기 제1커패시터(C1)와 상기 제2커패시터(C2) 각각에 의하여 샘플링된다. 상기 신호 변환기(10)가 복수의 스테이지들 중에서 첫 번째 스테이지에 구현되는 경우 상기 입력신호(Vres (N-1))는 아날로그 입력신호를 샘플-홀드하는 샘플-홀드 회로(미 도시)의 출력신호가 될 수 있다. 또한, 상기 신호변환기(10)가 복수의 스테이지들 중에서 두 번째 스테이지 이후의 스테이지에 구현되는 경우 상기 입력신호(Vres (N-1))는 이전 스테이지의 출력신호일 수 있다.Therefore, the input signal V res (N-1) is sampled by each of the first capacitor C1 and the second capacitor C2. When the signal converter 10 is implemented in a first stage among a plurality of stages, the input signal V res (N-1 ) is an output of a sample-hold circuit (not shown ) that samples-holds an analog input signal. Can be a signal. In addition, when the signal converter 10 is implemented in a stage after the second stage among the plurality of stages, the input signal V res (N-1) may be an output signal of the previous stage.

그리고, 복수의 스위치들(SW5~SW7) 각각은 하이 레벨을 갖는 제1클락(Φ1)에 응답하여 단락되므로, 제4커패시터(C4)는 피드백 커패시터로서 연산 증폭기(11)의 제1입력단자(예컨대, (+)입력단자)와 출력단자에 접속된다.Since each of the plurality of switches SW5 to SW7 is shorted in response to the first clock Φ 1 having a high level, the fourth capacitor C4 is the first input terminal of the operational amplifier 11 as a feedback capacitor. For example, it is connected to the (+) input terminal) and the output terminal.

제1플레쉬 아날로그-디지털 변환기(13)는 제1페이즈의 이전 페이즈에서 상기 연산 증폭기(11)로부터 출력된 신호(Vres (N))를 디지털 신호로 변환하고, 변환된 디지털 신호를 제1제어신호(Dout (N+1))로서 출력한다.The first flash analog-to-digital converter 13 converts the signal V res (N) output from the operational amplifier 11 into a digital signal in the previous phase of the first phase, and converts the converted digital signal into a first control. Output as signal D out (N + 1) .

제1선택회로(15)는 상기 제1제어신호(Dout (N+1))에 응답하여 복수의 기준 전압들(Vreft, Vcom, 및 Vrefb) 중에서 선택된 어느 하나의 전압을 제3커패시터(C3)로 공급한다.The first selection circuit 15 may select one of the plurality of reference voltages Vreft, Vcom, and Vrefb from the third capacitor C3 in response to the first control signal D out (N + 1) . ).

상기 연산 증폭기(11)는 제1입력단자(예컨대, (+)입력단자)의 전압을 증폭하고 증폭된 전압(Vres (N+1))을 출력한다. 상기 제1입력단자의 전압은 제3커패시터(C3)의 커패시턴스와 제4커패시터(C4)의 커패시턴스의 비율, 상기 연산 증폭기(11)의 증폭률, 이전 페이즈에서 상기 제3커패시터(C3)와 상기 제4커패시터(C4)로 각각 공급된 전압, 및 제1페이즈에서 상기 제3커패시터(C3)로 입력되는 상기 어느 하나의 전압에 따라 결정될 수 있다.The operational amplifier 11 amplifies the voltage of the first input terminal (eg, (+) input terminal) and outputs the amplified voltage V res (N + 1) . The voltage at the first input terminal is a ratio of the capacitance of the third capacitor C3 and the capacitance of the fourth capacitor C4, the amplification ratio of the operational amplifier 11, the third capacitor C3 and the third phase in the previous phase. It may be determined according to the voltage supplied to each of the four capacitors (C4), and any one of the voltages input to the third capacitor (C3) in the first phase.

상기 제1페이즈에 연이어 발생한 제2페이즈, 즉, 제2클락(Φ2)이 하이 레벨일 때, 복수의 스위치들(SW8~SW10) 각각은 하이 레벨을 갖는 제2클락(Φ2)에 응답하여 단락되므로, 연산 증폭기(11)의 출력신호(Vres (N))는 제3커패시터(C3)와 제4커패시터(C4) 각각으로 공급된다. 따라서, 상기 연산 증폭기(20)의 출력신호(Vres (N))는 상기 제3커패시터(C3)와 상기 제4커패시터(C4) 각각에 의하여 샘플링된다.When the second phase continually occurring in the first phase, that is, the second clock Φ2 is at the high level, each of the switches SW8 to SW10 is short-circuited in response to the second clock Φ2 having the high level. Therefore, the output signal V res (N ) of the operational amplifier 11 is supplied to each of the third capacitor C3 and the fourth capacitor C4. Therefore, the output signal V res (N ) of the operational amplifier 20 is sampled by each of the third capacitor C3 and the fourth capacitor C4.

그리고, 복수의 스위치들(SW11~SW14) 각각은 하이 레벨을 갖는 제2클락(Φ2)에 응답하여 단락되므로, 제2커패시터(C2)는 피드백 커패시터로서 상기 연산 증폭기(11)의 제1입력단자(예컨대, (+)입력단자))와 출력단자에 접속된다.Each of the plurality of switches SW11 to SW14 is short-circuited in response to the second clock Φ2 having a high level, so that the second capacitor C2 is a feedback capacitor as a first input terminal of the operational amplifier 11. (For example, (+) input terminal)) and an output terminal.

제2플레쉬 아날로그-디지털 변환기(17)는 상기 제1페이즈에서 상기 입력신호(Vres (N-1))를 디지털 신호로 변환하고, 변환된 디지털 신호를 제2제어신호(Dout (N))로서 출력한다.The second flash analog-to-digital converter 17 converts the input signal V res (N-1 ) into a digital signal in the first phase, and converts the converted digital signal into a second control signal D out (N). Output as

제2선택회로(19)는 상기 제2제어신호(Dout (N))에 응답하여 복수의 기준 전압들(Vreft, Vcom, 및 Vrefb) 중에서 선택된 어느 하나의 전압을 제1커패시터(C1)로 공급한다.In response to the second control signal D out (N) , the second selection circuit 19 transfers one voltage selected from the plurality of reference voltages Vreft, Vcom, and Vrefb to the first capacitor C1. Supply.

상기 연산 증폭기(11)는 제1입력단자의 전압을 증폭하여 증폭된 전압 (Vres(N))을 출력한다. 예컨대, 상기 제1입력단자의 전압은 제1커패시터(C1)의 커패시턴스와 제2커패시터(C2)의 커패시턴스의 비율, 상기 연산 증폭기(11)의 증폭률, 상기 제1페이즈에서 제1커패시터(C1)와 제2커패시터(C2)로 각각 공급된 전압, 및 제2 페이즈에서 상기 제1커패시터(C1)로 입력되는 상기 어느 하나의 전압에 따라 결정될 수 있다.The operational amplifier 11 outputs the amplified voltage V res (N) by amplifying the voltage of the first input terminal. For example, the voltage of the first input terminal is a ratio of the capacitance of the first capacitor C1 and the capacitance of the second capacitor C2, the amplification factor of the operational amplifier 11, and the first capacitor C1 in the first phase. And the voltage supplied to each of the second capacitor C2 and the voltage input to the first capacitor C1 in the second phase.

멀티-채널 파이프라인 구조를 갖는 ADC의 채널들 사이에서, 또는 스테이지들 사이에서 하나의 연산 증폭기(11)를 공유하면, 상기 멀티-채널 파이프라인 구조를 갖는 ADC에 구현되는 총 연산 증폭기들의 개수를 반으로 감소시킬 수 있다. 이 경우, 상기 멀티-채널 파이프라인 구조를 갖는 ADC의 소비 전력은 감소할 뿐만 아니라 총 레이아웃 면적도 감소한다.If one operational amplifier 11 is shared between the channels of an ADC having a multi-channel pipeline structure or between stages, the total number of operational amplifiers implemented in the ADC having the multi-channel pipeline structure is determined. You can cut it in half. In this case, not only the power consumption of the ADC having the multi-channel pipeline structure is reduced, but also the total layout area is reduced.

그러나, 이전 페이즈에서 발생한 신호에 대한 정보가 연산 증폭기(11)의 보상 커패시터(미도시)와 기생커패시터(미도시)에 저장될 수 있다. 상기 정보를 리셋하지 못하면, 상기 이전 페이즈에서 발생한 신호에 대한 정보가 현재 페이즈의 동작에 영향을 주는 메모리 효과(Memory effect)의 문제를 일으킬 수 있다.However, information about the signal generated in the previous phase may be stored in the compensation capacitor (not shown) and the parasitic capacitor (not shown) of the operational amplifier 11. If the information is not reset, information on the signal generated in the previous phase may cause a problem of a memory effect that affects the operation of the current phase.

도 2는 종래 기술에 따른 스위칭 기법을 사용하는 연산 증폭기를 포함하는 신호 변환기를 나타내는 도면이다. 도 2를 참조하면, 복수의 스테이지들 각각에 사용될 수 있는 신호 변환기(20)는 제1커패시터(C1), 제2커패시터(C2), 복수의 스위치들(SW21~SW26)을 포함하는 스위치 배열, 연산 증폭기(21), 및 플레쉬 아날로그-디지털 변환기(23), 및 선택회로(25)를 포함한다.2 is a diagram illustrating a signal converter including an operational amplifier using a switching technique according to the prior art. Referring to FIG. 2, a signal converter 20 that may be used in each of a plurality of stages includes a switch arrangement including a first capacitor C1, a second capacitor C2, and a plurality of switches SW21 to SW26, An operational amplifier 21, and a flash analog-to-digital converter 23, and a selection circuit 25.

여기서, 설명의 편의를 위하여, 상기 복수의 스위치들(SW21~SW26) 각각은 NMOS트랜지스터로 구현되고, 클락 발생기(미도시)로부터 발생된 제1클락(Φ1)과 제2클락(Φ2)은 서로 180도의 위상차이를 가지며 넌-오버래핑(non-overlapping) 클락이라고 가정한다.Here, for convenience of description, each of the plurality of switches SW21 to SW26 is implemented as an NMOS transistor, and the first clock Φ1 and the second clock Φ2 generated from the clock generator (not shown) are mutually different. It is assumed that the phase difference is 180 degrees and is a non-overlapping clock.

제1페이즈, 즉, 제1클락(Φ1)이 하이 레벨일 때, 복수의 스위치들 (SW21~SW23) 각각은 하이 레벨을 갖는 제1클락(Φ1)에 응답하여 단락(close)되므로, 입력신호(Vres (N-1))는 제1커패시터(C1)와 제2커패시터(C2) 각각에 의하여 샘플링된다. When the first phase, that is, the first clock Φ 1 is at the high level, each of the plurality of switches SW21 to SW23 is closed in response to the first clock Φ 1 having the high level. V res (N-1) is sampled by each of the first capacitor C1 and the second capacitor C2.

상기 신호 변환기(20)가 복수의 스테이지들 중에서 첫 번째 스테이지에 구현되는 경우 상기 입력신호(Vres (N-1))는 아날로그 입력신호를 샘플-홀드하는 샘플-홀드 회로(미 도시)의 출력신호가 될 수 있다. 또한, 상기 신호변환기(20)가 복수의 스테이지들 중에서 두 번째 스테이지 이후의 스테이지에 구현되는 경우 상기 입력신호(Vres (N-1))는 이전 스테이지의 출력신호일 수 있다.When the signal converter 20 is implemented in a first stage among a plurality of stages, the input signal V res (N-1 ) is an output of a sample-hold circuit (not shown ) that samples-holds an analog input signal. Can be a signal. In addition, when the signal converter 20 is implemented in a stage after the second stage among the plurality of stages, the input signal V res (N-1) may be an output signal of the previous stage.

상기 플레쉬 아날로그-디지털 변환기(23)는 입력신호(Vres (N-1))를 디지털 신호로 변환하고, 변환된 디지털 신호를 제어신호(Dout(N))로서 출력한다. 상기 제1페이즈에서 상기 연산 증폭기(21)는 비활성화 상태를 유지한다.The flash analog-to-digital converter 23 converts the input signal V res (N-1) into a digital signal, and outputs the converted digital signal as a control signal Dout (N). In the first phase, the operational amplifier 21 remains in an inactive state.

제1페이즈에 연이어 발생한 제2페이즈, 즉, 제2클락(Φ2)이 하이 레벨일 때, 복수의 스위치들(SW24~SW26) 각각은 하이 레벨을 갖는 제2클락(Φ2)에 응답하여 단락(close)되므로, 선택회로(25)는 상기 제어신호(Dout (N))에 응답하여 복수의 기준 전압들(Vreft, Vcom, 및 Vrefb) 중에서 어느 하나의 전압을 제1커패시터(C1)로 공급한다. 또한, 제2커패시터(C2)는 상기 연산 증폭기(21)의 제1입력단자와 상기 연산 증폭기(21)의 출력단자 사이에 피드백 커패시터로서 접속된다.When the second phase that is generated subsequent to the first phase, that is, the second clock Φ2 is at the high level, each of the plurality of switches SW24 to SW26 is short-circuited in response to the second clock Φ2 having the high level. Therefore, the selection circuit 25 supplies one of the plurality of reference voltages Vreft, Vcom, and Vrefb to the first capacitor C1 in response to the control signal D out (N) . do. The second capacitor C2 is also connected as a feedback capacitor between the first input terminal of the operational amplifier 21 and the output terminal of the operational amplifier 21.

공급전압(VDD)은 상기 연산 증폭기(21)로 공급되므로, 상기 연산 증폭기(21)는 활성화되어 증폭 동작을 수행할 수 있다. 이 경우, 상기 연산 증폭기(21)는 제1입력단자(예컨대, (+)입력단자)의 전압을 증폭하고 증폭된 전압(Vres (N))을 출력한다. Since the supply voltage VDD is supplied to the operational amplifier 21, the operational amplifier 21 may be activated to perform an amplification operation. In this case, the operational amplifier 21 amplifies the voltage of the first input terminal (eg, (+) input terminal) and outputs the amplified voltage V res (N) .

제1페이즈(예컨대, 샘플링 단계)에서는 상기 연산 증폭기(21)에서 소모되는 전력을 줄이기 위하여 상기 연산 증폭기(21)로 공급되는 공급전압(VDD)을 차단하고, 제2페이즈(예컨대, 증폭 단계)에서는 증폭을 위하여 상기 연산 증폭기(21)로 상기 공급전압(VDD)을 공급한다.In the first phase (eg, the sampling step), the supply voltage VDD supplied to the operational amplifier 21 is cut off to reduce the power consumed by the operational amplifier 21, and the second phase (eg, the amplification step). In FIG. 2, the supply voltage VDD is supplied to the operational amplifier 21 for amplification.

이러한 상기 스위칭 기법은 스위치(SW26)의 단락(close)과 개방(open) 사이의 전환시에 다소의 시간이 필요하므로, 상기 신호 변환기(20)의 동작 속도가 떨어진다. 또한, 상기 신호 변환기(20)가 멀티-채널 파이프라인 구조를 갖는 ADC의 각각의 스테이지에 구현되는 경우, 상기 멀티-채널 파이프라인 구조를 갖는 ADC의 동작 속도와 성능은 떨어지는 문제점이 있다.This switching technique requires some time at the time of switching between close and open of the switch SW26, so that the operating speed of the signal converter 20 is lowered. In addition, when the signal converter 20 is implemented in each stage of the ADC having a multi-channel pipeline structure, the operation speed and performance of the ADC having the multi-channel pipeline structure are inferior.

따라서 본 발명이 이루고자 하는 기술적 과제는 전력 소모와 레이아웃 면적을 줄일 수 있는 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기와 신호 변환 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a signal converter and a signal conversion method using a sharing technique and a switching technique that can reduce power consumption and layout area.

상기 기술적 과제를 달성하기 위한 신호 변환기는 항상 활성화 상태를 유지하는 제1증폭기, 제1페이즈에서만 활성화 상태를 유지하는 제3증폭기, 및 제2페이즈에서만 활성화 상태를 유지하는 제2증폭기를 포함한다. 상기 제1페이즈에서 복수의 제1커패시터들 각각이 입력신호를 샘플링하는 동안 직렬로 접속된 상기 제1증폭기와 상기 제3증폭기는 제1전압 세트, 예컨대 상기 제1증폭기의 상기 입력단자로 공급되는 전압들에 의하여 발생한 전압을 증폭한다. 상기 제2페이즈에서 복수의 제2커패시터들 각각이 상기 제2증폭기의 출력전압을 샘플링하는 동안 직렬로 접속된 상기 제1증폭기와 상기 제2증폭기는 제2전압 세트, 예컨대 상기 제1증폭기의 상기 입력단자로 공급되는 전압들에 의하여 발생한 전압을 증폭한다.The signal converter for achieving the above technical problem includes a first amplifier that always remains activated, a third amplifier that remains activated only in the first phase, and a second amplifier that remains activated only in the second phase. In the first phase, the first amplifier and the third amplifier connected in series while each of the plurality of first capacitors sample an input signal are supplied to a first voltage set, for example, the input terminal of the first amplifier. Amplify the voltage generated by the voltages. In the second phase, the first amplifier and the second amplifier connected in series while each of the plurality of second capacitors sample the output voltage of the second amplifier are connected to a second voltage set, for example, the first amplifier of the first amplifier. Amplify the voltage generated by the voltages supplied to the input terminal.

상기 기술적 과제를 달성하기 위한 신호 변환기는 제1커패시터 내지 제4커패 시터; 제1신호 변환기 내지 제3신호 변환기; 및 각각이 복수의 스위칭 제어신호들 중에서 대응되는 스위칭 제어신호에 응답하여 스위칭 되는 복수의 스위치들을 포함하는 스위치 배열을 포함한다.The signal converter for achieving the technical problem is a first capacitor to a fourth capacitor; First to third signal converters; And a switch arrangement including a plurality of switches each switched in response to a corresponding switching control signal among the plurality of switching control signals.

제1페이즈(phase)에서, 상기 스위치 배열은 상기 제1커패시터와 상기 제2커패시터 각각으로 입력신호가 입력되도록 배열되고, 상기 제1신호 변환기의 입력단자와 상기 제3신호 변환기의 출력단자 사이에 상기 제4커패시터가 접속되도록 배열되고, 제1전압이 상기 제3커패시터를 통하여 상기 제1신호 변환기의 상기 입력단자로 입력될 수 있도록 배열되고, 상기 제1신호 변환기의 출력단자와 상기 제3신호 변환기의 입력단자가 접속될 수 있도록 배열된다.In a first phase, the switch arrangement is arranged such that an input signal is input to each of the first capacitor and the second capacitor, and between an input terminal of the first signal converter and an output terminal of the third signal converter. The fourth capacitor is arranged to be connected, a first voltage is arranged to be input to the input terminal of the first signal converter through the third capacitor, and an output terminal of the first signal converter and the third signal The input terminals of the transducers are arranged to be connected.

제2페이즈에서, 상기 스위치 배열은 제2전압이 상기 제1커패시터를 통하여 상기 제1신호 변환기의 상기 입력단자로 입력되도록 배열되고, 상기 제1신호 변환기의 상기 입력단자와 상기 제2신호 변환기의 출력단자 사이에 상기 제2커패시터가 접속되도록 배열되고, 상기 제2신호 변환기의 출력신호가 상기 제3커패시터와 상기 제4커패시터 각각으로 입력될 수 있도록 배열되고, 상기 제1신호 변환기의 상기 출력단자와 상기 제2신호 변환기의 입력단자가 접속될 수 있도록 배열된다.In a second phase, the switch arrangement is arranged such that a second voltage is input to the input terminal of the first signal converter through the first capacitor, and the input terminal of the first signal converter and the second signal converter of the second signal converter. The second capacitor is arranged to be connected between output terminals, the output signal of the second signal converter is arranged to be input to each of the third capacitor and the fourth capacitor, and the output terminal of the first signal converter is arranged. And an input terminal of the second signal converter can be connected.

상기 신호 변환기는 상기 제1페이즈의 이전 페이즈에서 상기 제2신호 변환기로부터 출력된 출력신호에 기초하여 제1디지털 신호를 발생하기 위한 제1아날로그-디지털 변환기; 상기 제1디지털 신호에 응답하여 복수의 전압들 중에서 어느 하나의 전압을 상기 제1전압으로서 출력하기 위한 제1선택회로; 상기 입력신호에 기초하여 제2디지털 신호를 발생하기 위한 제2아날로그-디지털 변환기; 및 상기 제2디 지털 신호에 응답하여 상기 복수의 전압들 중에서 어느 하나의 전압을 상기 제2전압으로서 출력하기 위한 제2선택회로를 더 포함한다.The signal converter comprises: a first analog-to-digital converter for generating a first digital signal based on an output signal output from the second signal converter in a previous phase of the first phase; A first selection circuit for outputting any one of a plurality of voltages as the first voltage in response to the first digital signal; A second analog-to-digital converter for generating a second digital signal based on the input signal; And a second selection circuit for outputting any one of the plurality of voltages as the second voltage in response to the second digital signal.

상기 제1신호 변환기 내지 상기 제3신호 변환기 각각은 연산 증폭기이다. 또한, 상기 제1신호 변환기 내지 상기 제3신호 변환기 각각은 직렬로 접속된 복수의 인버터들을 포함한다.Each of the first to third signal converters is an operational amplifier. In addition, each of the first to third signal converters includes a plurality of inverters connected in series.

상기 신호 변환기가 직렬로 접속된 다수개의 스테이지들 중에서 첫 번째 스테이지에 구현되는 경우, 상기 입력신호는 아날로그 입력신호를 샘플링하고 샘플된 아날로그 신호를 출력하는 샘플-홀드 회로의 출력신호이다. 상기 신호 변환기가 직렬로 접속된 다수개의 스테이지들 중에서 어느 하나의 스테이지에 구현된 경우 상기 입력신호는 상기 어느 하나의 스테이지의 이전 스테이지의 출력신호이다.When the signal converter is implemented in a first stage of a plurality of stages connected in series, the input signal is an output signal of a sample-hold circuit that samples an analog input signal and outputs a sampled analog signal. When the signal converter is implemented in any one of a plurality of stages connected in series, the input signal is an output signal of a previous stage of the one stage.

상기 신호 변환기가 다수개의 파이프라인 구조를 갖는 신호 변환기들 중에서 어느 하나의 파이프라인 구조를 갖는 신호 변환기에 구현된 경우, 상기 입력신호는 상기 어느 하나의 파이프라인 구조를 갖는 신호 변환기의 이전 파이프라인 구조를 갖는 신호 변환기의 출력신호이다.When the signal converter is implemented in a signal converter having any one of the pipeline converters having a plurality of pipeline structures, the input signal is a previous pipeline structure of the signal converter having any one pipeline structure. Output signal of the signal converter having a.

상기 기술적 과제를 달성하기 위한 신호 변환기는 복수의 제1커패시터들; 복수의 제2커패시터들; 제1신호 변환기 내지 제3 신호 변환기; 및 각각이 복수의 스위칭 제어신호들 중에서 대응되는 스위칭 제어신호에 응답하여 스위칭 되는 복수의 스위치들을 포함하는 스위치 배열을 포함한다.A signal converter for achieving the technical problem is a plurality of first capacitors; A plurality of second capacitors; First to third signal converters; And a switch arrangement including a plurality of switches each switched in response to a corresponding switching control signal among the plurality of switching control signals.

제1페이즈에서, 상기 스위치 배열은 상기 복수의 제1커패시터들 각각으로 입력신호가 입력되도록 배열되고, 상기 제1신호 변환기의 입력단자와 상기 제3신호 변환기의 출력단자 사이에 상기 복수의 제2커패시터들 중에서 적어도 하나의 커패시터가 접속되도록 배열되고, 제1전압이 상기 복수의 제2커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 상기 제1신호 변환기의 상기 입력단자로 입력되도록 배열되고, 상기 제1신호 변환기의 출력단자와 상기 제3신호 변환기의 입력단자가 접속될 수 있도록 배열된다.In a first phase, the switch arrangement is arranged such that an input signal is input to each of the plurality of first capacitors, and the second plurality of second terminals are arranged between an input terminal of the first signal converter and an output terminal of the third signal converter. At least one of the capacitors is arranged to be connected, and a first voltage is arranged to be input to the input terminal of the first signal converter through each of the remaining capacitors except at least one of the plurality of second capacitors; The output terminal of the first signal converter and the input terminal of the third signal converter are arranged to be connected.

제2페이즈에서, 상기 스위치 배열은 상기 제1신호 변환기의 상기 입력단자와 상기 제2신호 변환기의 출력단자 사이에 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터가 접속되도록 배열되고, 제2전압이 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 상기 제1신호 변환기의 상기 입력단자로 입력되도록 배열되고, 상기 제2신호 변환기의 출력 전압이 상기 복수의 제2커패시터들 각각으로 입력될 수 있도록 배열되고, 상기 제1신호 변환기의 상기 출력단자와 상기 제2신호 변환기의 입력단자가 접속될 수 있도록 배열된다.In a second phase, the switch arrangement is arranged such that at least one capacitor of the plurality of first capacitors is connected between the input terminal of the first signal converter and the output terminal of the second signal converter, and a second voltage And arranged to be input to the input terminal of the first signal converter through each of the remaining capacitors except at least one capacitor among the plurality of first capacitors, and an output voltage of the second signal converter is input to the plurality of second capacitors. Each of them is arranged to be input, and the output terminal of the first signal converter and the input terminal of the second signal converter are arranged to be connected.

상기 기술적 과제를 달성하기 위한 신호 변환 방법은 제1페이즈에서 복수의 제1커패시터들 각각을 이용하여 입력전압을 샘플링하고, 복수의 제2커패시터들 중에서 적어도 하나의 커패시터를 통하여 제3신호 변환기의 출력전압과 상기 복수의 제2커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 제1전압을 제1신호 변환기의 입력단자로 공급하고, 직렬로 접속된 상기 제1신호 변환기와 상기 제3신호 변환기를 이용하여 상기 제1신호 변환기의 상기 입력단자의 전압을 증폭하는 단계; 및 제2페이즈에서 상기 복수의 제2커패시터들 각각을 이용하여 제2신호 변환기의 출력전압을 샘플링하고, 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터를 통하여 상기 제2신호 변환기의 출력전압과 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 제2전압을 상기 제1신호 변환기의 상기 입력단자로 공급하고, 직렬로 접속된 상기 제1신호 변환기와 상기 제2신호 변환기를 이용하여 상기 제1신호 변환기의 상기 입력단자의 전압을 증폭하는 단계를 포함한다.The signal conversion method for achieving the technical problem is to sample the input voltage using each of the plurality of first capacitors in the first phase, and output the third signal converter through at least one capacitor of the plurality of second capacitors A first voltage is supplied to an input terminal of a first signal converter through a capacitor other than a voltage and at least one capacitor among the plurality of second capacitors, and the first signal converter and the third signal connected in series Amplifying a voltage of the input terminal of the first signal converter by using a converter; And sampling the output voltage of the second signal converter by using each of the plurality of second capacitors in a second phase, and outputting the output voltage of the second signal converter through at least one capacitor among the plurality of first capacitors. The second voltage is supplied to the input terminal of the first signal converter through each of the remaining capacitors except at least one of the plurality of first capacitors, and the first signal converter and the second signal connected in series. Amplifying a voltage of the input terminal of the first signal converter using a converter.

상기 제1전압은 상기 제1페이즈의 이전 페이즈에서 상기 제2신호 변환기의 출력전압에 기초하여 발생한 제1디지털 신호에 응답하여 복수의 전압들 중에서 선택된 전압이고, 상기 제2전압은 상기 제1페이즈에서 상기 입력전압에 기초하여 발생한 제2디지털 신호에 응답하여 상기 복수의 전압들 중에서 선택된 전압이다.The first voltage is a voltage selected from among a plurality of voltages in response to a first digital signal generated based on an output voltage of the second signal converter in a previous phase of the first phase, and the second voltage is the first phase. Is selected from among the plurality of voltages in response to the second digital signal generated based on the input voltage.

상기 제1페이즈에서 상기 제2신호 변환기는 비활성화고, 상기 제2페이즈에서 상기 제3신호 변환기는 비활성화된다.In the first phase, the second signal converter is deactivated, and in the second phase, the third signal converter is deactivated.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기를 포함하는 파이프라인 구조를 갖는 ADC의 블락도를 나타낸다. 도 3에 도시된 파이프라인 구조를 갖는 ADC는 멀티-채널 파이프라인 구조를 갖는 ADC의 일부분을 구성한다.3 is a block diagram of an ADC having a pipeline structure including a signal converter using a sharing technique and a switching technique together according to an exemplary embodiment of the present invention. The ADC with the pipeline structure shown in FIG. 3 constitutes a portion of the ADC with the multi-channel pipeline structure.

상기 파이프라인 구조를 갖는 ADC(30)는 클락 발생기(31), 샘플-홀드 회로(33), 복수의 스테이지들(35-1, 35-2, ..., 35-M, M은 자연수), 및 디지털 보정 유닛(35)을 포함한다.ADC 30 having the pipeline structure includes a clock generator 31, a sample-hold circuit 33, a plurality of stages 35-1, 35-2, ..., 35-M, and M are natural numbers. , And a digital correction unit 35.

상기 클락 발생기(31)는 클락(CLK)에 응답하여 서로 180도의 위상 차이를 가지면서 넌-오버래핑(non-overlapping) 클락인 제1클락(Φ1)과 제2클락(Φ2)을 발생하고, 발생된 제1클락(Φ1)과 제2클락(Φ2) 각각을 샘플-홀드 회로(33), 및 복수의 스테이지들(35-1, 35-2, 35-3, 35-4, ..., 35-M) 각각으로 출력한다.The clock generator 31 generates a first clock Φ 1 and a second clock Φ 2, which are non-overlapping clocks, having a phase difference of 180 degrees from each other in response to the clock CLK. Each of the first clock Φ1 and the second clock Φ2 is divided into the sample-hold circuit 33 and the plurality of stages 35-1, 35-2, 35-3, 35-4, ..., 35-M).

상기 샘플-홀드 회로(또는 샘플-홀드 증폭기; 33)는 상기 제1클락(Φ1)과 상기 제2클락(Φ2)에 응답하여 아날로그 입력 신호(AIN)를 수신하여 샘플링하고, 샘플링된 신호를 증폭하고, 증폭된 신호(Vi)를 첫 번째 스테이지(35-1)로 출력한다.The sample-hold circuit (or sample-hold amplifier) 33 receives and samples an analog input signal AIN in response to the first clock Φ 1 and the second clock Φ 2, and amplifies the sampled signal. The amplified signal Vi is output to the first stage 35-1.

도 3에서 상기 클락 발생기(31)는 상기 제1클락(Φ1)과 상기 제2클락(Φ2)을 발생하는 것으로 도시되어 있으나, 상기 제2클락(Φ2)은 상기 샘플-홀드 회로(33), 및 상기 복수의 스테이지들(35-1, 35-2, 35-3, 35-4, ..., 35-M) 각각에서 상기 제1클락(Φ1)에 기초하여 발생될 수 있다.In FIG. 3, the clock generator 31 generates the first clock Φ 1 and the second clock Φ 2, but the second clock Φ 2 is the sample-hold circuit 33. And based on the first clock Φ 1 in each of the plurality of stages 35-1, 35-2, 35-3, 35-4,..., 35 -M.

본 발명의 실시 예에 따른 신호 변환기(100)는 상기 복수의 스테이지들(35-1, 35-2, 35-3, 35-4, ..., 35-M) 중에서 대응되는 두 개의 스테이지들(예컨대, 35-1과 35-2, 및 35-3과 35-4)에 구현된다. 즉, 도 4를 참조하여 상세히 설명될 신호 변환기(100)의 제1신호 변환기(110)는 상기 두 개의 스테이지들(예컨대, 35-1과 35-2, 및 35-3과 35-4) 각각에 의하여 공유된다.The signal converter 100 according to an embodiment of the present invention corresponds to two stages corresponding to the plurality of stages 35-1, 35-2, 35-3, 35-4,..., 35 -M. (Eg, 35-1 and 35-2, and 35-3 and 35-4). That is, the first signal converter 110 of the signal converter 100 to be described in detail with reference to FIG. 4 is the two stages (eg, 35-1 and 35-2, and 35-3 and 35-4), respectively. Is shared by

상기 디지털 보정 유닛(35)은 상기 복수의 스테이지들(35-1, 35-2, 35-3, 35-4, ..., 35-M) 각각으로부터 출력된 디지털 신호를 수신하고, 수신된 디지털 신호들에 대하여 시간 정렬 및/또는 디지털 교정을 수행하고, 그 결과에 따른 디지털 신호를 출력한다.The digital correction unit 35 receives a digital signal output from each of the plurality of stages 35-1, 35-2, 35-3, 35-4,. Perform time alignment and / or digital calibration on the digital signals and output the digital signals according to the results.

도 4는 본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기를 스테이지들 사이에서 공유하는 스킴을 나타낸다. 도 3과 도 4를 참조하면, 본 발명의 실시 예에 따른 신호 변환기(100)는 멀티-채널 파이프라인 구조를 갖는 ADC의 각각의 채널 내에 구현된 복수의 스테이지들(35-1, 35-2, 35-3, 35-4, ..., 35-M) 중에서 서로 인접하는 두 개의 스테이지들 (예컨대, 스테이지N과 스테이지(N+1))에 구현될 수 있다.FIG. 4 illustrates a scheme of sharing a signal converter between stages using a sharing technique and a switching technique according to an embodiment of the present invention. 3 and 4, the signal converter 100 according to an embodiment of the present invention may include a plurality of stages 35-1 and 35-2 implemented in respective channels of an ADC having a multi-channel pipeline structure. , 35-3, 35-4,..., 35 -M may be implemented in two adjacent stages (eg, stage N and stage N + 1).

상기 신호 변환기(100)는 제1커패시터 내지 제4커패시터(C1~C4), 제1신호 변환기 내지 제3신호 변환기(110, 120, 및 130), 및 복수의 스위치들(S1 내지 S16)을 포함하는 스위치 배열을 포함한다. 상기 신호 변환기(100)는 제1플레쉬 아날로그 디지털 변환기(111), 제2플레쉬 아날로그 디지털 변환기(113), 제1선택회로(115), 및 제2선택회로(117)를 더 포함할 수 있다.The signal converter 100 includes first to fourth capacitors C1 to C4, first to third signal converters 110, 120, and 130, and a plurality of switches S1 to S16. It includes a switch arrangement. The signal converter 100 may further include a first flash analog to digital converter 111, a second flash analog to digital converter 113, a first selection circuit 115, and a second selection circuit 117.

상기 제1신호 변환기 내지 상기 제3신호 변환기(110, 120, 및 130) 각각은 연산 증폭기로 구현되거나, 또는 직렬로 접속된 복수의 인버터들로 구현될 수 있다. 예컨대, 상기 제1신호 변환기(110)와 상기 제2신호 변환기(120), 또는 상기 제1신호 변환기(110)와 상기 제3신호 변환기(130)는 제1스테이지(35-1)에 구현될 수 있다. 상기 제1선택회로(115)와 상기 제2선택회로(117) 각각은 멀티플렉서로 구현될 수 있다.Each of the first to third signal converters 110, 120, and 130 may be implemented as an operational amplifier or a plurality of inverters connected in series. For example, the first signal converter 110 and the second signal converter 120, or the first signal converter 110 and the third signal converter 130 may be implemented in the first stage 35-1. Can be. Each of the first selection circuit 115 and the second selection circuit 117 may be implemented as a multiplexer.

상기 복수의 스위치들(S1 내지 S16) 각각은 복수의 스위치 제어신호들(예컨대, 제1클락(Φ1)과 제2클락(Φ2)) 중에서 대응되는 스위치 제어신호에 응답하여 스위칭된다.Each of the plurality of switches S1 to S16 is switched in response to a corresponding switch control signal among a plurality of switch control signals (eg, the first clock Φ 1 and the second clock Φ 2).

설명의 편의를 위하여, 상기 복수의 스위치들(S1 내지 S8) 각각은 NMOS 트랜지스터로 구현되며 하이 레벨을 갖는 제1클락(Φ1)에 응답하여 동시에 턴-온되고, 또한 상기 복수의 스위치들(S9 내지 S16) 각각은 NMOS 트랜지스터로 구현되고 하이 레벨을 갖는 제2클락(Φ2)에 응답하여 동시에 턴-온된다고 가정한다.For convenience of description, each of the plurality of switches S1 to S8 is implemented as an NMOS transistor and is simultaneously turned on in response to the first clock Φ 1 having a high level, and the plurality of switches S9. To S16), each of which is implemented as an NMOS transistor and is simultaneously turned on in response to the second clock Φ2 having a high level.

따라서, 하이 레벨을 갖는 제1클락(Φ1)에 응답하여 동시에 턴-온되는 복수의 스위치들(S1 내지 S8)의 배열은 제1배열이 되고, 하이 레벨을 갖는 제2클락(Φ2)에 응답하여 동시에 턴-온되는 복수의 스위치들(S9 내지 S16)의 배열은 제2배열이 된다. 상기 제1클락(Φ1)과 상기 제2클락(Φ2)은 넌-오버래핑 클락이므로, 복수의 스위치들(S1 내지 S8) 각각과 복수의 스위치들(S9 내지 S16) 각각은 동시에 턴온되지 않는다.Therefore, the arrangement of the plurality of switches S1 to S8 simultaneously turned on in response to the first clock Φ1 having a high level becomes the first array and responds to the second clock Φ2 having a high level. Thus, the arrangement of the plurality of switches S9 to S16 turned on at the same time becomes the second array. Since the first clock Φ1 and the second clock Φ2 are non-overlapping clocks, each of the plurality of switches S1 to S8 and each of the plurality of switches S9 to S16 are not turned on at the same time.

제1페이즈, 즉 제1클락(Φ1)이 하이 레벨일 때, 상기 복수의 스위치들(S1 내지 S8) 각각은 온(on)되고, 상기 복수의 스위치들(S9 내지 S16) 각각은 오프된다.When the first phase, that is, the first clock Φ 1 is at the high level, each of the plurality of switches S1 to S8 is turned on, and each of the plurality of switches S9 to S16 is turned off.

따라서, 상기 스위치 배열은 입력신호(Vres (N-1) 또는 Vi)가 제1커패시터(C1)와 제2커패시터(C2) 각각으로 입력되도록 배열되므로, 상기 입력신호(Vres (N-1) 또는 Vi)는 상기 제1커패시터(C1)와 상기 제2커패시터(C2) 각각에 의하여 샘플링된다. 이를 제1페이즈에서의 샘플링 동작이라 한다.Therefore, the switch arrangement is arranged such that an input signal V res (N-1) or Vi is input to each of the first capacitor C1 and the second capacitor C2, and thus the input signal V res (N-1). ) or Vi) is sampled by each of the first capacitor (C1) and the second capacitor (C2). This is called a sampling operation in the first phase.

상기 신호 변환기(100)가 복수의 스테이지들(35-1 내지 35-M) 중에서 첫 번째 스테이지(35-1)에 구현되는 경우, 상기 입력신호(Vi)는 아날로그 입력신호(AIN) 를 샘플-홀드하는 샘플-홀드 회로(33)의 출력신호가 될 수 있다. 또한, 상기 신호변환기(100)가 복수의 스테이지들(35-1 내지 35-M) 중에서 두 번째 스테이지 이후의 스테이지(예컨대, 35-3)에 구현되는 경우, 상기 입력신호(Vres (N-1))는 이전 스테이지(예컨대, 35-2)의 출력신호일 수 있다.When the signal converter 100 is implemented in the first stage 35-1 of the plurality of stages 35-1 to 35 -M, the input signal Vi samples the analog input signal AIN. The holding signal may be an output signal of the sample-hold circuit 33. In addition, when the signal converter 100 is implemented in a stage (for example, 35-3) after the second stage among the plurality of stages 35-1 to 35-M, the input signal V res (N− 1) ) may be an output signal of a previous stage (eg, 35-2).

상기 제1플레쉬 아날로그 디지털 변환기(111)는 상기 입력신호(Vres (N-1) 또는 Vi)를 디지털 신호로 변환하고, 변환된 디지털 신호(Dout(N))를 내부의 저장장치, 예컨대 레지스터를 이용하여 저장할 수 있다. 상기 변환된 디지털 신호(Dout(N))는 상기 디지털 보정 유닛(35)으로 출력된다.The first flash analog-to-digital converter 111 converts the input signal V res (N-1) or Vi into a digital signal, and converts the converted digital signal Dout (N) into an internal storage device such as a register. Can be stored using The converted digital signal Dout (N) is output to the digital correction unit 35.

상기 제1선택회로(115)는 변환된 디지털 신호(Dout(N))를 선택신호들로 사용하여 복수의 전압들(Vreft, Vcom, 및 Vrefb) 중에서 어느 하나의 전압을 선택한다. 이 경우, 상기 제1선택회로(115)에 의하여 선택된 전압은 제2페이즈에서 제2전압으로 사용될 수 있다.The first selection circuit 115 selects any one of the plurality of voltages Vreft, Vcom, and Vrefb by using the converted digital signal Dout (N) as the selection signals. In this case, the voltage selected by the first selection circuit 115 may be used as the second voltage in the second phase.

상기 스위치 배열은 제1신호 변환기(110)의 제1입력단자(예컨대, (+)입력단자)와 제3신호 변환기(130)의 출력단자 사이에 제4커패시터(C4)가 피드백 커패시터로서 접속되도록 배열되고, 제1전압이 제3커패시터(C3)를 통하여 상기 제1신호 변환기(110)의 상기 제1입력단자로 입력될 수 있도록 배열되고, 상기 제1신호 변환기(110)의 출력단자와 상기 제3신호 변환기(130)의 제1입력단자(예컨대, (+)입력단자)가 접속될 수 있도록 배열된다.The switch arrangement is such that a fourth capacitor C4 is connected as a feedback capacitor between the first input terminal (eg, (+) input terminal) of the first signal converter 110 and the output terminal of the third signal converter 130. And a first voltage is inputted to the first input terminal of the first signal converter 110 through a third capacitor C3, and the output terminal of the first signal converter 110 and the The first input terminal (eg, (+) input terminal) of the third signal converter 130 is arranged to be connected.

따라서, 상기 제1신호 변환기(110)가 상기 제1입력단자(예컨대, (+)입력단 자)의 전압과 제2입력단자(예컨대, (-)입력단자)의 전압(예컨대, 접지 전압)과의 차이를 증폭하고 증폭된 전압을 상기 제3신호 변환기(130)의 제1입력단자(예컨대, (+)입력단자)로 출력하면, 상기 제3신호 변환기(130)는 상기 제1입력단자(예컨대, (+)입력단자)의 전압과 제2입력단자(예컨대, (-)입력단자)의 전압(예컨대, 접지 전압)과의 차이를 증폭하고 증폭된 전압(Vres(N+1))을 출력한다. 이러한 동작을 제1페이즈에서의 증폭 동작이라 한다.Accordingly, the first signal converter 110 may have a voltage at the first input terminal (eg, (+) input terminal) and a voltage at the second input terminal (eg, (−) input terminal) (eg, a ground voltage). When the difference is amplified and the amplified voltage is output to the first input terminal (eg, (+) input terminal) of the third signal converter 130, the third signal converter 130 may be connected to the first input terminal ( For example, the difference between the voltage of the positive input terminal and the voltage of the second input terminal (for example, the negative input terminal) is amplified and the amplified voltage Vres (N + 1) is amplified. Output This operation is called an amplification operation in the first phase.

상기 제1전압은 제2선택회로(117)로부터 출력되는 선택된 전압이다. 즉, 제1 페이즈에서 상기 제2선택회로(117)는, 제1페이즈 이전의 페이즈(예컨대, 제2페이즈)에서 제2플레쉬 아날로그 디지털 변환기(113)에 의하여 변환된 디지털 신호(Dout(N+1))에 응답하여, 상기 복수의 전압들(Vreft, Vcom, 및 Vrefb) 중에서 어느 하나의 전압을 상기 제1전압으로 출력한다.The first voltage is a selected voltage output from the second selection circuit 117. That is, in the first phase, the second selection circuit 117 converts the digital signal Dout (N +) converted by the second flash analog-to-digital converter 113 in the phase before the first phase (for example, the second phase). In response to 1)), one of the plurality of voltages Vreft, Vcom, and Vrefb is output as the first voltage.

상기 스위치 배열에 의하여, 공급전압(VDD)은 상기 제3신호 변환기(130)로만 공급되므로, 제2신호 변환기(120)는 비활성화되고 상기 제3신호 변환기(130)는 활성화된다.By the switch arrangement, since the supply voltage VDD is supplied only to the third signal converter 130, the second signal converter 120 is inactivated and the third signal converter 130 is activated.

제2페이즈, 즉 제2클락(Φ2)이 하이 레벨일 때, 상기 복수의 스위치들(S9 내지 S16) 각각은 온(on)되고, 상기 복수의 스위치들(S1 내지 S8) 각각은 오프된다.When the second phase, that is, the second clock Φ 2 is at the high level, each of the plurality of switches S9 to S16 is turned on and each of the plurality of switches S1 to S8 is turned off.

상기 스위치 배열은 제2전압이 상기 제1커패시터(C1)를 통하여 상기 제1신호 변환기(110)의 제1입력단자(예컨대, (+)입력단자)로 입력되도록 배열되고, 상기 스위치 배열은 상기 제1신호 변환기(110)의 상기 제1입력단자와 제2신호 변환기(120)의 출력단자 사이에 상기 제2커패시터(C2)가 피드백 커패시터로서 접속되도록 배열 된다. 또한, 상기 스위치 배열은 상기 제1신호 변환기(110)의 상기 출력단자와 상기 제2신호 변환기(120)의 입력단자가 접속될 수 있도록 배열된다.The switch arrangement is arranged such that a second voltage is input to the first input terminal (eg, (+) input terminal) of the first signal converter 110 through the first capacitor C1, and the switch arrangement is The second capacitor C2 is arranged as a feedback capacitor between the first input terminal of the first signal converter 110 and the output terminal of the second signal converter 120. In addition, the switch arrangement is arranged such that the output terminal of the first signal converter 110 and the input terminal of the second signal converter 120 can be connected.

따라서, 상기 제1신호 변환기(110)가 상기 제1입력단자(예컨대, (+)입력단자)의 전압과 제2입력단자(예컨대, (-)입력단자)의 전압과의 차이를 증폭하고 증폭된 전압을 상기 제2신호 변환기(120)의 제1입력단자(예컨대, (+)입력단자)로 출력하면, 상기 제2신호 변환기(120)는 상기 제1입력단자(예컨대, (+)입력단자)의 전압과 제2입력단자(예컨대, (-)입력단자)의 전압과의 차이를 증폭하고 증폭된 전압(Vres(N))을 출력한다. 이를 제2페이즈에서의 증폭 동작이라 한다.Accordingly, the first signal converter 110 amplifies and amplifies the difference between the voltage of the first input terminal (eg, (+) input terminal) and the voltage of the second input terminal (eg, (−) input terminal). When the output voltage is output to the first input terminal (eg, (+) input terminal) of the second signal converter 120, the second signal converter 120 inputs the first input terminal (eg, (+) input). The difference between the voltage of the terminal) and the voltage of the second input terminal (eg, (−) input terminal) is amplified and the amplified voltage Vres (N) is output. This is called an amplification operation in the second phase.

상기 스위치 배열은 상기 제2신호 변환기(120)의 출력신호(Vres(N))가 상기 제3커패시터(C3)와 상기 제4커패시터(C4) 각각으로 입력될 수 있도록 배열된다. 따라서, 상기 제2신호 변환기(120)의 출력신호(Vres(N))는 상기 제3커패시터(C3)와 상기 제4커패시터(C4) 각각에 의하여 샘플링된다. 이를 제2페이즈에서의 샘플링 동작이라 한다.The switch array is arranged such that the output signal Vres (N) of the second signal converter 120 can be input to each of the third capacitor C3 and the fourth capacitor C4. Therefore, the output signal Vres (N) of the second signal converter 120 is sampled by each of the third capacitor C3 and the fourth capacitor C4. This is called a sampling operation in the second phase.

상기 제2플레쉬 아날로그 디지털 변환기(113)는 상기 제2신호 변환기(120)의 출력신호(Vres(N))를 디지털 신호로 변환하고, 변환된 디지털 신호(Dout (N+1))를 내부의 저장장치, 예컨대 레지스터에 저장할 수 있다. 상기 변환된 디지털 신호(Dout (N+1))는 상기 디지털 보정 유닛(35)으로 출력된다.The second flash analog-to-digital converter 113 converts the output signal Vres (N) of the second signal converter 120 into a digital signal, and converts the converted digital signal D out (N + 1) therein. Can be stored in a storage device such as a register. The converted digital signal D out (N + 1 ) is output to the digital correction unit 35.

상기 제2선택회로(117)는 변환된 디지털 신호(Dout (N+1))를 선택신호들로 사용하여 복수의 전압들(Vreft, Vcom, 및 Vrefb) 중에서 어느 하나의 전압을 선택한다. 이 경우, 상기 제2선택회로(117)에 의하여 선택된 전압은 제2페이즈의 다음 페이즈 (예컨대, 제1페이즈)에서 제1전압으로 사용될 수 있다.The second selection circuit 117 selects any one of the plurality of voltages Vreft, Vcom, and Vrefb by using the converted digital signal D out (N + 1 ) as the selection signals. In this case, the voltage selected by the second selection circuit 117 may be used as the first voltage in the next phase (eg, the first phase) of the second phase.

이러한 상기 스위치 배열에 의하여, 공급전압(VDD)은 상기 제2신호 변환기(120)로만 공급되므로, 상기 제2신호 변환기(120)는 활성화되고 상기 제3신호 변환기(130)는 비활성화된다.By this switch arrangement, since the supply voltage VDD is supplied only to the second signal converter 120, the second signal converter 120 is activated and the third signal converter 130 is deactivated.

즉, 제1신호 변환기(110)는 언제나 활성화 상태를 유지하고, 상기 제3신호 변환기(130)는 제1페이즈에서만 활성화되고 제2신호 변환기(120)는 제2페이즈에서만 활성화된다.That is, the first signal converter 110 remains active at all times, the third signal converter 130 is activated only in the first phase, and the second signal converter 120 is activated only in the second phase.

도 5는 본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기(100)를 채널들 사이에서 공유하는 스킴을 나타낸다.FIG. 5 illustrates a scheme of sharing a signal converter 100 between channels with a sharing scheme and a switching scheme according to an embodiment of the present invention.

멀티-채널 파이프라인 구조를 갖는 ADC(200)는 제1채널(210)과 제2채널(230)을 포함하는 복수의 채널들을 포함한다. 상기 복수의 채널들 각각은 직렬로 접속된 복수의 스테이지들을 포함한다.The ADC 200 having a multi-channel pipeline structure includes a plurality of channels including a first channel 210 and a second channel 230. Each of the plurality of channels includes a plurality of stages connected in series.

상기 멀티-채널 파이프라인 구조를 갖는 ADC(200)는 상기 제1채널(210), 클락 발생기(220), 및 상기 제2채널(230)을 포함한다. The ADC 200 having the multi-channel pipeline structure includes the first channel 210, the clock generator 220, and the second channel 230.

상기 클락 발생기(220)는 클락(CLK)에 응답하여 서로 180도의 위상 차이를 가지면서 넌-오버래핑 클락인 제1클락(Φ1)과 제2클락(Φ2)을 발생하고, 발생된 제1클락(Φ1)과 제2클락(Φ2) 각각을 샘플-홀드 회로들(211과 231) 각각과 상기 제1채널(210)의 복수의 스테이지들(213-1, 213-2, ..., 213-M) 각각과 그리고 상기 제2채널(230)의 복수의 스테이지들(233-1, 233-2, ..., 233-M) 각각으로 출력한 다. 예컨대, 상기 클락 발생기(220)가 제1클락(Φ1)를 발생하는 경우, 상기 제2클락(Φ2)는 각각의 스테이지(213-1, 213-2,..., 213-M, 233-1, 233-2, ..., 233-M)에서 상기 제1클락(Φ1)에 기초하여 발생될 수 있다.The clock generator 220 generates a first clock Φ 1 and a second clock Φ 2, which are non-overlapping clocks, having a phase difference of 180 degrees from each other in response to the clock CLK, and generates the generated first clock ( Each of Φ1 and the second clock Φ2 is sample-hold circuits 211 and 231 and a plurality of stages 213-1, 213-2, ..., 213- of the first channel 210, respectively. M) and a plurality of stages 233-1, 233-2, ..., 233-M of the second channel 230, respectively. For example, when the clock generator 220 generates the first clock Φ 1, the second clock Φ 2 may be divided into stages 213-1, 213-2,..., 213-M and 233-. 1, 233-2, ..., 233-M) may be generated based on the first clock Φ1.

상기 제1채널(210)은 제1샘플-홀드 회로(또는 제1샘플-홀드 증폭기; 211), 및 직렬로 접속된 복수의 스테이지들(213-1, 213-2, ..., 213-M), 및 제1디지털 보정 유닛(215)을 포함한다. 상기 제1샘플-홀드 회로(211)는 상기 제1클락(Φ1)과 상기 제2클락(Φ2)에 응답하여 아날로그 입력신호(AIN1)를 수신하여 샘플링하고, 샘플링된 신호를 증폭하고, 증폭된 전압을 첫 번째 스테이지(213-1)로 출력한다.The first channel 210 may include a first sample-hold circuit (or first sample-hold amplifier) 211 and a plurality of stages 213-1, 213-2, ..., 213- connected in series. M), and a first digital correction unit 215. The first sample-hold circuit 211 receives and samples an analog input signal AIN1 in response to the first clock Φ 1 and the second clock Φ 2, amplifies the sampled signal, and amplifies the amplified signal. The voltage is output to the first stage 213-1.

상기 제2채널(230)은 제2샘플-홀드 회로(또는 제2샘플-홀드 증폭기; 231), 및 직렬로 접속된 복수의 스테이지들(233-1, 233-2, ..., 233-M), 및 제2디지털 보정 유닛(235)을 포함한다. 상기 제2샘플-홀드 회로(231)는 상기 제1클락(Φ1)과 상기 제2클락(Φ2)에 응답하여 아날로그 입력신호(AIN2)를 수신하여 샘플링하고, 샘플링된 신호를 증폭하고, 증폭된 전압을 첫 번째 스테이지(233-1)로 출력한다.The second channel 230 includes a second sample-hold circuit (or second sample-hold amplifier) 231, and a plurality of stages 233-1, 233-2, ..., 233- connected in series. M), and a second digital correction unit 235. The second sample-hold circuit 231 receives and samples an analog input signal AIN2 in response to the first clock Φ 1 and the second clock Φ 2, amplifies the sampled signal, and amplifies the amplified signal. The voltage is output to the first stage 233-1.

본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 함께 적용한 신호 변환기(100)는 상기 제1채널(210)의 N번째 스테이지와 상기 제2채널(230)의 N번째 스테이지에 걸쳐서 구현된다. 즉, 상기 신호 변환기(100)는 상기 제1채널(210)의 첫 번째 스테이지(213-1)와 상기 제2채널(230)의 첫 번째 스테이지(233-1)에 걸쳐서 구현된다.The signal converter 100 applying the sharing scheme and the switching scheme together according to an embodiment of the present invention is implemented over the Nth stage of the first channel 210 and the Nth stage of the second channel 230. That is, the signal converter 100 is implemented over the first stage 213-1 of the first channel 210 and the first stage 233-1 of the second channel 230.

예컨대, 제1신호 변환기(110)와 제2신호 변환기(120), 또는 상기 제1신호 변환기(110)와 제3신호 변환기(130)는 제1채널(210)의 첫 번째 스테이지(213-1) 또는 제2채널(230)의 첫 번째 스테이지(233-1)에 구현될 수 있다. For example, the first signal converter 110 and the second signal converter 120, or the first signal converter 110 and the third signal converter 130 are the first stage 213-1 of the first channel 210. ) May be implemented in the first stage 233-1 of the second channel 230.

예컨대, 제1페이즈에서 제1채널(210)의 첫 번째 스테이지(213-1)에 부분적으로 구현된 신호 변환기(100)가 샘플링 동작을 수행하는 경우 제2채널(230)의 첫 번째 스테이지(233-1)에 부분적으로 구현된 상기 신호 변환기(100)는 증폭 동작을 수행한다.For example, when the signal converter 100 partially implemented in the first stage 213-1 of the first channel 210 performs a sampling operation in the first phase, the first stage 233 of the second channel 230 is performed. The signal converter 100 partially implemented in -1) performs an amplification operation.

또한, 제2페이즈에서 상기 제1채널(210)의 상기 첫 번째 스테이지(213-1)에 부분적으로 구현된 상기 신호 변환기(100)가 증폭 동작을 수행하는 경우 상기 제2채널(230)의 첫 번째 스테이지(233-1)에 부분적으로 구현된 상기 신호 변환기(100)는 샘플링 동작을 수행한다.In addition, when the signal converter 100 partially implemented in the first stage 213-1 of the first channel 210 performs an amplification operation in the second phase, the first of the second channel 230 is performed. The signal converter 100 partially implemented in the second stage 233-1 performs a sampling operation.

본 발명의 실시 예에 따라 신호 변환기(100)의 커패시터들의 총 개수가 2a(a는 자연수, 예컨대 a>2)개로 증가하는 경우, 3개의 기준 전압들은 (2a-1)개의 기준 전압들로 대체되고, 각각의 플레쉬 아날로그 디지털 변환기(111과 113)는 log2(2a-1)비트 플레쉬 아날로그 디지털 변환기로 대체된다.When the total number of capacitors of the signal converter 100 increases to 2 a (a is a natural number, for example, a> 2) according to an embodiment of the present invention, the three reference voltages are (2 a -1) reference voltages. Each of the flash analog to digital converters 111 and 113 is replaced with a log 2 (2 a -1) bit flash analog to digital converter.

이 경우, 2a개의 커패시터들 중에서 제1페이즈의 샘플링 동작 시에 샘플링 커패시터로서 사용되는 커패시터의 총 개수가 2(a-1)인 경우, 상기 제1페이즈의 증폭 동작 시에는 상기 제1페이즈의 이전 페이즈에서 샘플링 커패시터로서 사용된 2(a-1)개의 커패시터들 중에서 하나의 커패시터만이 피드백 커패시터로 사용되고 나머지 커패시터들 각각으로 상기 이전 페이즈의 디지털 신호(즉, log2(2a-1)비트 플레쉬 아날로그 디지털 변환기로부터 출력된 디지털 신호)에 따라 (2a-1)개의 기준 전압들 중에서 어느 하나의 전압이 공급된다.In this case, when the total number of capacitors used as sampling capacitors in the sampling operation of the first phase among 2 a capacitors is 2 (a-1) , the first phase may be changed in the amplifying operation of the first phase. Of the 2 (a-1) capacitors used as sampling capacitors in the previous phase, only one capacitor is used as the feedback capacitor and the digital signal of the previous phase (ie, log 2 (2 a -1) bits) with each of the remaining capacitors. Any one of (2 a -1) reference voltages is supplied according to the digital signal output from the flash analog to digital converter.

예컨대, 도 4에 도시된 바와 같이 신호 변환기(100)에 22(=4)개의 커패시터들(C1 내지 C4)이 사용되는 경우, 3개의 기준전압들(Vreft, Vcom, 및 Vrefb)이 각각의 선택회로(115와 117)로 공급되고, 각각의 플레쉬 아날로그 디지털 변환기(111과 113)는 log23=1.5비트 플레쉬 아날로그 디지털 변환기로 구현된다.For example, when 2 2 (= 4) capacitors C1 to C4 are used in the signal converter 100 as shown in FIG. 4, the three reference voltages Vreft, Vcom, and Vrefb are respectively determined. Supplied to the selection circuits 115 and 117, each of the flash analog to digital converters 111 and 113 is implemented as a log 2 3 = 1.5 bit flash analog to digital converter.

이 경우, 제1페이즈의 샘플링 동작 시에는 2개의 커패시터들(C1과 C2, 또는 C3와 C4)이 샘플링 커패시터들로서 사용되고, 상기 제1페이즈의 증폭 동작 시에는 상기 제1페이즈의 이전 페이즈에서 샘플링 커패시터로서 사용된 2개의 커패시터들(C3과 C4, 또는 C1와 C2) 중에서 하나의 커패시터(C2 또는 C4)가 피드백 커패시터로서 사용되고 나머지 커패시터(C1 또는 C3)로 상기 이전 페이즈의 디지털 신호(즉, log23=1.5비트 플레쉬 아날로그 디지털 변환기(111 또는 113)로부터 출력된 디지털 신호(Dout(N) 또는 Dout(N+1))에 따라 3개의 기준 전압들(Vreft, Vcom, 및 Vrefb) 중에서 어느 하나의 전압이 공급된다.In this case, two capacitors C1 and C2 or C3 and C4 are used as sampling capacitors in a sampling operation of the first phase, and a sampling capacitor in a previous phase of the first phase in the amplification operation of the first phase. One of the two capacitors C3 and C4, or C1 and C2, used as a capacitor C2 or C4 is used as a feedback capacitor and the digital signal of the previous phase (ie log 2 ) to the remaining capacitor C1 or C3. 3 = 1.5 bit of any one of the three reference voltages Vreft, Vcom, and Vrefb according to the digital signal Dout (N) or Dout (N + 1) output from the analog-to-digital converter 111 or 113. Voltage is supplied.

또한, 신호 변환기에 총 23(=8)개의 커패시터들이 사용되는 경우, 기준전압들의 총 개수는 7개이고, 플레쉬 아날로그 디지털 변환기는 log27=2.8비트 플레쉬 아날로그 디지털 변환기로 구현된다.In addition, when a total of 2 3 (= 8) capacitors are used in the signal converter, the total number of reference voltages is 7, and the flash analog to digital converter is implemented as a log 2 7 = 2.8 bit flash analog to digital converter.

또한, 제1페이즈의 샘플링 동작 시에는 4개의 커패시터가 샘플링 커패시터로서 사용되고, 상기 제1페이즈의 증폭 동작 시에는 상기 제1페이즈의 이전 페이즈에서 샘플링 커패시터로서 사용된 4개의 커패시터들 중에서 하나의 커패시터가 피드백 커패시터로서 사용되고 나머지 3개의 커패시터들 각각으로 상기 이전 페이즈의 디지털 신호(즉, log27=2.8비트 플레쉬 아날로그 디지털 변환기로부터 출력된 디지털 신호)에 따라 7개의 기준 전압들 중에서 어느 하나의 전압이 공급된다.In addition, four capacitors are used as sampling capacitors in the sampling phase of the first phase, and one of four capacitors used as sampling capacitors in the previous phase of the first phase is used in the amplifying operation of the first phase. One of the seven reference voltages is used as a feedback capacitor and supplied to each of the remaining three capacitors according to the digital signal of the previous phase (i.e., the digital signal output from log 2 7 = 2.8-bit flash analog-to-digital converter). do.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명의 실시 예에 따른 공유 기법과 스위칭 기법을 같이 사용하는 신호 변환기는 적은 전력을 소모하고 적은 레이아웃 면적을 차지한다. 또한, 상기 신호 변환기의 동작 속도가 향상되는 효과가 있다.As described above, the signal converter using the sharing technique and the switching technique according to the embodiment of the present invention consumes little power and occupies a small layout area. In addition, there is an effect that the operating speed of the signal converter is improved.

Claims (13)

제1커패시터 내지 제4커패시터;First to fourth capacitors; 제1신호 변환기 내지 제3신호 변환기; 및First to third signal converters; And 각각이 복수의 스위칭 제어신호들 중에서 대응되는 스위칭 제어신호에 응답하여 스위칭 되는 복수의 스위치들을 포함하는 스위치 배열을 포함하며,A switch arrangement including a plurality of switches each switched in response to a corresponding switching control signal among the plurality of switching control signals, 제1페이즈(phase)에서, 상기 스위치 배열은 상기 제1커패시터와 상기 제2커패시터 각각으로 입력신호가 입력되도록 배열되고, 상기 제1신호 변환기의 입력단자와 상기 제3신호 변환기의 출력단자 사이에 상기 제4커패시터가 접속되도록 배열되고, 제1전압이 상기 제3커패시터를 통하여 상기 제1신호 변환기의 상기 입력단자로 입력될 수 있도록 배열되고, 상기 제1신호 변환기의 출력단자와 상기 제3신호 변환기의 입력단자가 접속될 수 있도록 배열되고,In a first phase, the switch arrangement is arranged such that an input signal is input to each of the first capacitor and the second capacitor, and between an input terminal of the first signal converter and an output terminal of the third signal converter. The fourth capacitor is arranged to be connected, a first voltage is arranged to be input to the input terminal of the first signal converter through the third capacitor, and an output terminal of the first signal converter and the third signal The input terminal of the converter is arranged to be connected, 제2페이즈에서, 상기 스위치 배열은 제2전압이 상기 제1커패시터를 통하여 상기 제1신호 변환기의 상기 입력단자로 입력되도록 배열되고, 상기 제1신호 변환기의 상기 입력단자와 상기 제2신호 변환기의 출력단자 사이에 상기 제2커패시터가 접속되도록 배열되고, 상기 제2신호 변환기의 출력신호가 상기 제3커패시터와 상기 제4커패시터 각각으로 입력될 수 있도록 배열되고, 상기 제1신호 변환기의 상기 출력단자와 상기 제2신호 변환기의 입력단자가 접속될 수 있도록 배열되는 신호 변환기.In a second phase, the switch arrangement is arranged such that a second voltage is input to the input terminal of the first signal converter through the first capacitor, and the input terminal of the first signal converter and the second signal converter of the second signal converter. The second capacitor is arranged to be connected between output terminals, the output signal of the second signal converter is arranged to be input to each of the third capacitor and the fourth capacitor, and the output terminal of the first signal converter is arranged. And a signal converter arranged to be connected to an input terminal of the second signal converter. 제1항에 있어서, 상기 신호 변환기는,The method of claim 1, wherein the signal converter, 상기 제1페이즈의 이전 페이즈에서 상기 제2신호 변환기로부터 출력된 출력신호에 기초하여 제1디지털 신호를 발생하기 위한 제1아날로그-디지털 변환기;A first analog-to-digital converter for generating a first digital signal based on an output signal output from the second signal converter in a previous phase of the first phase; 상기 제1디지털 신호에 응답하여 복수의 전압들 중에서 어느 하나의 전압을 상기 제1전압으로서 출력하기 위한 제1선택회로;A first selection circuit for outputting any one of a plurality of voltages as the first voltage in response to the first digital signal; 상기 입력신호에 기초하여 제2디지털 신호를 발생하기 위한 제2아날로그-디지털 변환기; 및A second analog-to-digital converter for generating a second digital signal based on the input signal; And 상기 제2디지털 신호에 응답하여 상기 복수의 전압들 중에서 어느 하나의 전압을 상기 제2전압으로서 출력하기 위한 제2선택회로를 더 포함하는 신호 변환기.And a second selection circuit for outputting any one of the plurality of voltages as the second voltage in response to the second digital signal. 제1항에 있어서, 상기 제1신호 변환기 내지 상기 제3신호 변환기 각각은 연산 증폭기이거나, 또는 직렬로 접속된 복수의 인버터들을 포함하는 신호 변환기.The signal converter of claim 1, wherein each of the first to third signal converters is an operational amplifier or a plurality of inverters connected in series. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서, 상기 신호 변환기가 직렬로 접속된 다수개의 스테이지들 중에서 첫 번째 스테이지에 구현되는 경우, 상기 입력신호는 아날로그 입력신호를 샘플링하고 샘플된 아날로그 신호를 출력하는 샘플-홀드 회로의 출력신호인 신호 변환기.The output of the sample-hold circuit of claim 1, wherein when the signal converter is implemented in a first stage among a plurality of stages connected in series, the input signal samples an analog input signal and outputs a sampled analog signal. Signal converter that is a signal. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서, 상기 신호 변환기가 직렬로 접속된 다수개의 스테이지들 중에서 어느 하나의 스테이지에 구현된 경우 상기 입력신호는 상기 어느 하나의 스테 이지의 이전 스테이지의 출력신호인 신호 변환기.The signal converter according to claim 1, wherein when the signal converter is implemented in any one of a plurality of stages connected in series, the input signal is an output signal of a previous stage of the one stage. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서, 상기 신호 변환기가 다수개의 파이프라인 구조를 갖는 신호 변환기들 중에서 어느 하나의 파이프라인 구조를 갖는 신호 변환기에 구현된 경우, 상기 입력신호는 상기 어느 하나의 파이프라인 구조를 갖는 신호 변환기의 이전 파이프라인 구조를 갖는 신호 변환기의 출력신호인 신호 변환기.The signal of claim 1, wherein when the signal converter is implemented in a signal converter having one pipeline structure among signal converters having a plurality of pipeline structures, the input signal is a signal having any one pipeline structure. A signal converter that is an output signal of a signal converter having a previous pipeline structure of the converter. 복수의 제1커패시터들;A plurality of first capacitors; 복수의 제2커패시터들;A plurality of second capacitors; 제1신호 변환기 내지 제3 신호 변환기; 및First to third signal converters; And 각각이 복수의 스위칭 제어신호들 중에서 대응되는 스위칭 제어신호에 응답하여 스위칭 되는 복수의 스위치들을 포함하는 스위치 배열을 포함하며,A switch arrangement including a plurality of switches each switched in response to a corresponding switching control signal among the plurality of switching control signals, 제1페이즈에서, 상기 스위치 배열은 상기 복수의 제1커패시터들 각각으로 입력신호가 입력되도록 배열되고, 상기 제1신호 변환기의 입력단자와 상기 제3신호 변환기의 출력단자 사이에 상기 복수의 제2커패시터들 중에서 적어도 하나의 커패시터가 접속되도록 배열되고, 제1전압이 상기 복수의 제2커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 상기 제1신호 변환기의 상기 입력단자로 입력되도록 배열되고, 상기 제1신호 변환기의 출력단자와 상기 제3신호 변환기의 입력단자가 접속될 수 있도록 배열되고,In a first phase, the switch arrangement is arranged such that an input signal is input to each of the plurality of first capacitors, and the second plurality of second terminals are arranged between an input terminal of the first signal converter and an output terminal of the third signal converter. At least one of the capacitors is arranged to be connected, and a first voltage is arranged to be input to the input terminal of the first signal converter through each of the remaining capacitors except at least one of the plurality of second capacitors; The output terminal of the first signal converter and the input terminal of the third signal converter are arranged to be connected. 제2페이즈에서, 상기 스위치 배열은 상기 제1신호 변환기의 상기 입력단자와 상기 제2신호 변환기의 출력단자 사이에 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터가 접속되도록 배열되고, 제2전압이 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 상기 제1신호 변환기의 상기 입력단자로 입력되도록 배열되고, 상기 제2신호 변환기의 출력 전압이 상기 복수의 제2커패시터들 각각으로 입력될 수 있도록 배열되고, 상기 제1신호 변환기의 상기 출력단자와 상기 제2신호 변환기의 입력단자가 접속될 수 있도록 배열되는 신호 변환기.In a second phase, the switch arrangement is arranged such that at least one capacitor of the plurality of first capacitors is connected between the input terminal of the first signal converter and the output terminal of the second signal converter, and a second voltage And arranged to be input to the input terminal of the first signal converter through each of the remaining capacitors except at least one capacitor among the plurality of first capacitors, and an output voltage of the second signal converter is input to the plurality of second capacitors. And a signal converter arranged to be input to each of the first and second terminals, wherein the output terminal of the first signal converter and the input terminal of the second signal converter are connected to each other. 제7항에 있어서, 상기 신호 변환기는,The method of claim 7, wherein the signal converter, 상기 제1페이즈의 이전 페이즈에서 상기 제2신호 변환기로부터 출력된 출력신호에 기초하여 제1디지털 신호를 발생하기 위한 제1아날로그-디지털 변환기;A first analog-to-digital converter for generating a first digital signal based on an output signal output from the second signal converter in a previous phase of the first phase; 상기 제1디지털 신호에 응답하여 복수의 전압들 중에서 어느 하나의 전압을 상기 제1전압으로서 출력하기 위한 제1선택회로;A first selection circuit for outputting any one of a plurality of voltages as the first voltage in response to the first digital signal; 상기 입력신호에 기초하여 제2디지털 신호를 발생하기 위한 제2아날로그-디지털 변환기; 및A second analog-to-digital converter for generating a second digital signal based on the input signal; And 상기 제2디지털 신호에 응답하여 상기 복수의 전압들 중에서 어느 하나의 전압을 상기 제2전압으로서 출력하기 위한 제2선택회로를 더 포함하는 신호 변환기.And a second selection circuit for outputting any one of the plurality of voltages as the second voltage in response to the second digital signal. 제7항에 있어서, 상기 제1신호 변환기 내지 상기 제3신호 변환기 각각은 연산 증폭기이거나, 또는 직렬로 접속된 복수의 인버터들을 포함하는 신호 변환기.8. The signal converter of claim 7, wherein each of the first to third signal converters is an operational amplifier or comprises a plurality of inverters connected in series. 제1페이즈에서, 복수의 제1커패시터들 각각을 이용하여 입력전압을 샘플링하고, 복수의 제2커패시터들 중에서 적어도 하나의 커패시터를 통하여 제3신호 변환기의 출력전압과 상기 복수의 제2커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 제1전압을 제1신호 변환기의 입력단자로 공급하고, 직렬로 접속된 상기 제1신호 변환기와 상기 제3신호 변환기를 이용하여 상기 제1신호 변환기의 상기 입력단자의 전압을 증폭하는 단계; 및In a first phase, an input voltage is sampled using each of the plurality of first capacitors, and an output voltage of the third signal converter and at least one of the plurality of second capacitors are output through at least one capacitor among the plurality of second capacitors. The first voltage is supplied to the input terminal of the first signal converter through each of the remaining capacitors except at least one capacitor, and the first signal converter and the third signal converter connected in series are used to Amplifying a voltage of the input terminal; And 제2페이즈에서, 상기 복수의 제2커패시터들 각각을 이용하여 제2신호 변환기의 출력전압을 샘플링하고, 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터를 통하여 상기 제2신호 변환기의 출력전압과 상기 복수의 제1커패시터들 중에서 적어도 하나의 커패시터를 제외한 나머지 커패시터 각각을 통하여 제2전압을 상기 제1신호 변환기의 상기 입력단자로 공급하고, 직렬로 접속된 상기 제1신호 변환기와 상기 제2신호 변환기를 이용하여 상기 제1신호 변환기의 상기 입력단자의 전압을 증폭하는 단계를 포함하는 신호 변환 방법.In a second phase, the output voltage of the second signal converter is sampled using each of the plurality of second capacitors, and the output voltage of the second signal converter is passed through at least one capacitor among the plurality of first capacitors. The second voltage is supplied to the input terminal of the first signal converter through each of the remaining capacitors except at least one of the plurality of first capacitors, and the first signal converter and the second signal connected in series. And amplifying a voltage of the input terminal of the first signal converter by using a converter. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서,The method of claim 10, 상기 제1전압은 상기 제1페이즈의 이전 페이즈에서 상기 제2신호 변환기의 출력전압에 기초하여 발생한 제1디지털 신호에 응답하여 복수의 전압들 중에서 선택된 전압이고,The first voltage is a voltage selected from among a plurality of voltages in response to a first digital signal generated based on an output voltage of the second signal converter in a previous phase of the first phase, 상기 제2전압은 상기 제1페이즈에서 상기 입력전압에 기초하여 발생한 제2디 지털 신호에 응답하여 상기 복수의 전압들 중에서 선택된 전압인 신호 변환 방법.And wherein the second voltage is a voltage selected from the plurality of voltages in response to a second digital signal generated based on the input voltage in the first phase. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제10항에 있어서,The method of claim 10, 상기 제1페이즈에서 상기 제2신호 변환기는 비활성화고, 상기 제2페이즈에서 상기 제3신호 변환기는 비활성화되는 신호 변환 방법.And the second signal converter is deactivated in the first phase, and the third signal converter is deactivated in the second phase. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제10항에 있어서, 상기 제1신호 변환기 내지 상기 제2신호 변환기 각각은 연산 증폭기이거나 또는 직렬로 접속된 복수의 인버터들을 포함하는 신호 변환 방법.11. The method of claim 10 wherein each of the first to second signal converters comprises an operational amplifier or a plurality of inverters connected in series.
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