KR100886713B1 - Method of manufacturing semiconductor device - Google Patents

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KR100886713B1
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신종한
박형순
유철휘
박점용
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주식회사 하이닉스반도체
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Abstract

A manufacturing method of semiconductor device is provided to prevent loss of an insulated film in removing a hard mask by flattening the insulated film in order to expose the hard mask after pre-removing a spacer part formed in a top of a side surface of the hard mask. A hard mask(106) is formed on a semiconductor substrate(100). A spacer(114) is formed in a side wall of the hard mask. A gate(120) is formed on the semiconductor substrate. A top of a side surface of the hard mask is exposed by removing a top part of the spacer formed in the top of the side surface of the hard mask. An insulated film(130) is formed on the substrate, and covers the hard mask. A top surface of the hard mask is exposed by flattening the insulated film. A source region is formed on the semiconductor substrate. A storage node contact plug is formed on the source region.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스토리지 노드 콘택 플러그 간의 브리지(Bridge)를 방지하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can improve device characteristics and reliability by preventing bridges between storage node contact plugs.

반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트 라인(bit line), 워드 라인(word line), 캐패시터(capacitor)의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다. As the degree of integration of semiconductor devices increases, the area occupied by each unit cell decreases in plan. In response to such a reduction in unit cell area, various methods for forming buried contacts for storage node contacts of transistors, bit lines, word lines, and capacitors on a limited area are studied. It is becoming.

그 중 하나의 방법으로서, DRAM(dynamic random access memory)과 같은 반도체 소자의 경우, 소오스 영역 및 드레인 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터 구조를 적용한 반도체 소자가 제안되었다.As one method, in the case of a semiconductor device such as a dynamic random access memory (DRAM), a semiconductor device having a transistor structure having vertical channels in a semiconductor substrate by disposing a source region and a drain region up and down in an active region is provided. Proposed.

상기 수직형 채널을 갖는 트랜지스터는 반도체 기판 내에 형성된 홈의 측벽에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성하고, 상기 게이트 를 중심으로 하여 상기 홈의 상하에 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 트랜지스터가 형성된다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다. In the transistor having the vertical channel, the semiconductor substrate is formed by forming a gate including a gate insulating film and a gate conductive film on a sidewall of a groove formed in the semiconductor substrate, and forming a source region and a drain region above and below the groove with the gate as the center. A transistor having a vertical channel with respect to the main surface of is formed. Therefore, reducing the area of the transistor does not depend on the channel length.

이하에서는, 종래 기술에 따른 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.Hereinafter, a brief description of a method of manufacturing a semiconductor device according to the prior art.

먼저, 반도체 기판 상에 패드 산화막과 하드마스크 질화막을 차례로 증착하고, 상기 하드마스크 질화막과 패드 산화막을 식각마스크로 이용해서 반도체 기판 부분을 소정 깊이만큼 식각하여 상기 반도체 기판 내에 제1홈을 형성한다. 그런 다음, 상기 제1홈의 측벽을 포위하는 스페이서를 형성한 후, 스페이서를 식각 마스크로 하여 상기 반도체 기판의 노출된 표면을 좀더 식각하여 상기 제1홈의 하부에 제2홈을 형성한다. 이때, 상기 제2홈은 상기 제1홈의 폭 보다 작은 폭을 갖는다.First, a pad oxide film and a hard mask nitride film are sequentially deposited on a semiconductor substrate, and a portion of the semiconductor substrate is etched by a predetermined depth using the hard mask nitride film and the pad oxide film as an etching mask to form a first groove in the semiconductor substrate. Then, after forming a spacer surrounding the sidewall of the first groove, the exposed surface of the semiconductor substrate is further etched using the spacer as an etching mask to form a second groove in the lower portion of the first groove. In this case, the second groove has a width smaller than the width of the first groove.

그리고 나서, 상기 제2홈 외주 측벽의 반도체 기판 상에 게이트 절연막과 게이트 도전막으로 이루어지며 제2홈의 측벽을 감싸는 환형 게이트를 형성한다. 이어서, 상기 환형 게이트에 인접한 소정 영역에 이온주입을 수행하여 드레인 영역을 형성한다. Then, an annular gate formed of a gate insulating film and a gate conductive film and surrounding the sidewall of the second groove is formed on the semiconductor substrate on the outer peripheral sidewall of the second groove. Subsequently, ion implantation is performed in a predetermined region adjacent to the annular gate to form a drain region.

계속해서, 상기 드레인 영역과 그 아래의 반도체 기판 부분 내에 라인 형상의 매몰 비트 라인을 형성한다. 다음으로, 상기 비트 라인의 중앙 부분에 비트 라인 분리용 절연막을 형성한 후, 상기 비트 라인 분리용 절연막 상부의 제2홈 내에 상기 환형 게이트와 콘택하며 비트 라인과 수직하는 방향으로 연장되는 워드 라인을 형성한다. Subsequently, a line buried bit line is formed in the drain region and the portion of the semiconductor substrate below it. Next, after forming the bit line isolation insulating film in the center portion of the bit line, the word line in contact with the annular gate and extending in a direction perpendicular to the bit line in the second groove above the bit line separation insulating film. Form.

이어서, 상기 워드 라인을 포함한 반도체 기판의 결과물 상에 측벽 산화막과 선형 질화막 및 선형 산화막을 차례로 증착한 다음, 상기 선형 질화막 상에 절연막을 증착한다. 그리고 나서, 상기 절연막을 상기 하드마스크 질화막이 노출될 때까지 CMP(Chemical Mechanical Polishing)한 후, CMP된 절연막 상에 마스크 패턴을 형성하여 상기 마스크 패턴에 의해 노출된 하드마스크 질화막과 패드 산화막을 공지의 포토(Photo) 공정을 통해 제거한다.Subsequently, a sidewall oxide film, a linear nitride film, and a linear oxide film are sequentially deposited on the resultant semiconductor substrate including the word line, and then an insulating film is deposited on the linear nitride film. Then, after the insulating film is subjected to chemical mechanical polishing (CMP) until the hard mask nitride film is exposed, a mask pattern is formed on the CMP insulating film to expose the hard mask nitride film and the pad oxide film exposed by the mask pattern. It is removed through the photo process.

다음으로, 상기 하드마스크 질화막과 패드 산화막이 제거된 부분에 이온주입 공정을 수행하여 상기 환형 게이트 사이의 반도체 기판 내에 소오스 영역을 형성한다. 그 결과, 상기 환형 게이트 및 그 상부와 하부에 각각 인접하도록 형성된 소오스 영역 및 드레인 영역으로 구성된 수직형 채널을 갖는 트랜지스터가 형성된다. 계속해서, 상기 소오스 영역 상에 도전막을 증착하고, 상기 도전막을 절연막이 노출될 때까지 CMP하여 스토리지 노드 콘택 플러그를 형성한다.Next, an ion implantation process is performed on a portion where the hard mask nitride film and the pad oxide film are removed to form a source region in the semiconductor substrate between the annular gates. As a result, a transistor having a vertical channel composed of a source region and a drain region formed adjacent to the annular gate and the upper and lower portions thereof is formed. Subsequently, a conductive film is deposited on the source region, and the conductive film is CMP until the insulating film is exposed to form a storage node contact plug.

이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 채널을 갖는 트랜지스터를 적용한 반도체 소자를 완성한다.Subsequently, subsequent known processes are sequentially performed to complete a semiconductor device to which a transistor having a vertical channel according to the prior art is applied.

그러나, 전술한 종래 기술의 경우에는, 반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라 하드마스크 질화막과 패드 산화막의 제거하기 위한 포토 공정시 오버레이(Overlay)가 발생되어 오정렬(Miss Align)이 유발되며, 이 때문에, 그 측벽의 선형 질화막이 하드마스크 질화막과 함께 제거된다. 그 결과, 후속 공정시 상기 제거된 선형 질화막에 의해 노출된 절연막 부분이 손실되어 스토리지 노드 콘택 플러그 간의 브리지가 발생되며, 소자 특성 및 신뢰성이 저하된다.However, in the above-described prior art, as the design rule of the semiconductor device decreases, an overlay occurs during the photo process for removing the hard mask nitride film and the pad oxide film, thereby causing misalignment. For this reason, the linear nitride film on the sidewall is removed together with the hard mask nitride film. As a result, portions of the insulating film exposed by the removed linear nitride film are lost in a subsequent process, resulting in a bridge between the storage node contact plugs, and deterioration of device characteristics and reliability.

본 발명은 스토리지 노드 콘택 플러그 간의 브리지(Bridge)를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device capable of preventing a bridge between storage node contact plugs.

또한, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a semiconductor device that can improve device characteristics and reliability.

본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 그의 일부분을 노출시키는 하드마스크를 형성하는 단계; 상기 노출된 반도체 기판 부분을 식각하여 제1홈을 형성하는 단계; 상기 제1홈 및 하드마스크의 측벽에 스페이서를 형성하는 단계; 상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계; 상기 제2홈의 측벽에 게이트를 형성하는 단계; 상기 게이트의 하부와 콘택하는 드레인 영역을 형성하는 단계; 상기 제2홈 아래의 반도체 기판 내에 상기 드레인 영역과 콘택하는 비트 라인을 형성하는 단계; 상기 제2홈 내에 상기 게이트와 콘택하는 워드 라인을 형성하는 단계; 상기 하드마스크의 측면 상부가 노출되도록, 상기 하드마스크 측면 상부에 형성된 스페이서 상측 부분을 제거하는 단계; 상기 상측 부분이 제거된 스페이서를 포함한 하드마스크 및 워드 라인 상에 상기 하드마스크를 덮도록 절연막을 증착하는 단계; 상기 하드마스크의 상면이 노출되도록 절연막을 평탄화시키는 단계; 상기 노출된 하드마스크를 제거하는 단계; 상기 하드마스크가 제거되어 노출된 반도체 기판의 표면 내에 소오스 영역을 형성하는 단계; 및 상기 소오스 영역 상에 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming a hard mask exposing a portion thereof on a semiconductor substrate; Etching the exposed portion of the semiconductor substrate to form a first groove; Forming a spacer on sidewalls of the first groove and the hard mask; Etching the semiconductor substrate portion of the bottom of the first groove to form a second groove; Forming a gate on a sidewall of the second groove; Forming a drain region in contact with a bottom of the gate; Forming a bit line in contact with the drain region in the semiconductor substrate under the second groove; Forming a word line in contact with the gate in the second groove; Removing an upper portion of a spacer formed on an upper side of the hard mask so that an upper side of the hard mask is exposed; Depositing an insulating layer on the hard mask including the spacer from which the upper portion is removed and the word mask to cover the hard mask; Planarizing the insulating film to expose the top surface of the hard mask; Removing the exposed hard mask; Removing the hard mask to form a source region in the exposed surface of the semiconductor substrate; And forming a storage node contact plug on the source region.

여기서, 상기 하드마스크를 형성하는 단계 전, 반도체 기판 상에 패드 산화막을 형성하는 단계;를 더 포함한다.The method may further include forming a pad oxide layer on the semiconductor substrate before forming the hard mask.

상기 하드마스크는 질화막으로 형성한다.The hard mask is formed of a nitride film.

상기 스페이서는 측벽 산화막과 선형 질화막 및 선형 산화막의 적층 구조로 형성한다.The spacer is formed in a stacked structure of a sidewall oxide film, a linear nitride film, and a linear oxide film.

상기 제2홈을 형성하는 단계는, 등방성 식각 방식으로 수행한다.The forming of the second groove is performed by an isotropic etching method.

상기 제2홈은 상기 제1홈 보다 넓은 폭으로 형성한다.The second groove is formed to have a wider width than the first groove.

상기 게이트는 게이트 도전막으로 폴리실리콘막을 형성한다.The gate forms a polysilicon film as a gate conductive film.

상기 비트 라인은 매몰형으로 형성한다.The bit line is formed buried.

상기 비트 라인은 반도체 기판 내에서 일방향으로 연장하도록 형성한다.The bit line is formed to extend in one direction in the semiconductor substrate.

상기 비트 라인을 형성하는 단계 후, 그리고, 상기 워드 라인을 형성하는 단계 전, 상기 비트 라인의 중앙 부분을 포함한 상기 비트 라인 아래의 반도체 기판 부분을 식각하는 단계; 및 상기 식각된 부분을 포함한 제2홈의 저면에 비트 라인 분리용 절연막을 형성하는 단계;를 더 포함한다.Etching a portion of the semiconductor substrate below the bit line, including the central portion of the bit line, after forming the bit line and before forming the word line; And forming an insulating film for separating the bit lines on the bottom of the second groove including the etched portion.

상기 워드 라인은 상기 비트 라인과 수직하는 방향으로 연장하도록 형성한다.The word line is formed to extend in a direction perpendicular to the bit line.

상기 스페이서 부분을 제거하는 단계는, 상기 하드마스크의 측면 상부가 200∼800Å 노출되도록 수행한다.The removing of the spacer portion is performed such that the upper portion of the side surface of the hard mask is exposed to 200 to 800 Hz.

상기 스페이서 부분을 제거하는 단계는, CF4 가스를 사용하는 건식 식각 방식으로 수행한다.Removing the spacer portion is performed by a dry etching method using CF 4 gas.

상기 절연막은 4000∼8000Å의 두께로 증착한다.The insulating film is deposited to a thickness of 4000 to 8000 Å.

상기 절연막을 평탄화시키는 단계는, 질화막 대비 산화막의 연마 선택비가 적어도 30 이상인 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing)를 통해 수행한다.The planarization of the insulating layer may be performed through CMP (Chemical Mechanical Polishing) using a ceria slurry having a polishing selectivity of at least 30 to an oxide film.

상기 하드마스크는 습식 식각 방식으로 제거한다.The hard mask is removed by a wet etching method.

상기 스토리지 노드 콘택 플러그를 형성하는 단계는, 상기 소오스 영역 상에 스토리지 노드 콘택 플러그용 도전막을 증착하는 단계; 및 상기 스토리지 노드 콘택 플러그용 도전막을 상기 스페이서가 노출되도록 평탄화시키는 단계;를 포함한다.The forming of the storage node contact plug may include depositing a conductive film for the storage node contact plug on the source region; And planarizing the conductive layer for the storage node contact plug to expose the spacers.

상기 평탄화는 1회, 또는, 2회 수행한다.The planarization is performed once or twice.

상기 스토리지 노드 콘택 플러그는 폴리실리콘막, 또는, 텅스텐막으로 형성한다.The storage node contact plug is formed of a polysilicon film or a tungsten film.

이상에서와 같이, 본 발명은 하드마스크 측면 상부에 형성된 스페이서 부분을 선제거한 후에 상기 하드마스크가 노출되도록 절연막을 평탄화함으로써, 후속 하드마스의 제거시 스페이서의 선형 질화막 부분이 손실되거나 제거되는 것을 방지할 수 있으며, 이를 통해, 상기 절연막 부분이 손실되는 것을 억제할 수 있다.As described above, the present invention is to planarize the insulating film so that the hard mask is exposed after the removal of the spacer portion formed on the upper side of the hard mask, thereby preventing the linear nitride film portion of the spacer from being lost or removed upon subsequent removal of the hard mask. In this way, the loss of the insulating layer portion can be suppressed.

따라서, 본 발명은 스토리지 노드 콘택 플러그 간의 브리지(Bridge)가 발생되는 것을 방지할 수 있으며, 이에 따라, 소자 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.Accordingly, the present invention can prevent the bridge between the storage node contact plugs from being generated, thereby effectively improving device characteristics and reliability.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1a 내지 도 1q는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1Q are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 하드마스크 질화막(104)을 차례로 형성한 후, 상기 하드마스크 질화막(104)과 패드 산화막(102)을 패터닝하여 상기 반도체 기판의 일부분을 노출시키는 하드마스크 패턴(106)을 형성한다. Referring to FIG. 1A, after the pad oxide film 102 and the hard mask nitride film 104 are sequentially formed on the semiconductor substrate 100, the hard mask nitride film 104 and the pad oxide film 102 are patterned to form the semiconductor substrate. A hardmask pattern 106 is formed that exposes a portion of the.

도 1b를 참조하면, 상기 하드마스크 패턴(106)을 식각 마스크로 이용해서 하드마스크 패턴(106)에 의해 노출된 반도체 기판(100) 부분을 식각하여 소정 깊이의 수직형 제1홈(H1)을 형성한다.Referring to FIG. 1B, the portion of the semiconductor substrate 100 exposed by the hard mask pattern 106 is etched using the hard mask pattern 106 as an etch mask to form a vertical first groove H1 having a predetermined depth. Form.

도 1c를 참조하면, 상기 수직형 제1홈(H1)의 표면을 포함한 하드마스크 패턴(106)의 표면 상에 측벽 산화막(108)과 선형 질화막(110) 및 선형 산화막(112)을 차례로 형성한다. 이어서, 상기 측벽 산화막(108)과 선형 질화막(110) 및 선형 산화막(112)을 스페이서 식각하여 상기 수직형 제1홈(H1)과 하드마스크 패턴(106)의 측벽에 스페이서(114)를 형성한다.Referring to FIG. 1C, the sidewall oxide film 108, the linear nitride film 110, and the linear oxide film 112 are sequentially formed on the surface of the hard mask pattern 106 including the surface of the vertical first groove H1. . Subsequently, the sidewall oxide layer 108, the linear nitride layer 110, and the linear oxide layer 112 are spacer-etched to form spacers 114 on sidewalls of the vertical first groove H1 and the hard mask pattern 106. .

도 1d를 참조하면, 상기 스페이서(114)를 포함한 하드마스크 패턴(106)을 식각 마스크로 이용해서 수직형 제1홈(H1)의 저면의 반도체 기판(100) 부분을 좀더 식각하여 구형 제2홈(H2)을 형성한다. 상기 구형 제2홈(H2)은 등방성 식각 방식을 통해 상기 수직형 제1홈(H1)보다 넓은 폭을 갖도록 형성한다.Referring to FIG. 1D, by using the hard mask pattern 106 including the spacer 114 as an etching mask, a portion of the semiconductor substrate 100 on the bottom surface of the vertical first groove H1 may be more etched to form a spherical second groove. (H2) is formed. The spherical second groove H2 is formed to have a wider width than the vertical first groove H1 through an isotropic etching method.

도 1e를 참조하면, 상기 구형 제2홈(H2)이 형성된 반도체 기판(100) 결과물의 표면 상에 게이트 절연막(116)을 형성한 후, 상기 게이트 절연막(116) 상에, 바람직하게는, 상기 구형 제2홈(H2)을 매립하도록 게이트 도전막(118)을 증착한다. 상기 게이트 도전막(118)은, 예컨데, 폴리실리콘막으로 증착한다.Referring to FIG. 1E, after the gate insulating film 116 is formed on the surface of the resultant semiconductor substrate 100 on which the spherical second grooves H2 are formed, the gate insulating film 116 is preferably formed. The gate conductive layer 118 is deposited to fill the spherical second groove H2. The gate conductive film 118 is deposited by, for example, a polysilicon film.

그리고 나서, 상기 게이트 도전막(118)을 에치백(Etch-Back)하여 상기 구형 제2홈(H2)의 측벽에 게이트(120)를 형성한다. 상기 게이트(120)는 상기 구형 제2홈(H2)의 측벽을 감싸는 환형으로 형성함이 바람직하다.Thereafter, the gate conductive layer 118 is etched back to form a gate 120 on the sidewall of the spherical second groove H2. The gate 120 is preferably formed in an annular shape surrounding the sidewall of the spherical second groove H2.

도 1f를 참조하면, 상기 게이트(120)가 형성된 반도체 기판(100)의 결과물에 대해 이온주입 공정을 수행하여 인접하는 게이트(120) 내측의 반도체 기판(100) 내에 드레인 영역(122)을 형성한다. 상기 드레인 영역(122)은 상기 게이트(120)의 하부와 콘택하도록 형성한다.Referring to FIG. 1F, a drain region 122 is formed in the semiconductor substrate 100 inside the adjacent gate 120 by performing an ion implantation process on the result of the semiconductor substrate 100 on which the gate 120 is formed. . The drain region 122 is formed to contact the lower portion of the gate 120.

도 1g를 참조하면, 상기 구형 제2홈(H2) 아래의 반도체 기판(100) 내에 상기 드레인 영역(122)과 콘택하는 비트 라인(124)을 형성한다. 상기 비트 라인(124)은 이온주입 공정을 통해 매몰형으로 형성함이 바람직하며, 상기 반도체 기판(100) 내에서 일방향으로 연장하도록 형성하는 것이 바람직하다.Referring to FIG. 1G, a bit line 124 is formed in the semiconductor substrate 100 under the spherical second groove H2 to contact the drain region 122. The bit line 124 may be formed in a buried type through an ion implantation process, and may be formed to extend in one direction in the semiconductor substrate 100.

도 1h를 참조하면, 상기 비트 라인(124)의 중앙 부분을 포함한 게이트 절연 막(116) 부분과 상기 비트 라인(124) 아래의 반도체 기판(100) 부분을 식각한 다음, 상기 식각된 부분을 매립하도록 절연막을 증착한다. 계속해서, 상기 절연막의 일부 두께를 리세스하여 상기 식각된 부분을 포함한 구형 제2홈(H2)의 저면에 비트 라인 분리용 절연막(126)을 형성한다.Referring to FIG. 1H, a portion of the gate insulating layer 116 including the center portion of the bit line 124 and a portion of the semiconductor substrate 100 under the bit line 124 are etched, and then the etched portion is buried. An insulating film is deposited to make it. Subsequently, a part thickness of the insulating layer is recessed to form the bit line isolation insulating layer 126 on the bottom of the spherical second groove H2 including the etched portion.

도 1i를 참조하면, 상기 리세스된 비트 라인 분리용 절연막(126) 상에, 바람직하게는, 상기 구형 제2홈(H2)과 수직형 제1홈(H1)을 매립하도록, 도전막, 예컨데, 금속막을 증착한 후, 상기 도전막을 에치백하여 상기 구형 제2홈(H2) 내에 상기 게이트(120)와 전기적으로 콘택하는 워드 라인(128)을 형성한다. 상기 워드 라인(128)은 상기 비트 라인(124)과 수직하는 방향으로 연장하도록 형성함이 바람직하다.Referring to FIG. 1I, a conductive film, for example, is buried in the recessed bit line isolation insulating layer 126, preferably filling the spherical second groove H2 and the vertical first groove H1. After depositing the metal layer, the conductive layer is etched back to form a word line 128 in electrical contact with the gate 120 in the spherical second groove H2. The word line 128 may be formed to extend in a direction perpendicular to the bit line 124.

도 1j를 참조하면, 상기 하드마스크 패턴(106)의 측면 상부에 형성된 스페이서(114) 상측 부분을 200Å 정도 이상 선제거한다. 상기 스페이서(114) 상측 부분은 스페이서 식각을 통해, 예컨데, 200∼800Å 정도, 바람직하게는, 500Å 정도의 두께를 선제거한다.Referring to FIG. 1J, the upper portion of the spacer 114 formed on the upper side of the hard mask pattern 106 is removed by about 200 Å or more. The upper portion of the spacer 114 is removed by, for example, about 200 to 800 kPa, preferably about 500 kPa, through spacer etching.

자세하게, 상기 스페이서 식각은 산화막 부분이 선택적으로 제거되도록 CF4 가스를 사용하는 건식 식각 방식으로 진행하는데, 이렇게 하면, 스페이서(114)의 측벽 산화막(108)과 선형 산화막(112)이 식각되면서 그 사이의 선형 질화막(110)이 함께 손실되어 하드마스크 패턴(106)의 측벽 상부를 노출시킬 수 있다.In detail, the spacer etching proceeds in a dry etching method using CF 4 gas to selectively remove portions of the oxide layer. In this way, the sidewall oxide layer 108 and the linear oxide layer 112 of the spacer 114 are etched while being interposed therebetween. The linear nitride layer 110 may be lost together to expose the upper sidewall of the hard mask pattern 106.

도 1k를 참조하면, 상측 부분이 제거된 스페이서(114)를 포함한 하드마스크 패턴(106) 및 워드 라인(128) 상에 상기 하드마스크 패턴(106)을 덮도록 절연막(130)을 증착한다. 상기 절연막(130)은 HDP(High Density Plasma), SOD(Spin-On Dielectric), BPSG(Borophosphours Silicate Glass) 및 ALD(Atomic Layer Deposition)막 등으로 4000∼8000Å 정도 두께로 증착함이 바람직하다.Referring to FIG. 1K, an insulating layer 130 is deposited on the hard mask pattern 106 including the spacer 114 from which the upper portion is removed and the hard mask pattern 106 on the word line 128. The insulating layer 130 is preferably deposited to a thickness of about 4000 to 8000 으로 with a high density plasma (HDP), spin-on dielectric (SOD), borophosphours silicate glass (BPSG), and atomic layer deposition (ALD).

도 1l을 참조하면, 상기 절연막(130)을 하드마스크 패턴(106)이 노출되도록 평탄화시킨다. 상기 평탄화는 질화막 대비 산화막의 연마 선택비가 적어도 30 이상, 바람직하게는, 70 이상으로 높은 세리아 슬러리(Ceria Slurry)를 사용하는 CMP(Chemical Mechanical Polishing) 공정을 통해 수행한다.Referring to FIG. 1L, the insulating layer 130 is planarized to expose the hard mask pattern 106. The planarization may be performed through a chemical mechanical polishing (CMP) process using a ceria slurry having a polishing selectivity of an oxide film to a nitride film of at least 30 or higher, preferably 70 or higher.

이때, 상기 CMP는 상기 하드마스크 패턴(106) 상에 형성된 절연막(130) 부분이 완전히 제거되어 하드마스크 패턴(106)의 상면이 노출되도록 수행함이 바람직하며, 하드마스크 패턴(106)의 하드마스크 질화막(104)이 150Å 이내의 두께가 손실되도록 수행함이 바람직하다. 또한, 상기 CMP 후에 2000∼3000Å 정도 두께의 절연막(130)이 유지된다. In this case, the CMP is preferably performed so that the portion of the insulating layer 130 formed on the hard mask pattern 106 is completely removed so that the top surface of the hard mask pattern 106 is exposed, and the hard mask nitride layer of the hard mask pattern 106 is exposed. Preferably, 104 is performed such that a thickness of less than 150 mm 3 is lost. In addition, after the CMP, the insulating film 130 having a thickness of about 2000 to 3000 kPa is retained.

여기서, 본 발명은 상기 CMP 전에 하드마스크 패턴(106) 측면 상부의 스페이서(114) 부분을 선제거하였기 때문에, 상기 CMP시 하드마스크 패턴(106)의 상면이 노출될 뿐 스페이서(114)는 노출되지 않는다.Here, since the present invention removes the portion of the spacer 114 on the side of the hard mask pattern 106 before the CMP, the spacer 114 is not exposed only when the top surface of the hard mask pattern 106 is exposed during the CMP. Do not.

도 1m을 참조하면, 상기 노출된 하드마스크 패턴의 하드마스크 질화막을 선택적으로 제거한다. 상기 하드마스크 질화막은, 예컨데, H3PO4 용액을 이용하는 습식 식각 방식으로 제거한다. 여기서, 상기 H3PO4 용액을 이용하는 습식 식각시 노출 된 하드마스크 질화막 부분만이 제거될 뿐, 스페이서(114)의 선형 질화막(110) 부분은 제거되지 않는다.Referring to FIG. 1M, the hard mask nitride layer of the exposed hard mask pattern is selectively removed. The hard mask nitride layer is removed by, for example, a wet etching method using a H 3 PO 4 solution. Here, only the hard mask nitride layer portion exposed during the wet etching using the H 3 PO 4 solution is removed, and the linear nitride layer 110 portion of the spacer 114 is not removed.

도 1n을 참조하면, 상기 노출된 패드 산화막을 제거하여 하드마스크 패턴을 제거한다. 상기 패드 산화막은, 예컨데, HF 용액을 이용하는 습식 식각 방식으로 제거한다. 이때, 상기 HF 용액을 이용하는 습식 식각시 패드 산화막과 함께 스페이서의 측벽 산화막(108) 부분이 손실될 수도 있으나, 선형 질화막(110)의 손실은 거의 발생되지 않는다.Referring to FIG. 1N, the exposed pad oxide layer is removed to remove the hard mask pattern. The pad oxide film is removed by, for example, a wet etching method using an HF solution. In this case, a portion of the sidewall oxide layer 108 of the spacer may be lost together with the pad oxide layer during the wet etching using the HF solution, but the loss of the linear nitride layer 110 is hardly generated.

도 1o를 참조하면, 상기 하드마스크 패턴이 제거되어 노출된 반도체 기판(100)의 표면 내에 소오스 영역(132)을 형성한다. 상기 소오스 영역(132)은 이온주입 공정을 통해 형성함이 바람직하다.Referring to FIG. 1O, the hard mask pattern is removed to form a source region 132 on the exposed surface of the semiconductor substrate 100. The source region 132 may be formed through an ion implantation process.

도 1p를 참조하면, 상기 소오스 영역(132)이 형성된 반도체 기판(100)의 결과물 상에, 바람직하게는, 절연막(130)보다 높은 두께로 스토리지 노드 콘택용 도전막(134)을 증착한다. 상기 스토리지 노드 콘택용 도전막(134)은, 예컨데, 폴리실리콘막, 또는, 텅스텐막으로 증착한다.Referring to FIG. 1P, the conductive layer 134 for storage node contact is deposited on the resultant of the semiconductor substrate 100 on which the source region 132 is formed, with a thickness higher than that of the insulating layer 130. The storage node contact conductive film 134 is deposited by, for example, a polysilicon film or a tungsten film.

이때, 상기 스토리지 노드 콘택용 도전막(134)을 텅스텐막으로 형성하는 경우에는 스토리지 노드 콘택 플러그와 소오스 영역(132)이 콘택하는 계면 부분에 실리사이드막으로 오믹 콘택층(도시안됨)을 형성함이 바람직하다. 상기 실리사이드막은 실리콘 에피층으로 이루어진다.In this case, when the storage node contact conductive layer 134 is formed of a tungsten layer, an ohmic contact layer (not shown) is formed of a silicide layer at an interface portion between the storage node contact plug and the source region 132. desirable. The silicide film is made of a silicon epilayer.

도 1q를 참조하면, 상기 스토리지 노드 콘택용 도전막(134)을 선제거된 스페이서(114)가 노출되도록 평탄화하여 상기 소오스 영역(132)과 콘택하는 스토리지 노드 콘택 플러그(SNC)를 형성한다. Referring to FIG. 1Q, the storage layer contact conductive layer 134 is planarized to expose the pre-removed spacer 114 to form a storage node contact plug SNC that contacts the source region 132.

상기 평탄화는, 예컨데, CMP를 통해 수행하며, 상기 CMP는 스토리지 노드 콘택용 도전막(134)과 절연막(130) 간의 선택비가 낮은 슬러리를 사용하여 1회 수행하거나, 또는, 스토리지 노드 콘택용 도전막(134)과 절연막(130) 간의 선택비가 높은 슬러리를 사용하는 1차 CMP 후에 스토리지 노드 콘택용 도전막(134)과 절연막(130) 간의 선택비가 낮은 슬러리를 사용하는 2차 CMP의 2회로 수행할 수도 있다.For example, the planarization may be performed through CMP, and the CMP may be performed once using a slurry having a low selectivity between the conductive layer 134 for the storage node contact and the insulating layer 130, or the conductive layer for the storage node contact. After the first CMP using the slurry having a high selectivity between the 134 and the insulating film 130, the second CMP using the slurry having a low selectivity between the conductive film 134 for the storage node contact and the insulating film 130 may be performed. It may be.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.Thereafter, although not shown, a series of subsequent known processes are sequentially performed to complete the semiconductor device according to the embodiment of the present invention.

여기서, 본 발명은 하드마스크 측면 상부에 형성된 스페이서 부분을 선제거함으로써, 후속 공정시 상기 스페이서의 선형 질화막 부분이 노출되는 것을 방지할 수 있으며, 이를 통해, 후속 공정에서 상기 선형 질화막 부분이 제거되는 것을 억제하고 절연막 부분의 손실을 억제할 수 있다.Herein, the present invention can prevent the linear nitride film portion of the spacer from being exposed in a subsequent process by removing the spacer portion formed on the upper side of the hard mask, thereby removing the linear nitride film portion in the subsequent process. The loss of the insulating film portion can be suppressed.

따라서, 본 발명은 상기 스페이서 및 절연막 부분의 손실로 인해 스토리지 노드 콘택 플러그 간의 브리지(Bridge)가 발생되는 것을 방지할 수 있으며, 이에 따라, 반도체 소자 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.Accordingly, the present invention can prevent the bridge between the storage node contact plugs from occurring due to the loss of the spacer and the insulating layer, thereby effectively improving the semiconductor device characteristics and reliability.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1q는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1Q are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 패드 산화막100 semiconductor substrate 102 pad oxide film

104 : 하드마스크 질화막 106 : 하드마스크 패턴104: hard mask nitride film 106: hard mask pattern

H1 : 수직형 제1홈 108 : 측벽 산화막H1: vertical first groove 108: sidewall oxide film

110 : 선형 질화막 112 : 선형 산화막110: linear nitride film 112: linear oxide film

114 : 스페이서 H2 : 구형 제2홈114: spacer H2: spherical second groove

116 : 게이트 절연막 118 : 게이트 도전막116: gate insulating film 118: gate conductive film

120 : 게이트 122 : 드레인 영역120: gate 122: drain region

124 : 비트 라인 126 : 비트 라인 분리용 절연막124: bit line 126: insulating film for bit line separation

128 : 워드 라인 130 : 절연막128: word line 130: insulating film

132 : 소오스 영역 134 : 스토리지 노드 콘택용 도전막132: source region 134: conductive film for storage node contact

SNC : 스토리지 노드 콘택 플러그SNC: storage node contact plug

Claims (19)

반도체 기판 상에 그의 일부분을 노출시키는 하드마스크를 형성하는 단계;Forming a hardmask exposing a portion thereof on the semiconductor substrate; 상기 노출된 반도체 기판 부분을 식각하여 제1홈을 형성하는 단계;Etching the exposed portion of the semiconductor substrate to form a first groove; 상기 제1홈 및 하드마스크의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the first groove and the hard mask; 상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계;Etching the semiconductor substrate portion of the bottom of the first groove to form a second groove; 상기 제2홈의 측벽에 게이트를 형성하는 단계;Forming a gate on a sidewall of the second groove; 상기 게이트의 하부와 콘택하는 드레인 영역을 형성하는 단계;Forming a drain region in contact with a bottom of the gate; 상기 제2홈 아래의 반도체 기판 내에 상기 드레인 영역과 콘택하는 비트 라인을 형성하는 단계;Forming a bit line in contact with the drain region in the semiconductor substrate under the second groove; 상기 제2홈 내에 상기 게이트와 콘택하는 워드 라인을 형성하는 단계;Forming a word line in contact with the gate in the second groove; 상기 하드마스크의 측면 상부가 노출되도록, 상기 하드마스크 측면 상부에 형성된 스페이서 상측 부분을 제거하는 단계;Removing an upper portion of a spacer formed on an upper side of the hard mask so that an upper side of the hard mask is exposed; 상기 상측 부분이 제거된 스페이서를 포함한 하드마스크 및 워드 라인 상에 상기 하드마스크를 덮도록 절연막을 증착하는 단계;Depositing an insulating layer on the hard mask including the spacer from which the upper portion is removed and the word mask to cover the hard mask; 상기 하드마스크의 상면이 노출되도록 절연막을 평탄화시키는 단계;Planarizing the insulating film to expose the top surface of the hard mask; 상기 노출된 하드마스크를 제거하는 단계;Removing the exposed hard mask; 상기 하드마스크가 제거되어 노출된 반도체 기판의 표면 내에 소오스 영역을 형성하는 단계; 및Removing the hard mask to form a source region in the exposed surface of the semiconductor substrate; And 상기 소오스 영역 상에 스토리지 노드 콘택 플러그를 형성하는 단계;Forming a storage node contact plug on the source region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크를 형성하는 단계 전,Before forming the hard mask, 반도체 기판 상에 패드 산화막을 형성하는 단계;Forming a pad oxide film on the semiconductor substrate; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The hard mask is a semiconductor device manufacturing method, characterized in that formed by a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 측벽 산화막과 선형 질화막 및 선형 산화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The spacer is a semiconductor device manufacturing method, characterized in that formed in a laminated structure of a sidewall oxide film, a linear nitride film and a linear oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제2홈을 형성하는 단계는, 등방성 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the second groove is a method of manufacturing a semiconductor device, characterized in that performed by an isotropic etching method. 제 1 항에 있어서,The method of claim 1, 상기 제2홈은 상기 제1홈 보다 넓은 폭으로 형성하는 것을 특징으로 하는 반 도체 소자의 제조방법.The second groove is a semiconductor device manufacturing method, characterized in that formed in a wider width than the first groove. 제 1 항에 있어서,The method of claim 1, 상기 게이트는 게이트 도전막으로 폴리실리콘막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The gate is a method of manufacturing a semiconductor device, characterized in that to form a polysilicon film as a gate conductive film. 제 1 항에 있어서,The method of claim 1, 상기 비트 라인은 매몰형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The bit line is a buried type manufacturing method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 비트 라인은 반도체 기판 내에서 일방향으로 연장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The bit line is formed to extend in one direction in the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 비트 라인을 형성하는 단계 후, 그리고, 상기 워드 라인을 형성하는 단계 전, After forming the bit line, and before forming the word line, 상기 비트 라인의 중앙 부분을 포함한 상기 비트 라인 아래의 반도체 기판 부분을 식각하는 단계; 및Etching the portion of the semiconductor substrate below the bit line including the central portion of the bit line; And 상기 식각된 부분을 포함한 제2홈의 저면에 비트 라인 분리용 절연막을 형성 하는 단계;Forming an insulating film for separating a bit line on a bottom surface of the second groove including the etched portion; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 1 항에 있어서,The method of claim 1, 상기 워드 라인은 상기 비트 라인과 수직하는 방향으로 연장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The word line is formed to extend in a direction perpendicular to the bit line. 제 1 항에 있어서,The method of claim 1, 상기 스페이서 상측 부분을 제거하는 단계는, Removing the spacer upper portion, 상기 하드마스크의 측면 상부가 200∼800Å 노출되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device, characterized in that the upper portion of the side of the hard mask is exposed to 200 ~ 800Å. 제 1 항에 있어서,The method of claim 1, 상기 스페이서 상측 부분을 제거하는 단계는,Removing the spacer upper portion, CF4 가스를 사용하는 건식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that performed by a dry etching method using CF 4 gas. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 4000∼8000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.And the insulating film is deposited to a thickness of 4000 to 8000 Å. 제 1 항에 있어서,The method of claim 1, 상기 절연막을 평탄화시키는 단계는, The planarization of the insulating film may include: 질화막 대비 산화막의 연마 선택비가 적어도 30 이상인 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing)를 통해 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that it is carried out through CMP (Chemical Mechanical Polishing) using a ceria slurry having a polishing selectivity of at least 30 oxide to oxide film. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크는 습식 식각 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.The hard mask is a method of manufacturing a semiconductor device, characterized in that to remove by a wet etching method. 제 1 항에 있어서,The method of claim 1, 상기 스토리지 노드 콘택 플러그를 형성하는 단계는, The forming of the storage node contact plug may include: 상기 소오스 영역 상에 스토리지 노드 콘택 플러그용 도전막을 증착하는 단계; 및Depositing a conductive film for a storage node contact plug on the source region; And 상기 스토리지 노드 콘택 플러그용 도전막을 상기 스페이서가 노출되도록 평탄화시키는 단계;Planarizing the conductive layer for the storage node contact plug to expose the spacers; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 17 항에 있어서,The method of claim 17, 상기 평탄화는 1회, 또는, 2회 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Wherein the planarization is performed once or twice. 제 1 항에 있어서,The method of claim 1, 상기 스토리지 노드 콘택 플러그는 폴리실리콘막, 또는, 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The storage node contact plug may be formed of a polysilicon film or a tungsten film.
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