KR100886441B1 - Semiconductor device and process for manufacturing same - Google Patents

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가나메 오자와
미츠타카 사토
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 지지 기판 위에 탑재되는 반도체 소자 및 그 제조 방법에 관한 것으로서, 상기 반도체 소자에서 선택된 외부 접속용 전극 패드가, 상기 지지 기판에 설치된 개구 또는 노치를 통하여 상기 지지 기판의 다른 쪽 주면에 도출되고, 상기 지지 기판의 다른 쪽 주면에 배열 설치된 배선층에 전기적으로 접속되어 이루어지는 반도체 장치, 및 그 제조 방법을 제공하는 것이며, 반도체 장치로서 보다 소형화가 가능한 구조와 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device mounted on a support substrate and a method of manufacturing the same, wherein an electrode pad for external connection selected from the semiconductor device is drawn to the other main surface of the support substrate through an opening or notch provided in the support substrate. The present invention provides a semiconductor device electrically connected to a wiring layer arranged on the other main surface of the support substrate, and a manufacturing method thereof. The present invention relates to a structure which can be further miniaturized as a semiconductor device and a manufacturing method thereof.

전극 패드, 노치, 본딩 패드, 디커플링 콘덴서, 솔더 레지스트 Electrode Pads, Notches, Bonding Pads, Decoupling Capacitors, Solder Resist

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR MANUFACTURING SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND PROCESS FOR MANUFACTURING SAME}

본 발명은 하나의 지지 기판 위에 복수의 반도체 소자가 평면적으로 탑재되는 반도체 장치, 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which a plurality of semiconductor elements are mounted in a plane on one support substrate, and a manufacturing method thereof.

예를 들어 BGA(볼 그리드 어레이; ball grid array), LGA(랜드 그리드 어레이; land grid array) 등의 반도체 장치는 지지 기판 위에 반도체 소자를 탑재한 구성으로 되어 있다. 이러한 BGA 타입의 반도체 장치의 일례를 반도체 장치(1A)로서 도 1에 나타낸다.For example, semiconductor devices such as BGA (ball grid array) and LGA (land grid array) have a structure in which semiconductor elements are mounted on a supporting substrate. An example of such a BGA type semiconductor device is shown in FIG. 1 as the semiconductor device 1A.

상기 도면에 나타낸 바와 같이, BGA 타입의 반도체 장치(1A)는 지지 기판(3A)의 한쪽 주면(主面)(표면)에 반도체 소자(2A)를 탑재하는 동시에, 다른 쪽 주면(이면(裏面))에 외부 접속용 전극(6)을 가진 구성으로 되어 있다. 반도체 소자(2A)와 지지 기판(3A) 표면에 형성된 본딩 패드(4)는 와이어(5)에 의해 접속되어 있다.As shown in the figure, the BGA type semiconductor device 1A mounts the semiconductor element 2A on one main surface (surface) of the support substrate 3A, and at the same time, on the other main surface (back surface). ) Has a structure with an electrode 6 for external connection. The bonding pads 4 formed on the surface of the semiconductor element 2A and the support substrate 3A are connected by a wire 5.

또한, 도 2에 나타낸 바와 같이, 지지 기판(3A) 표면에는 일단(一端)이 본딩 패드(4)와 접속된 배선(7)이 형성되어 있다. 이 배선(7)의 타단(他端)은 관통 구멍(15)을 통하여 지지 기판(3A) 이면에 형성된 외부 접속용 전극(6)에 접속되어 있 다. 이러한 외부 접속용 전극(6)에는 외부 접속 단자를 구성하는 땜납 볼이 배열 설치된다.As shown in FIG. 2, the wiring 7 having one end connected to the bonding pad 4 is formed on the surface of the supporting substrate 3A. The other end of the wiring 7 is connected to the external connection electrode 6 formed on the back surface of the supporting substrate 3A via the through hole 15. The solder balls constituting the external connection terminals are arranged in such an external connection electrode 6.

종래의 반도체 장치에서는 상기 도 1에 나타낸 반도체 장치(1A)와 같이, 1매의 지지 기판(3A)에 1개의 반도체 소자(2A)를 탑재·배열 설치하는 구성이 일반적이었다. 따라서, 반도체 소자(2A)의 배열 설치 위치는 배선(7)의 설치를 행하기 쉬운 지지 기판(3A)의 중앙 위치로 되어 있었다.In the conventional semiconductor device, as in the semiconductor device 1A shown in FIG. 1, a configuration in which one semiconductor element 2A is mounted and arranged on one support substrate 3A is common. Therefore, the arrangement | positioning position of the semiconductor element 2A was set to the center position of the support substrate 3A which is easy to install the wiring 7.

그러나 최근, 휴대형 정보 기기 등 전자 기기의 소형화·고기능화에 대한 요구가 이루어지고, 보다 소형이고 고기능 및/또는 대용량의 반도체 장치가 필요해지고 있다. 따라서, MCM(멀티칩 모듈), SiP(시스템 인 패키지; system in package) 등, 1매의 지지 기판 위에 복수 개의 반도체 소자를 탑재한 반도체 장치가 제공되도록 되어 있다(예를 들어 일본국 공개특허2000-196008호 공보 참조).However, in recent years, there has been a demand for miniaturization and high functionality of electronic devices such as portable information devices, and there is a need for more compact, high-function and / or large-capacity semiconductor devices. Therefore, a semiconductor device having a plurality of semiconductor elements mounted on a single support substrate, such as an MCM (multi-chip module) and a SiP (system in package), is provided (for example, Japanese Patent Laid-Open No. 2000). -196008).

이러한 SiP 타입의 반도체 장치(1B)를 도 3에 나타낸다. 상기 도면에 나타낸 예에서는 지지 기판(3B)의 한쪽 주면 위에 반도체 소자(2A)와 함께 반도체 소자(2B)가 배열되어 탑재·배열 설치되어 있다.3 shows such a SiP type semiconductor device 1B. In the example shown in the figure, the semiconductor element 2B is arranged along with the semiconductor element 2A on one main surface of the supporting substrate 3B, and is mounted and arranged.

여기서, 반도체 소자(2A)는 예를 들어 마이크로센서 등의 로직 칩(logic chip)이고, 반도체 소자(2B)는 예를 들어 플래시 메모리 등의 메모리 칩이다.Here, the semiconductor element 2A is, for example, a logic chip such as a microsensor, and the semiconductor element 2B is, for example, a memory chip such as a flash memory.

일반적으로, 보다 고기능이 요구되는 반도체 소자(2A)의 외부 접속 단자 패드 수는 규격화된 반도체 소자(2B)의 외부 접속 단자 패드 수보다도 많다.In general, the number of external connection terminal pads of the semiconductor element 2A that requires a higher function is larger than that of the standardized semiconductor element 2B.

반도체 소자(2A, 2B) 모두, 와이어(5)에 의해 지지 기판(3B)에 형성된 본딩 패드(4)에 접속된다. 이 때, 1매의 지지 기판(3B) 동일 평면 위에 복수의 반도체 소자(2A, 2B)가 탑재됨으로써, 지지 기판(3B) 위에서의 반도체 소자(2A)의 위치는 중앙으로부터 기울어진 위치로 된다.Both the semiconductor elements 2A and 2B are connected to the bonding pads 4 formed on the support substrate 3B by the wires 5. At this time, the plurality of semiconductor elements 2A and 2B are mounted on the same plane of one support substrate 3B, whereby the position of the semiconductor element 2A on the support substrate 3B is inclined from the center.

상기한 바와 같이, 반도체 소자(2A)의 탑재 위치가 지지 기판(3B)의 중앙으로부터 기울어진 경우에서의, 지지 기판(3B)에 형성되는 배선(7)의 설치 상태를 도 4에 나타낸다. 상기 도면에 나타낸 바와 같이, 지지 기판(3B) 위에 2개의 반도체 소자(2A, 2B)가 배열 설치됨으로써, 지지 기판(3B) 위에 형성되는 배선(7)의 설치도 조밀하게 되어 있다. 그리고, 도면 중 화살표 X로 지시되는 영역, 즉 반도체 소자(2A)와 지지 기판(3B)의 가장자리부가 근접한 영역에서는 배선(7)을 설치할 수 있는 영역이 좁아진다(이하, 기판 위에서 배선의 설치를 행할 수 있는 영역을 배선 설치 영역이라고 함). 이에 대해서, 도 5 내지 도 7을 사용하여 설명한다.As described above, an installation state of the wiring 7 formed in the support substrate 3B when the mounting position of the semiconductor element 2A is inclined from the center of the support substrate 3B is shown in FIG. 4. As shown in the figure, by arranging two semiconductor elements 2A and 2B on the support substrate 3B, the wiring 7 formed on the support substrate 3B is also denser. In the region indicated by the arrow X in the figure, that is, the region where the edges of the semiconductor element 2A and the supporting substrate 3B are close to each other, the region where the wiring 7 can be provided is narrowed (hereinafter, the wiring is provided on the substrate). The area which can be done is called wiring installation area). This will be described with reference to FIGS. 5 to 7.

반도체 소자(2A)의 상면을 도 5에 나타낸다. 이러한 반도체 소자(2A)는 직사각형 형상을 갖고, 그 4변의 외주(外周)(이하, 각 변을 외주 제 1 변(11A)∼외주 제 4 변(11D)이라고 함) 근방에는 복수 개의 외부 접속용 본딩 패드(10)가 외주 제 1 변(11A)∼외주 제 4 변(11D)에 대응하여, 외주 제 1 변(11A)∼외주 제 4 변(11D)과 평행하게 배열 설치되어 있다.The upper surface of the semiconductor element 2A is shown in FIG. Such a semiconductor element 2A has a rectangular shape and has a plurality of external connections in the vicinity of four outer peripheries (hereinafter, each side is referred to as the outer first side 11A to the outer fourth side 11D). The bonding pads 10 are arranged in parallel with the outer circumferential side 11A and the outer circumferential fourth side 11D in correspondence with the outer circumferential first side 11A to the outer circumferential fourth side 11D.

이러한 반도체 소자(2A)를 지지 기판(3A)의 중앙에 탑재·배열 설치했을 때의, 반도체 장치(1A)에서의 배선 설치 영역을 도 6에 나타낸다. 상기 도면에 나타낸 바와 같이, 반도체 소자(2A)의 외주 4변에 대응하여, 지지 기판(3A) 위에는 4개의 배선 설치 영역이 설정된다.FIG. 6 shows a wiring installation region in the semiconductor device 1A when the semiconductor element 2A is mounted and arranged in the center of the support substrate 3A. As shown in the figure, corresponding to the four outer peripheral sides of the semiconductor element 2A, four wiring installation regions are set on the support substrate 3A.

즉, 외주 제 1 변(11A)에 대응하는 배선 설치 영역(12A), 외주 제 2 변(11B)에 대응하는 제 2 배선 설치 영역(12B), 외주 제 3 변(11C)에 대응하는 제 3 배선 설치 영역(12C), 및 외주 제 4 변(11D)에 대응하는 제 4 배선 설치 영역(12D)이 형성된다(이하, 제 1 내지 제 4 배선 설치 영역(12A∼12D)을 간단히 제 1 내지 제 4 영역(12A∼12D)이라고 함).That is, the 3rd wiring corresponding to the wiring installation area | region 12A corresponding to 11 A of outer periphery sides, the 2nd wiring installation area 12B corresponding to the outer periphery 2nd side 11B, and the 3rd outer periphery 3rd side 11C. The wiring installation area 12C and the fourth wiring installation area 12D corresponding to the outer circumferential fourth side 11D are formed (hereinafter, the first to fourth wiring installation areas 12A to 12D are simply referred to as the first to the fourth connection installation area 12D). 4th area | region 12A-12D).

도 6에 나타내는 반도체 장치(1A)와 같이, 반도체 소자(2A)가 지지 기판(3A)의 중앙에 배치되어 있는 경우, 제 1 내지 제 4 영역(12A∼12D)은 거의 동일한 면적을 갖도록 설정하는 것이 가능하다. 따라서, 지지 기판(3A) 위에서의 배선(7)의 설치는 제 1 내지 제 4 영역(12A∼12D)에서 거의 균등하게 행할 수 있고, 배선(7)의 설치를 확실히 행할 수 있다.Like the semiconductor device 1A shown in FIG. 6, when the semiconductor element 2A is disposed at the center of the supporting substrate 3A, the first to fourth regions 12A to 12D are set to have almost the same area. It is possible. Therefore, the wiring 7 on the support substrate 3A can be almost evenly provided in the first to fourth regions 12A to 12D, and the wiring 7 can be reliably installed.

이에 대하여, 반도체 장치(1B)와 같이, 반도체 소자(2A)의 배열 설치 위치가 지지 기판의 중앙으로부터 기울어지면, 제 1 내지 제 4 영역(12A∼12D)의 면적이 균등하지 않게 되고, 도 7에 나타낸 바와 같이, 반도체 소자(2A)가 우측으로 기울어진 경우에는 제 3 영역(13C)의 면적이 가장 넓어지고, 제 1 영역(13A)이 가장 좁아진다.On the other hand, as in the semiconductor device 1B, when the arrangement positions of the semiconductor elements 2A are inclined from the center of the support substrate, the areas of the first to fourth regions 12A to 12D are not equal, and FIG. 7. As shown in the figure, when the semiconductor element 2A is inclined to the right, the area of the third region 13C is the largest, and the first region 13A is the narrowest.

따라서, 가장 좁은 제 1 영역(13A)에 제 3 영역(13C)과 동일 정도 수(數)의 배선(7)을 설치하는 경우에는 그 설계 및 그 형성이 곤란했다. 또한, 이를 회피하기 위해, 제 1 영역(13A)의 면적을 더 넓게 하는 것을 생각할 수 있지만, 이 경우에는 지지 기판(3B) 면적의 증가를 초래하여, 반도체 장치(1B)의 소형화에 대한 요구에 응할 수 없게 된다.Therefore, when providing the wiring 7 of the same number as 3rd area | region 13C in the narrowest 1st area | region 13A, its design and formation were difficult. In addition, in order to avoid this, it is conceivable to make the area of the first region 13A wider, but in this case, an increase in the area of the supporting substrate 3B leads to a demand for miniaturization of the semiconductor device 1B. I cannot accept it.

한편, 이와 같은 문제점을 해결하는 수단으로서, 도 8 및 도 9에 나타낸 바와 같이, 지지 기판(3C)을 다층화하고, 층간 접속용 비어(20) 및 배선층(21)을 형성하는 동시에, 반도체 소자(2A)를 플립 칩(페이스다운) 상태에서 이 지지 기판 위에 탑재하는 방법을 채용할 수도 있다. 이러한 구조에 의하면, 반도체 소자 바로 아래에 외부 접속용 패드를 배열 설치할 수 있어, 지지 기판 면적의 확대를 초래하는 것을 억제·저감할 수 있다.On the other hand, as a means for solving such a problem, as shown in Figs. 8 and 9, the supporting substrate 3C is multilayered, the via layer 20 for interconnection and the wiring layer 21 are formed, and a semiconductor element ( The method of mounting 2A) on the support substrate in a flip chip (face down) state may be employed. According to such a structure, the pad for external connection can be arrange | positioned directly under a semiconductor element, and it can suppress and reduce that which causes the expansion of a support substrate area.

그러나, 지지 기판에 형성되는 비어(VIA)의 피치(P1)를 반도체 소자(2A)에 형성되는 패드(10)의 패드 피치(P2)에 대응시키는 것이 어렵고, 또한 다층 구조로 함으로써 지지 기판 가격의 상승을 초래하게 된다.However, it is difficult to correspond the pitch P1 of the via VIA formed on the support substrate to the pad pitch P2 of the pad 10 formed on the semiconductor element 2A. Will cause an increase.

본 발명은 이와 같은 종래 기술의 과제를 해결하는, 개량된 유용한 반도체 장치 및 그 제조 방법을 제공하는 것을 총괄적인 목적으로 한다.SUMMARY OF THE INVENTION The present invention aims to provide an improved useful semiconductor device and a method of manufacturing the same, which solve such problems of the prior art.

본 발명은 지지 기판 위에서의 반도체 소자의 탑재·배열 설치 위치에 상관없이, 배선 설치의 용이화를 도모할 수 있는 동시에, 보다 소형화할 수 있는 반도체 장치의 구조 및 그 제조 방법을 제공하는 것을 보다 구체적인 목적으로 한다.The present invention provides a structure of a semiconductor device and a method of manufacturing the same, which can facilitate wiring installation and can be made smaller, regardless of the mounting / array mounting position of the semiconductor element on the support substrate. The purpose.

이 목적을 달성하기 위해, 본 발명은, 지지 기판과, 상기 지지 기판의 한쪽 주면에 탑재된 반도체 소자를 갖는 반도체 장치에 있어서, 상기 지지 기판은 한쪽 주면에 형성된 제 1 전극과, 다른 쪽 주면에 형성된 제 2 전극과, 개구 또는 노치를 갖고, 상기 반도체 소자의 제 1 전극 패드와 상기 제 1 전극은 대향하여 접속되고, 상기 반도체 소자의 제 2 전극 패드와 상기 제 2 전극은 상기 개구 또는 상기 노치를 통하여 전기적으로 접속되어 있는 것을 특징으로 한다.In order to achieve this object, the present invention provides a semiconductor device having a support substrate and a semiconductor element mounted on one main surface of the support substrate, wherein the support substrate is formed on a first electrode formed on one main surface and the other main surface. A second electrode formed and an opening or notch, the first electrode pad of the semiconductor element and the first electrode are connected to face each other, and the second electrode pad and the second electrode of the semiconductor element are the opening or the notch. It is characterized in that it is electrically connected through.

또한, 상기 발명에 있어서, 상기 개구 또는 노치는, 상기 지지 기판의 선택된 변의 가장자리부 근방, 또는 코너부 근방에 배열 설치되어 있는 구성으로 할 수도 있다.Moreover, in the said invention, the said opening or notch can also be set as the structure arrange | positioned in the vicinity of the edge part of the selected side of the said support substrate, or the corner part vicinity.

또한, 상기 발명에 있어서, 상기 개구 또는 노치는, 상기 지지 기판의 선택된 복수 변의 가장자리부 근방, 또는 복수 코너부 근방에 복수 배열 설치되어 있는 구성으로 할 수도 있다.Moreover, in the said invention, the opening or notch can also be set as the structure provided in multiple numbers in the vicinity of the edge part of the selected multiple side of the said support substrate, or the vicinity of the multiple corner part.

또한, 상기 발명에 있어서, 상기 제 2 전극 패드는, 상기 개구 또는 상기 노치를 통과하는 와이어에 의해 지지 기판의 다른 쪽 주면의 제 2 전극에 접속함으로써 전기적으로 접속되어 있는 구성으로 할 수도 있다.Moreover, in the said invention, the said 2nd electrode pad can also be set as the structure electrically connected by connecting to the 2nd electrode of the other main surface of a support substrate by the wire which passes the said opening or the said notch.

또한, 상기 발명에 있어서, 상기 반도체 소자 및 상기 와이어는 수지(樹脂) 밀봉되어 있는 구성으로 할 수도 있다.Moreover, in the said invention, the said semiconductor element and the said wire can also be set as the structure sealed by resin.

또한, 상기 발명에 있어서, 상기 와이어를 밀봉하는 수지는 상기 지지 기판의 다른 쪽 주면에 돌출된 돌출부를 갖고, 상기 돌출부의 상기 지지 기판으로부터의 높이는 상기 지지 기판의 다른 쪽 주면에 설치된 외부 단자의 상기 지지 기판으로부터의 높이에 비하여 낮게 설정하는 구성으로 할 수도 있다.Further, in the above invention, the resin for sealing the wire has a protrusion protruding from the other main surface of the support substrate, and the height from the support substrate of the protrusion is equal to that of the external terminal provided on the other main surface of the support substrate. It can also be set as the structure low compared with the height from a support substrate.

또한, 상기 발명에 있어서, 상기 지지 기판의 다른 쪽 주면에는 상기 제 2 전극에 도통하는 배선층이 형성되고, 상기 배선층 위에는 외부 단자가 형성되어 있는 구성으로 할 수도 있다.Moreover, in the said invention, the wiring layer which electrically connects with a said 2nd electrode is formed in the other main surface of the said support substrate, and it can also be set as the structure in which the external terminal is formed on the said wiring layer.

또한, 상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 한쪽 주면에 제 1 전극, 다른 쪽 주면에 제 2 전극, 및 개구 또는 노치가 형성된 지지 기판을 형성하는 공정과, 반도체 소자의 제 2 전극 패드를 상기 개구 또는 상기 노치에 대향하도록 상기 지지 기판의 한쪽 주면 위에 반도체 소자를 탑재하는 공정과, 반도체 소자의 제 1 전극 패드를 상기 제 1 전극에 접속하는 공정과, 상기 개구 또는 노치를 통하여 상기 제 2 전극 패드를 상기 제 2 전극에 전기적으로 접속하는 공정을 포함하는 것을 특징으로 한다.Moreover, in order to achieve the said objective, the manufacturing method of the semiconductor device which concerns on this invention is a process of forming the support substrate in which the 1st electrode was formed in one main surface, the 2nd electrode in the other main surface, and the opening or notch was formed, and a semiconductor Mounting a semiconductor element on one main surface of the support substrate so that the second electrode pad of the element faces the opening or the notch; connecting the first electrode pad of the semiconductor element to the first electrode; Or electrically connecting the second electrode pad to the second electrode through a notch.

또한, 상기 발명에 있어서, 지지 기판을 형성하는 공정에서 상기 지지 기판의 선택된 변의 가장자리부 근방, 또는 코너부 근방에 상기 개구 또는 노치를 형성하는 것으로 할 수도 있다.In the above invention, the opening or notch may be formed in the vicinity of the edge of the selected side or the corner of the support substrate in the step of forming the support substrate.

또한, 상기 발명에 있어서, 상기 제 2 전극 패드를 상기 제 2 전극에 접속하는 공정 후에, 상기 반도체 소자 및 상기 개구 또는 상기 노치를 수지에 의해 밀봉하는 공정을 포함하는 것으로 할 수도 있다.Moreover, in the said invention, you may include the process of sealing the said semiconductor element, the said opening, or the said notch with resin after the process of connecting the said 2nd electrode pad to the said 2nd electrode.

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본 발명에 의하면, 지지 기판 이면을 이러한 지지 기판에 탑재되는 반도체 소자의 전극 패드에 직접 접속되는 배선의 설치 영역으로서 이용함으로써, 이러한 지지 기판의 다층화를 동반하지 않고, 저렴하며 보다 소형화된 반도체 장치를 형성할 수 있다.According to the present invention, by using the back surface of the support substrate as a wiring installation area directly connected to the electrode pads of the semiconductor element mounted on such a support substrate, an inexpensive and smaller semiconductor device can be achieved without accompanying multilayering of such support substrates. Can be formed.

도 1은 종래의 일례인 반도체 소자를 1개 배열 설치한 반도체 장치의 평면도.BRIEF DESCRIPTION OF THE DRAWINGS The top view of the semiconductor device which arrange | positioned one semiconductor element which is a conventional example.

도 2는 도 1에 나타내는 반도체 장치의 배선 설치를 나타내는 도면.FIG. 2 is a diagram illustrating wiring installation of the semiconductor device shown in FIG. 1. FIG.

도 3은 종래의 일례인 반도체 소자를 2개 배열 설치한 반도체 장치의 평면도.3 is a plan view of a semiconductor device in which two semiconductor elements that are conventional ones are arranged.

도 4는 도 3에 나타내는 반도체 장치의 배선 설치를 나타내는 도면.FIG. 4 is a diagram showing wiring arrangement of the semiconductor device shown in FIG. 3. FIG.

도 5는 반도체 소자의 패드의 배치를 나타내는 도면.5 is a diagram illustrating an arrangement of pads of a semiconductor element.

도 6은 도 1에 나타내는 반도체 장치의 배선 설치 영역을 설명하기 위한 도면.FIG. 6 is a diagram for explaining a wiring setting area of the semiconductor device shown in FIG. 1. FIG.

도 7은 도 3에 나타내는 반도체 장치의 배선 설치 영역을 설명하기 위한 도면.FIG. 7 is a diagram for explaining a wiring setting area of the semiconductor device shown in FIG. 3. FIG.

도 8은 기판에 형성되는 비어(VIA) 위에 범프(bump)를 접합할 수 없는 이유를 설명하기 위한 제 1 도면.FIG. 8 is a first diagram for explaining why a bump cannot be bonded onto a via VIA formed in a substrate. FIG.

도 9는 기판에 형성되는 비어 위에 범프를 접합할 수 없는 이유를 설명하기 위한 제 2 도면.FIG. 9 is a second view for explaining the reason why bumps cannot be bonded onto the vias formed in the substrate. FIG.

도 10은 본 발명의 제 1 실시예인 반도체 장치의 평면도.10 is a plan view of a semiconductor device as a first embodiment of the present invention.

도 11은 본 발명의 제 1 실시예인 반도체 장치의 상기 도 10에서의 X1-X1단면을 나타내는 단면도.Fig. 11 is a cross-sectional view showing a section X1-X1 in Fig. 10 of the semiconductor device according to the first embodiment of the present invention.

도 12는 반도체 소자의 패드의 배치를 나타내는 도면.12 illustrates an arrangement of pads of a semiconductor element.

도 13은 본 발명의 제 1 실시예에서의 배선 설치 영역을 설명하기 위한 도면.Fig. 13 is a view for explaining a wiring installation area in the first embodiment of the present invention.

도 14는 본 발명의 제 1 실시예인 반도체 장치에 사용되는 기판 표면에서의 배선 설치를 나타내는 도면.Fig. 14 is a diagram showing the wiring arrangement on the substrate surface used in the semiconductor device as the first embodiment of the present invention.

도 15는 본 발명의 제 1 실시예인 반도체 장치에 사용되는 기판 이면(裏面)에서의 배선 설치를 나타내는 도면.Fig. 15 is a diagram showing the wiring installation on the back surface of the substrate used in the semiconductor device as the first embodiment of the present invention.

도 16은 본 발명의 제 1 실시예인 반도체 장치의 슬릿 근방을 확대하여 나타내는 단면도.Fig. 16 is an enlarged cross sectional view showing a vicinity of a slit of a semiconductor device of First Embodiment of the present invention;

도 17은 본 발명의 제 1 실시예인 반도체 장치의 슬릿 근방을 확대하여 나타내는 저면도(底面圖).Fig. 17 is an enlarged bottom view of the vicinity of a slit of a semiconductor device according to a first embodiment of the present invention.

도 18은 본 발명의 제 2 실시예인 반도체 장치의 단면도.Fig. 18 is a sectional view of a semiconductor device as a second embodiment of the present invention.

도 19는 본 발명의 제 3 실시예인 반도체 장치의 단면도.Fig. 19 is a sectional view of a semiconductor device as a third embodiment of the present invention.

도 20은 본 발명의 제 4 실시예인 반도체 장치의 단면도.Fig. 20 is a sectional view of a semiconductor device as a fourth embodiment of the present invention.

도 21은 본 발명의 제 5 실시예인 반도체 장치의 슬릿 근방을 확대하여 나타내는 단면도.Fig. 21 is an enlarged cross sectional view showing the vicinity of a slit of a semiconductor device according to a fifth embodiment of the present invention;

도 22는 본 발명의 제 6 실시예인 반도체 장치의 슬릿 근방을 확대하여 나타내는 단면도.Fig. 22 is an enlarged cross sectional view showing a slit vicinity of a semiconductor device of a sixth embodiment of the present invention;

도 23은 본 발명의 제 7 실시예인 반도체 장치의 단면도.Fig. 23 is a sectional view of a semiconductor device as a seventh embodiment of the present invention.

도 24는 본 발명의 제 8 실시예인 반도체 장치의 단면도.Fig. 24 is a sectional view of a semiconductor device as an eighth embodiment of the present invention.

도 25는 본 발명의 제 9 실시예인 반도체 장치의 단면도.Fig. 25 is a sectional view of a semiconductor device as a ninth embodiment of the present invention.

도 26은 본 발명의 제 10 실시예인 반도체 장치의 슬릿 근방을 확대하여 나타내는 저면도.Fig. 26 is an enlarged bottom view of the vicinity of a slit of a semiconductor device of a tenth embodiment of the present invention;

도 27은 본 발명의 제 10 실시예인 반도체 장치를 나타내는 도 26의 X2-X2 단면을 나타내는 단면도.FIG. 27 is a cross-sectional view taken along the line X2-X2 in FIG. 26 showing a semiconductor device as a tenth embodiment of the present invention. FIG.

도 28은 본 발명의 제 10 실시예인 반도체 장치를 나타내는 도 27에서 화살표 B로 나타낸 부분을 확대하여 나타내는 단면도.Fig. 28 is an enlarged cross sectional view showing a portion indicated by an arrow B in Fig. 27 showing a semiconductor device of a tenth embodiment of the present invention;

도 29는 슬릿 형성 위치를 설명하기 위한 제 1 도면.29 is a first view for explaining a slit formation position;

도 30은 슬릿 형성 위치를 설명하기 위한 제 2 도면.30 is a second view for explaining a slit formation position;

도 31은 슬릿 형성 위치를 설명하기 위한 제 3 도면.31 is a third view for explaining the slit formation position;

도 32는 노치 형성 위치를 설명하기 위한 제 1 도면.32 is a first view for explaining the notch formation position;

도 33은 노치 형성 위치를 설명하기 위한 제 2 도면.33 is a second view for explaining the notch formation position;

도 34는 노치 형성 위치를 설명하기 위한 제 3 도면.34 is a third diagram for explaining the notch formation position;

도 35는 노치 형성 위치를 설명하기 위한 제 4 도면.35 is a fourth view for explaining the notch formation position.

도 36은 노치 형성 위치를 설명하기 위한 제 5 도면.36 is a fifth view for explaining the notch formation position;

도 37은 노치 형성 위치를 설명하기 위한 제 6 도면.37 is a sixth view for explaining the notch formation position;

도 38은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 공정도.38 is a flowchart showing the manufacturing method of the semiconductor device of one embodiment of the present invention;

도 39의 (a)는 슬릿이 형성된 기판 시트의 준비 처리를 설명하기 위한 평면도.39A is a plan view for explaining a preparation process of a substrate sheet on which a slit is formed.

도 39의 (b)는 슬릿이 형성된 기판 시트의 준비 처리를 설명하기 위한 단면도.FIG. 39B is a cross-sectional view illustrating a preparation process of a substrate sheet on which a slit is formed. FIG.

도 40의 (a)는 플립 칩(flip chip) 본딩 처리를 설명하기 위한 평면도.40A is a plan view for explaining a flip chip bonding process.

도 40의 (b)는 플립 칩 본딩 처리를 설명하기 위한 단면도.40B is a cross-sectional view for explaining a flip chip bonding process.

도 41의 (a)는 와이어 본딩 처리를 설명하기 위한 평면도.41A is a plan view for explaining a wire bonding process.

도 41의 (b)는 와이어 본딩 처리를 설명하기 위한 단면도.41B is a cross-sectional view for explaining a wire bonding process.

도 42의 (a)는 수지 밀봉 처리를 설명하기 위한 평면도.42A is a plan view for explaining a resin sealing process.

도 42의 (b)는 수지 밀봉 처리를 설명하기 위한 단면도.42B is a cross-sectional view for explaining a resin sealing process.

도 43은 다이싱(dicing) 처리를 설명하기 위한 평면도.43 is a plan view for explaining a dicing process;

도 44는 땜납 볼 부착 처리를 설명하기 위한 평면도.44 is a plan view for explaining a solder ball attachment process.

도면의 주요 부호에 대한 설명Description of the main symbols in the drawings

30A∼30K: 반도체 장치 32: 제 1 반도체 소자30A to 30K: semiconductor device 32: first semiconductor element

33: 제 2 반도체 소자 34: 제 3 반도체 소자33: second semiconductor element 34: third semiconductor element

37: 범프(bump) 38: 이면 설치 와이어37: bump 38: backside installation wire

39: 와이어 40, 40A∼40F: 지지 기판39: wire 40, 40A-40F: support substrate

41A: 외주(外周) 제 1 변 41B: 외주 제 2 변41A: Outer periphery first side 41B: Outer periphery second side

41C: 외주 제 3 변 41D: 외주 제 4 변41C: Third Outer Side 41D: Fourth Outer Side

42A∼42D: 패드 43A: 제 1 영역42A to 42D: pad 43A: first region

43B: 제 2 영역 43C: 제 3 영역43B: second region 43C: third region

43D: 제 4 영역 46A: 이면 측 본딩 패드43D: fourth region 46A: back side bonding pad

46B∼46D: 표면 측 본딩 패드 47: 본딩 패드46B to 46D: Surface side bonding pads 47: Bonding pads

48: 외부 접속용 전극 49A: 이면 측 배선48: electrode for external connection 49A: back side wiring

49B: 표면 측 배선 50, 50A∼56D: 슬릿(slit)49B: surface side wiring 50, 50A to 56D: slit

52: 외부 접속 단자 55: 밀봉 수지부52: external connection terminal 55: sealing resin portion

55A: 돌출부 56A: 솔더 레지스트(solder resist)55A: protrusion 56A: solder resist

57: 개구부 60, 60A∼60F: 노치(notch)57: opening 60, 60A to 60F: notch

61, 62: 댐(dam)61, 62: dam

68: 디커플링 콘덴서(decoupling condenser)68: decoupling condenser

69: 신호 배선 70: 전원 플레인69: signal wiring 70: power plane

71: 전원 패드 75: 기판 시트71: power pad 75: substrate sheet

다음으로, 본 발명의 바람직한 실시 형태에 대해서 도면과 함께 설명한다.Next, preferable embodiment of this invention is described with drawing.

본 발명의 제 1 실시예인 반도체 장치(30A)의 구성을 도 10 내지 도 17에 나타낸다. 이러한 반도체 장치(30A), 도 10 및 도 11에 나타낸 바와 같이, 제 1 반도체 소자(32), 제 2 반도체 소자(33), 지지 기판(40A), 밀봉 수지부(55), 및 외부 접속 단자(52) 등으로 구성된다.10 to 17 show the structure of the semiconductor device 30A as the first embodiment of the present invention. As shown in the semiconductor device 30A, FIGS. 10 and 11, the first semiconductor element 32, the second semiconductor element 33, the support substrate 40A, the sealing resin portion 55, and the external connection terminal 52 and the like.

제 1 반도체 소자(32)는 마이크로센서 등의 로직 칩(logic chip)이고, 또한 제 2 반도체 소자(33)는 플래시 메모리 등의 메모리 칩이다. 본 발명에서는 이러 한 도 10 및 도 11에 나타낸 바와 같이, 지지 기판(40A)의 한쪽 주면(主面)(상면(上面))에 탑재된 반도체 소자(32)의 전극 일부는, 상기 지지 기판(40A)에 설치된 슬릿(개구)(50)을 통하여, 상기 지지 기판(40A)의 다른 쪽 주면(하면(下面)) 측에 와이어(38)를 사용하여 도출되고, 이러한 다른 쪽 주면에서 배선 패턴(도시 생략)에 전기적으로 접속된다.The first semiconductor element 32 is a logic chip such as a microsensor, and the second semiconductor element 33 is a memory chip such as a flash memory. In the present invention, as shown in FIG. 10 and FIG. 11, a part of the electrodes of the semiconductor element 32 mounted on one main surface (upper surface) of the support substrate 40A is formed by the support substrate ( Through the slit (opening) 50 provided in 40A, it is derived using the wire 38 on the other main surface (lower surface) side of the said support substrate 40A, and the wiring pattern (on the other main surface) (Not shown).

즉, 상기 지지 기판(40A)의 중앙부로부터 기울어진 위치이고, 또한 상기 지지 기판의 가장자리부 근방에 탑재됨으로써, 상기 지지 기판(40A)의 상면에서는 배선 패턴에 대한 접속, 배선 패턴의 설치가 곤란한 반도체 소자의 전극 패드의 적어도 일부는 슬릿(50)을 통하여 상기 지지 기판(40A) 이면으로 와이어(38)를 사용하여 도출되고, 상기 지지 기판(40A) 이면이 배선 영역으로서 이용된다.That is, the semiconductor is inclined from the central portion of the support substrate 40A and is mounted near the edge of the support substrate, so that it is difficult to connect to the wiring pattern and install the wiring pattern on the upper surface of the support substrate 40A. At least a part of the electrode pad of the device is led out using the wire 38 through the slit 50 to the back surface of the support substrate 40A, and the back surface of the support substrate 40A is used as the wiring area.

이러한 구조를 실현하기 위해서, 본 실시예에서의 반도체 장치에서는, 도 12에 나타내는 반도체 소자(32) 표면의 4변 근방에 배열 설치되는 외부 접속용 전극 패드부에는 플립 칩 본딩용 돌기 전극과 와이어 본딩용 패드가 선택적으로 배열 설치된다. 즉, 본 실시예에서는, 그 반도체 소자(32)가 탑재되는 지지 기판(40A)의 배선 영역 중 가장 좁은 제 1 영역(43A)에 대응하는 변(41A)을 따라 배열 설치되는 패드(패드 열)(42A)로서, 와이어 본딩용 패드가 배열 설치된다.In order to realize such a structure, in the semiconductor device of the present embodiment, flip chip bonding protrusion electrodes and wire bonding are provided on the electrode pad portions for external connection arranged near four sides of the surface of the semiconductor element 32 shown in FIG. Dragon pads are installed in an optional arrangement. That is, in this embodiment, pads (pad rows) arranged along the side 41A corresponding to the narrowest first area 43A of the wiring area of the supporting substrate 40A on which the semiconductor element 32 is mounted. As 42A, pads for wire bonding are arranged in an array.

한편, 그 패드(42A) 이외의 패드(42B∼42D)(즉, 지지 기판의 배선 영역 중 제 1 영역(43A)보다도 넓은 제 2 내지 제 4 영역(43B∼43D)에 대응하는 변(41B∼41D)을 따라 배열 설치되는 패드(패드 열)42B∼42D)에는 예를 들어 땜납 볼로 이루어지는 돌기 전극(도시 생략)이 배열 설치된다.On the other hand, the sides 42B to 42D other than the pads 42A (that is, the sides 41B to corresponding to the second to fourth regions 43B to 43D that are wider than the first region 43A among the wiring regions of the supporting substrate). On the pads (pad row) 42B to 42D arranged along 41D), projection electrodes (not shown) made of, for example, solder balls are arranged.

즉, 제 1 반도체 소자(32)는 상기 지지 기판(40A)에 대하여, 플립 칩 본딩법에 의해 탑재·배치되는 외부 접속 전극 구조로 되고, 선택된 패드에 대해서는 와이어 본딩법에 의해 리드 접속이 가능하게 된다.That is, the first semiconductor element 32 has an external connection electrode structure which is mounted and arranged by the flip chip bonding method with respect to the supporting substrate 40A. The selected pads can be connected by the wire bonding method. do.

이러한 반도체 소자(32)가 탑재되는 지지 기판(40A)의 표면(44), 및 이면(45)에서의 배선 패턴, 패드의 배열 설치 구성을 도 14, 도 15에 나타낸다. 또한, 지지 기판(40A)은 글라스 에폭시 등의 절연 재료를 기재(基材)로 하여 판 형상으로 형성되고, 그 표리 양면에 구리(Cu) 등을 사용하여 배선 패턴, 전극 패드가 선택적으로 형성된다. 이러한 지지 기판(40A)은 인터포저(interposer)라고도 한다.14 and 15 show arrangement arrangements of wiring patterns and pads on the front surface 44 and back surface 45 of the support substrate 40A on which the semiconductor elements 32 are mounted. The support substrate 40A is formed in a plate shape using an insulating material such as glass epoxy as a base material, and wiring patterns and electrode pads are selectively formed on both front and back surfaces using copper (Cu) or the like. . This support substrate 40A is also called an interposer.

지지 기판(40A)의 표리 양면에 배열 설치된 배선 패턴 및/또는 전극 패드는 필요에 따라 판 형상 기판을 관통하는 상호 접속부(VIA)에 의해 전기적·기계적으로 접속된다. 상기 지지 기판(40A)의 한쪽 주면(표면)(44)에서는 도 14에 나타낸 바와 같이, 표면 측 본딩 패드(46B∼46D), 본딩 패드(47), 및 표면 측 배선(49B) 등이 배열 설치된다.Wiring patterns and / or electrode pads arranged on both front and back sides of the support substrate 40A are electrically and mechanically connected by an interconnection VIA penetrating through the plate-shaped substrate as necessary. On one main surface (surface) 44 of the supporting substrate 40A, as shown in Fig. 14, the surface side bonding pads 46B to 46D, the bonding pads 47, the surface side wiring 49B, and the like are arranged in an arrangement. do.

한편, 상기 지지 기판(40A)의 다른 쪽 주면(이면)(45)에서는 도 15에 나타낸 바와 같이, 이면 측 본딩 패드(46A), 외부 접속용 전극(48), 및 이면 측 배선(49A) 등이 배열 설치된다.On the other main surface (rear surface) 45 of the support substrate 40A, as shown in FIG. 15, the back side bonding pad 46A, the external connection electrode 48, the back side wiring 49A, and the like. This array is installed.

그리고, 본 실시예에서의 특징적인 구성으로서, 지지 기판(40A)의 상기 제 1 영역(43A) 대응 부분에 상기 지지 기판(40A)을 관통하는 슬릿(50)이 배열 설치된다. 즉, 이러한 슬릿(50)은 상기 제 1 반도체 소자(32)를 지지 기판(40A) 위의 소정 위치에 배치·탑재했을 때, 상기 반도체 소자(32)의 패드(42A)와 대응하는 위치 에 배열 설치된다.As a characteristic configuration in the present embodiment, slits 50 penetrating through the support substrate 40A are arranged in a portion corresponding to the first region 43A of the support substrate 40A. That is, the slits 50 are arranged at positions corresponding to the pads 42A of the semiconductor element 32 when the first semiconductor element 32 is disposed and mounted at a predetermined position on the support substrate 40A. Is installed.

상기 슬릿(50)의 치수·형상(폭 및 길이)은 이 슬릿(50)을 통하여 반도체 소자(32)의 패드(42A)와 지지 기판(40A)의 이면 측 본딩 패드(46A) 사이에 와이어(38)를 접속할 수 있는 치수·형상으로 한다.The dimension and shape (width and length) of the slit 50 are defined by a wire (B) between the pad 42A of the semiconductor element 32 and the back side bonding pad 46A of the support substrate 40A via the slit 50. 38) is to be of dimensions and shapes that can be connected.

지지 기판(40A)의 표면(44)에 있어서는, 본딩 패드(46B∼46D)에는 플립 칩 본딩되는 제 1 반도체 소자(32)의 패드(42B∼42D)가 돌기 전극(37)을 통하여 접속된다.On the surface 44 of the supporting substrate 40A, the pads 42B to 42D of the first semiconductor element 32 to be flip chip bonded to the bonding pads 46B to 46D are connected via the protruding electrode 37.

한편, 본딩 패드(47)에는 제 2 반도체 소자(33)의 본딩 패드와 접속하는 와이어(39)가 접속된다. 이러한 제 2 반도체 소자(33)는 메모리 칩이기 때문에, 그 외부 접속용 패드의 배치는 규격화되어 있는 것이 대부분이며, 일반적으로 상기 제 1 반도체 소자(32)와 비교하여 패드 수는 적다. 따라서 제 2 반도체 소자(33)는 지지 기판(40A)에 형성된 본딩 패드(47)에 와이어(39)에 의해 접속된다. 물론, 플립 칩 본딩법을 적용할 수도 있다.On the other hand, the wire 39 connected to the bonding pad of the second semiconductor element 33 is connected to the bonding pad 47. Since the second semiconductor element 33 is a memory chip, most of the arrangements of the external connection pads are standardized, and in general, the number of pads is smaller than that of the first semiconductor element 32. Therefore, the second semiconductor element 33 is connected to the bonding pad 47 formed on the support substrate 40A by the wire 39. Of course, flip chip bonding may also be applied.

이러한 본딩 패드(46B, 46D)에 일단이 접속된 표면 측 배선(49B)은, 타단(他端)이 기판(40A)을 관통하여 형성된 관통 구멍(51)에 접속되어 있다. 또한, 표면 측 본딩 패드(46C)에 일단부가 접속된 표면 측 배선(49B)은, 타단이 본딩 패드(47)에 접속된 구성으로 되어 있다. 또한, 도 16에 나타낸 바와 같이, 상기 표면(44) 위에는 솔더 레지스트층(56A)이 피복(被覆) 형성되어 배선(49B)의 보호가 이루어진다.The surface side wiring 49B whose one end is connected to these bonding pads 46B and 46D is connected to the through-hole 51 formed in the other end through the board | substrate 40A. The surface side wiring 49B having one end connected to the surface side bonding pad 46C has a configuration in which the other end is connected to the bonding pad 47. As shown in Fig. 16, the solder resist layer 56A is formed on the surface 44 to protect the wiring 49B.

한편, 지지 기판(40A)의 이면(45)에 있어서는, 도 16, 도 17에 나타낸 바와 같이, 본딩 패드(46A)에 대하여 일단이 상기 반도체 소자(32)의 전극 패드(42A)에 접속되고, 슬릿(50)을 통하여 도출된 와이어(38)의 타단이 접속된다. 또한, 외부 접속용 전극(48)에는 도 10, 도 16에 나타낸 바와 같이, 땜납 볼로 이루어지는 외부 접속 단자(52)이 배열 설치된다.On the other hand, on the back surface 45 of the supporting substrate 40A, one end is connected to the electrode pad 42A of the semiconductor element 32 with respect to the bonding pad 46A, as shown in FIGS. 16 and 17. The other end of the wire 38 derived through the slit 50 is connected. In addition, as shown in Figs. 10 and 16, the external connection electrode 48 is provided with an external connection terminal 52 made of solder balls.

이 외부 접속용 전극(48)의 일부는 지지 기판(40A)을 관통하여 형성된 관통 구멍(51)과 전기적으로 접속된다. 또한, 이 관통 구멍 접속이 되지 않은 외부 접속용 전극(48)은 이면 측 배선(49A)에 의해 이면 측 본딩 패드(46A)와 접속된다.A part of this external connection electrode 48 is electrically connected with the through-hole 51 formed through the support substrate 40A. Moreover, the external connection electrode 48 which is not connected to this through hole is connected with the back side bonding pad 46A by the back side wiring 49A.

또한, 지지 기판(40A)의 이면(45)의 표면에는 도 16, 도 17에 나타낸 바와 같이, 솔더 레지스트층(56B)이 피복 형성되어 배선(49A)의 보호가 이루어진다. 이러한 솔더 레지스트(56B)의 본딩 패드(46A)와 대향하는 위치에는 상기 본딩 패드(46A)를 표출하는 개구부(57)가 설치된다. 또한, 도 17에 나타낸 바와 같이, 지지 기판(40A)을 이면(45) 측에서 보았을 때, 제 1 반도체 소자(32)의 패드(42A)는 슬릿(50)을 통하여 엿볼 수 있다.Further, as shown in Figs. 16 and 17, the surface of the back surface 45 of the supporting substrate 40A is covered with a solder resist layer 56B to protect the wiring 49A. The opening 57 which exposes the bonding pad 46A is provided at a position facing the bonding pad 46A of the solder resist 56B. As shown in FIG. 17, when the support substrate 40A is viewed from the back surface 45 side, the pad 42A of the first semiconductor element 32 can be seen through the slit 50.

이와 같은 반도체 장치에서는, 상기 제 1 반도체 소자(32)는 선택적으로 슬릿(50)이 배열 설치된 지지 기판(40A)에 탑재·배열 설치되고, 상기 반도체 소자(32)가 선택된 전극 패드(42A)는 슬릿(50)을 통하여 상기 지지 기판(40A)의 이면(45)에 형성된 이면 측 본딩 패드(46A)에 와이어 본딩된다. 상기 이면 측 본딩 패드(46A)는 이면 측 배선(49A)에 의해 외부 접속용 전극(48)에 접속되지만, 지지 기판(40A)의 이면(45)에서 이면 측 배선(49A)은 외부 접속용 전극(48)의 형성 위치를 제외하여 형성할 수 있기 때문에, 이면 측 배선(49A)의 설치 자유도는 높다.In such a semiconductor device, the first semiconductor element 32 is mounted and arranged on the supporting substrate 40A, on which the slits 50 are selectively arranged, and the electrode pad 42A on which the semiconductor element 32 is selected is formed. The wire is bonded to the back side bonding pad 46A formed on the back surface 45 of the support substrate 40A through the slit 50. The backside bonding pad 46A is connected to the external connection electrode 48 by the backside wiring 49A, but the backside wiring 49A is the external connection electrode on the backside 45 of the support substrate 40A. Since it can form except the formation position of 48, the freedom degree of installation of the back side wiring 49A is high.

즉, 지지 기판(40A)의 이면(45)을 배선 설치 영역으로서 이용함으로써, 표면(44)에서의 배선 설치 영역의 자유도가 향상되고, 반도체 장치(30A)의 소형화·고밀도를 도모할 수 있는 동시에, 상기 반도체 장치(30A)의 고속화를 도모할 수 있다.That is, by using the back surface 45 of the support substrate 40A as the wiring installation region, the degree of freedom of the wiring installation region on the surface 44 is improved, and the miniaturization and high density of the semiconductor device 30A can be achieved. As a result, the semiconductor device 30A can be speeded up.

또한, 본 실시예에 의하면, 제 1 반도체 소자(32)는 지지 기판(40A)에 플립 칩 본딩되기 때문에, 와이어 본딩법을 대상으로 한 실장(實裝) 구조에 비하여 실장 면적을 작게 할 수 있고, 제 1 반도체 소자(32)와 지지 기판(40A)의 전기적 접합에 필요한 면적의 공간 절약화를 도모할 수 있다.In addition, according to the present embodiment, since the first semiconductor element 32 is flip chip bonded to the supporting substrate 40A, the mounting area can be reduced as compared with the mounting structure for the wire bonding method. The space required for the electrical bonding between the first semiconductor element 32 and the support substrate 40A can be reduced.

상술한 바와 같은 실장 구조에 의해 지지 기판(40A)에 탑재·배열 설치된 제 1 반도체 소자(32) 및 제 2 반도체 소자(33)는 도 16에 나타낸 바와 같이, 밀봉 수지부(55)에 의해 밀봉된다. 밀봉 수지부(55)는 예를 들어 에폭시계 수지를 사용한 트랜스퍼 몰드(transfer mold) 처리에 의해 형성할 수 있다.As shown in FIG. 16, the 1st semiconductor element 32 and the 2nd semiconductor element 33 mounted and arrange | positioned at the support substrate 40A by the mounting structure mentioned above are sealed by the sealing resin part 55. As shown in FIG. do. The sealing resin part 55 can be formed by the transfer mold process using an epoxy resin, for example.

이러한 수지 밀봉 시, 밀봉 수지는 슬릿(50)을 통하여 지지 기판(40A) 이면(45)으로도 진행하여, 와이어(38)부도 밀봉한다. 상기 와이어(38)는 밀봉 수지에 의해 보호된다. 이 때, 와이어(38)부를 덮는 밀봉 수지부 즉, 돌출부(55A)의, 이면(45)(기판(40A))으로부터의 높이 H2는 도 16에 나타낸 바와 같이, 외부 접속 단자(52) 이면(45)으로부터의 높이 H1에 비하여 낮게 설정한다.At the time of such resin sealing, the sealing resin also proceeds to the back surface 45 of the supporting substrate 40A via the slit 50, and also seals the wire 38 portion. The wire 38 is protected by a sealing resin. At this time, the height H2 from the rear surface 45 (substrate 40A) of the sealing resin portion that covers the wire 38 portion, that is, the protrusion 55A, is the rear surface of the external connection terminal 52 (as shown in FIG. 16). It is set lower than the height H1 from 45).

이러한 구성에 의해, 반도체 장치(30A)를, 외부 접속 단자(52)를 사용하여, 전자 기기에 탑재되는 실장 기판(도시 생략)에 실장할 때, 돌출부(55A)가 실장의 장해가 되는 것을 방지할 수 있다. 돌출부(55A)의 높이 H2는 외부 접속 단자(52) 의 높이 H1의 1/2 이하로 하는 것이 바람직하다(H2≤H1/2).By such a structure, when mounting the semiconductor device 30A on the mounting board (not shown) mounted in an electronic device using the external connection terminal 52, the protrusion part 55A is prevented from becoming an obstacle of mounting. can do. It is preferable that the height H2 of the projection part 55A is 1/2 or less of the height H1 of the external connection terminal 52 (H2 <= H1 / 2).

다음으로, 본 발명의 제 2 실시예에 대해서 설명한다.Next, a second embodiment of the present invention will be described.

도 18은 본 발명의 제 2 실시예인 반도체 장치(30B)를 나타낸다. 또한, 이하 설명하는 각 실시예에서, 상기 제 1 실시예에 따른 반도체 장치(30A)의 구성과 동일 구성 부위에 대해서는 동일한 부호를 첨부하고 그 설명을 생략한다.18 shows a semiconductor device 30B which is a second embodiment of the present invention. In addition, in each embodiment described below, the same code | symbol is attached | subjected about the same component part as the structure of the semiconductor device 30A which concerns on said 1st embodiment, and the description is abbreviate | omitted.

본 제 2 실시예에서는, 하나의 지지 기판(40B) 위에 3개의 반도체 소자(32∼34)가 탑재·배열 설치된 구성을 대상으로 하고 있다. 이러한 구조에 있어서, 제 1 반도체 소자(32) 및 제 3 반도체 소자(34)는 다수의 외부 접속용 패드를 구비한 로직 칩이고, 제 2 반도체 소자(33)는 비교적 소수의 외부 접속용 패드를 구비한 메모리 칩이다.In the second embodiment, a configuration is provided in which three semiconductor elements 32 to 34 are mounted and arranged on one support substrate 40B. In this structure, the first semiconductor element 32 and the third semiconductor element 34 are logic chips having a plurality of external connection pads, and the second semiconductor element 33 uses relatively few external connection pads. It is a memory chip provided.

제 1 반도체 소자(32)는 도면 중 우측으로 기울어져 배열 설치되어 있고, 또한 제 3 반도체 소자(34)는 도면 중 좌측으로 기울어져 배열 설치되어 있다. 한편, 제 2 반도체 소자(33)는 이 한 쌍의 반도체 소자(32, 34) 사이에 배열 설치된 구성으로 되어 있다. 본 실시예에서는, 제 2 반도체 소자(33)는 지지 기판(40B)에 플립 칩 본딩되어 있다. 또한, 지지 기판(40A)의 좌우 위치에는 각각 슬릿(50A, 50B)이 형성되어 있으며, 제 1 반도체 소자(32)에서는 슬릿(50A)을 통하여 와이어(38)가 지지 기판(40B) 이면에 도출되고, 한편 제 3 반도체 소자(34)에서는 슬릿(50B)을 통하여 와이어(38)가 지지 기판(40B) 이면에 도출되어 있다.The 1st semiconductor element 32 is arrange | positioned inclined to the right side in the figure, and the 3rd semiconductor element 34 is arrange | positioned inclined to the left side in the figure. On the other hand, the second semiconductor element 33 is configured to be arranged between the pair of semiconductor elements 32 and 34. In the present embodiment, the second semiconductor element 33 is flip chip bonded to the support substrate 40B. In addition, slits 50A and 50B are formed at the left and right positions of the support substrate 40A, respectively, and in the first semiconductor element 32, the wire 38 is led to the back surface of the support substrate 40B through the slit 50A. On the other hand, in the third semiconductor element 34, the wire 38 is led to the back surface of the supporting substrate 40B through the slit 50B.

이와 같이, 하나의 지지 기판 위에 다수의 패드를 갖는 2개의 반도체 소자(32, 34)가 탑재되는 경우, 지지 기판(40A) 표면에서의 배선 설치의 자유도는 상기 제 1 실시예에 비하여 더 낮아진다. 그러나, 본 실시예에서는, 반도체 소자(32, 34)에서의 패드(42A∼42D) 중 지지 기판(40B) 단부에서의 좁은 배선 설치 영역과 대응하는 패드는 상기 지지 기판(40B)에 설치된 슬릿(50A, 50B)을 통하여, 와이어(38)를 사용하여 지지 기판(40B) 이면에 도출한다.As described above, when two semiconductor elements 32 and 34 having a plurality of pads are mounted on one support substrate, the degree of freedom of wiring installation on the surface of the support substrate 40A is lower than in the first embodiment. However, in the present embodiment, among the pads 42A to 42D in the semiconductor elements 32 and 34, the pad corresponding to the narrow wiring installation region at the end of the support substrate 40B has a slit ( Through 50A and 50B, the wire 38 is used to guide the back surface of the supporting substrate 40B.

이러한 구성에 의해, 하나의 지지 기판 위에 복수의 반도체 소자, 또는 다수의 외부 접속용 패드를 구비하는 반도체 장치를 탑재·배열 설치하는 경우에도 반도체 장치(30B)의 소형화·고밀도화에 대응할 수 있다.With such a configuration, even when mounting and arranging a semiconductor device having a plurality of semiconductor elements or a plurality of external connection pads on one support substrate, the semiconductor device 30B can be miniaturized and high in density.

본 발명의 제 3 실시예인 반도체 장치(30C)를 도 19에 나타낸다.19 shows a semiconductor device 30C which is a third embodiment of the present invention.

본 실시예에 따른 반도체 장치(30C)에서는, 지지 기판(40C)의 가장자리부에 도 32에 나타낸 바와 같이, 선택적으로 노치(60)를 형성하고, 이 노치(60)를 통하여 와이어(38)를 지지 기판(40C) 이면에 도출한다. 즉, 이러한 노치(60)는 상기 제 1 실시예에서의 슬롯(50)을 대신하는 것이다.In the semiconductor device 30C according to the present embodiment, as shown in FIG. 32 at the edge of the support substrate 40C, a notch 60 is selectively formed, and the wire 38 is connected through the notch 60. It draws out on the back surface of 40 C of support substrates. In other words, this notch 60 replaces the slot 50 in the first embodiment.

이러한 구성에 있어서도, 반도체 소자(32)를 지지 기판(40C)의 외주(外周) 가장자리부 근방 위치까지, 또는 가장자리부보다도 외측으로 연장 돌출된 상태로 배치할 수 있어, 반도체 장치(30C)의 소형화를 더욱 도모할 수 있다.Also in such a structure, the semiconductor element 32 can be arrange | positioned to the position of the outer periphery of the support substrate 40C, or in the state which protrudes outward from the edge part, and the semiconductor device 30C can be miniaturized Can be further promoted.

본 발명의 제 4 실시예인 반도체 장치(30D)를 도 20에 나타낸다.20 shows a semiconductor device 30D which is a fourth embodiment of the present invention.

본 실시예에 따른 반도체 장치(30D)에서는, 상기 제 2 실시예에 나타낸 반도체 장치(30B)에서의 슬릿(50A, 50B) 대신에 지지 기판(40D)의 양쪽 단부에 노치(60A, 60B)를 배열 설치하였다. 상기 반도체 장치(30D)도 제 2 실시예에 따른 반도체 장치(30B)에 비하여 소형화를 도모할 수 있다.In the semiconductor device 30D according to the present embodiment, notches 60A and 60B are provided at both ends of the support substrate 40D instead of the slits 50A and 50B in the semiconductor device 30B shown in the second embodiment. The array was installed. The semiconductor device 30D can also be downsized as compared with the semiconductor device 30B according to the second embodiment.

본 발명의 제 5 및 제 6 실시예인 반도체 장치(30E, 30F)를 도 21 및 도 22에 나타낸다.21 and 22 show semiconductor devices 30E and 30F which are the fifth and sixth embodiments of the present invention.

본 실시예에 따른 반도체 장치(30E, 30F)에서는, 상기 슬릿(50) 근방 위치에 밀봉 수지의 유동을 저지하는 댐(61, 62)을 배열 설치하는 것을 특징으로 한다.In the semiconductor devices 30E and 30F according to the present embodiment, the dams 61 and 62 which block the flow of the sealing resin are arranged in the vicinity of the slit 50.

상기 댐(61, 62)은 솔더 레지스트(56B)와 동일한 재질이며, 솔더 레지스트(56B)의 형성 시에 일괄적으로 형성된다. 따라서, 댐(61, 62)을 형성함에 있어서, 제조 공정이 복잡화하지 않는다.The dams 61 and 62 are made of the same material as the solder resist 56B and are collectively formed at the time of forming the solder resist 56B. Therefore, in forming the dams 61 and 62, the manufacturing process is not complicated.

도 21에 나타내는 반도체 장치(30E)에서는, 댐(61)을 지지 기판(40A)에 있어서 슬릿(50)과 외부 접속 단자(52) 형성 위치 사이에 배열 설치하고 있다. 이러한 구성으로 함으로써, 밀봉 수지부(55)의 형성 시, 슬릿(50)을 통하여 지지 기판(40A) 이면 측으로 진행한 밀봉 수지는 댐(61)에 의해 그 흐름이 저지된다. 이것에 의해, 외부 접속 단자(52) 형성 위치(즉, 외부 접속용 전극(48))에 밀봉 수지가 도달하는 것을 방지할 수 있고, 외부 접속 단자(52)를 외부 접속용 전극(48)에 확실히 형성할 수 있다.In the semiconductor device 30E shown in FIG. 21, the dam 61 is arranged between the slit 50 and the external connection terminal 52 formation position in the support substrate 40A. By setting it as such a structure, the flow of the sealing resin which progressed to the back surface side of 40 A of support substrates through the slit 50 at the time of formation of the sealing resin part 55 is prevented by the dam 61. As a result, the sealing resin can be prevented from reaching the external connection terminal 52 forming position (that is, the external connection electrode 48), and the external connection terminal 52 is connected to the external connection electrode 48. It can form surely.

한편, 도 22에 나타내는 반도체 장치(30F)에서는, 댐(61)에 추가하여, 슬릿(50)의 외측 위치에도 댐(62)을 형성하고 있다. 이러한 구성에 의해, 밀봉 수지가 지지 기판(40A)의 외주 측으로 유출되어 부착하는 것을 방지할 수 있다.On the other hand, in the semiconductor device 30F shown in FIG. 22, in addition to the dam 61, the dam 62 is also formed at a position outside the slit 50. By such a structure, sealing resin can be prevented from flowing out and adhering to the outer peripheral side of 40 A of support substrates.

본 발명의 제 7 내지 제 9 실시예인 반도체 장치(30G∼30I)를 도 23 내지 도 25에 나타낸다.23 to 25 show semiconductor devices 30G to 30I which are the seventh to ninth embodiments of the present invention.

각 실시예에 따른 반도체 장치(30G∼30I)는 복수의 반도체 소자를 적층(스 택; stack)한 것을 특징으로 한다.The semiconductor devices 30G to 30I according to each embodiment are characterized by stacking a plurality of semiconductor elements.

도 23에 나타내는 제 7 실시예에 따른 반도체 장치(30G)는, 상기 도면 10에 나타내는 제 1 실시예에 따른 반도체 장치(30A)에 있어서 제 1 반도체 소자(32) 위에 반도체 소자(35)를 탑재 배치하고, 또한 제 2 반도체 소자(33)에 반도체 소자(36)를 탑재 배치한 구성이다.In the semiconductor device 30G according to the seventh embodiment shown in FIG. 23, the semiconductor device 35 is mounted on the first semiconductor element 32 in the semiconductor device 30A according to the first embodiment shown in FIG. 10. It arrange | positions and also arrange | positions and arrange | positions the semiconductor element 36 on the 2nd semiconductor element 33. As shown in FIG.

반도체 소자(35, 36)는 모두 와이어(39)를 사용하여, 지지 기판(40A) 위의 패드에 전기적으로 접속된다.Both the semiconductor elements 35 and 36 are electrically connected to the pad on the support substrate 40A using the wire 39.

또한, 도 24에 나타내는 제 8 실시예에 따른 반도체 장치(30H)는, 상기 도 23에 나타내는 실시예에 따른 반도체 장치(30G)에 있어서 제 2 반도체 소자(33)를 범프(59)를 구비한 구조로 하고, 지지 기판(40A)에 플립 칩 본딩한 구성을 갖는다.In addition, in the semiconductor device 30H according to the eighth embodiment shown in FIG. 24, the semiconductor device 30G according to the embodiment shown in FIG. 23 includes the bumps 59 in the second semiconductor element 33. It has a structure and flip-bond bonding to 40 A of support substrates.

또한, 도 25에 나타내는 제 9 실시예에 따른 반도체 장치(30I)는 제 2 반도체 소자(33)를 지지 기판(40A)에 와이어(39)를 사용하여 접속하는 동시에, 이 제 2 반도체 소자(33) 위에 반도체 소자(36)를 플립 칩 본딩하고 있다. 그리고, 이 제 2 반도체 소자(33)와 반도체 소자(36) 사이에 디커플링 콘덴서(decoupling condenser)(68)를 형성하고 있다.The semiconductor device 30I according to the ninth embodiment shown in FIG. 25 connects the second semiconductor element 33 to the support substrate 40A by using the wire 39, and at the same time, the second semiconductor element 33. The semiconductor element 36 is flip-chip bonded on the top layer). A decoupling condenser 68 is formed between the second semiconductor element 33 and the semiconductor element 36.

디커플링 콘덴서(68)는 반도체 소자(36) 이면에 형성된 접지용 금속층(65)과, 제 2 반도체 소자(33)의 상면에 형성된 전원용 금속층(67)과, 접지용 금속층(65)과 전원용 금속층(67) 사이에 개재된 유전체층(66)에 의해 구성되어 있다. 이와 같이, 제 2 반도체 소자(33)와 반도체 소자(36) 사이에 디커플링 콘덴서(68)를 배열 설치함으로써, 고주파 신호를 취급하는 경우에 전기적 특성의 향상을 도모할 수 있다.The decoupling capacitor 68 includes a grounding metal layer 65 formed on the back surface of the semiconductor element 36, a power supply metal layer 67 formed on the top surface of the second semiconductor element 33, a grounding metal layer 65, and a power supply metal layer ( It consists of the dielectric layer 66 interposed between 67). As described above, by arranging the decoupling capacitor 68 between the second semiconductor element 33 and the semiconductor element 36, it is possible to improve the electrical characteristics when handling a high frequency signal.

상기 반도체 장치(30G∼30I)에서는, 모두 반도체 소자(32∼36)를 적층 구조로 함으로써 고기능화를 도모할 수 있는 한편, 배선 수도 증대된다.In the semiconductor devices 30G to 30I, all of the semiconductor devices 32 to 36 have a stacked structure, whereby high functionality can be achieved, and the number of wirings is increased.

그러나, 본 발명에 따라, 반도체 소자의 패드의 일부를 상기 지지 기판(40A)에 설치된 슬릿(50)을 통하여 그 이면에 도출하고, 상기 지지 기판(40A) 이면을 배선 영역으로서 적용함으로써, 이러한 배선 증대에 대응할 수 있다.However, according to the present invention, a part of the pad of the semiconductor element is led out to the rear surface through the slit 50 provided in the support substrate 40A, and the back surface of the support substrate 40A is applied as a wiring area, thereby making such wiring. Can cope with increase.

상기 슬릿(50)을 노치로 변경하는 것은 필요에 따라 선택 가능하다.Changing the slit 50 to a notch can be selected as necessary.

본 발명의 제 10 실시예인 반도체 장치(30J)를 도 26 내지 도 28에 나타낸다.26 to 28 show a semiconductor device 30J of the tenth embodiment of the present invention.

상기 각 실시예에서의 반도체 장치(30A∼30I)에서는, 지지 기판 위에 형성되는 배선 설치 영역 중 좁은 면적의 배선 설치 영역에서의 지지 기판의 단부 근방에 슬릿(50)을, 또는 상기 단부에 노치(60)를 배열 설치하고, 이러한 슬릿 또는 노치를 통하여, 대응하는 반도체 소자의 패드를 와이어(38)를 사용하여 지지 기판 이면에 도출하고 있다. 이러한 구성에 의해, 반도체 장치(30A∼30I)의 소형화·고밀도화를 가능하게 하고 있다.In the semiconductor devices 30A to 30I in each of the above embodiments, the slit 50 is formed near the end of the support substrate in the wiring installation region of a narrow area among the wiring installation regions formed on the support substrate, or the notch ( 60) are arranged in such a manner that the pads of the corresponding semiconductor elements are drawn out on the back side of the supporting substrate using the wires 38 through these slits or notches. Such a structure enables miniaturization and high density of the semiconductor devices 30A to 30I.

본 제 10 실시예에 따른 반도체 장치(30J)에서는 지지 기판(40E) 위에 플립 칩 실장된 반도체 소자(32)의 복수 개의 외부 접속용 패드 중 상기 패드 위치에 상관없이, 선택된 패드가 상기 지지 기판(40E)에 배열 설치된 슬릿을 통하여 와이어(38)에 의해 상기 지지 기판(40E) 이면(45)에 도출된다.In the semiconductor device 30J according to the tenth embodiment, the selected pad is selected from the plurality of external connection pads of the semiconductor element 32 flip-mounted on the support substrate 40E, regardless of the pad position. It is led to the back surface 45 of the support substrate 40E by the wire 38 through the slits arranged in the 40E.

상기 지지 기판(40E) 이면(45)에는 전원 도체층(또는 접지 도체층)(70)이 선 택적으로 배열 설치되고, 상기 와이어(38)는 상기 전원 도체층(또는 접지 도체층)(70)에 접속된다.A power conductor layer (or ground conductor layer) 70 is selectively arranged on the back surface 45 of the support substrate 40E, and the wire 38 is the power conductor layer (or ground conductor layer) 70. Is connected to.

즉, 도 26에 나타낸 바와 같이, 본 실시예에서는 슬릿(50C)은 제 1 반도체 소자(32)에서의 전원 패드(71) 형성 위치에 대응하여 설치된다. 그리고, 이 전원 패드(71)는 와이어(38)에 의해 지지 기판(40E) 이면(45)에 형성된 전원 도체층(70)에 접속된다. 상기 전원 도체층(70)은 지지 기판(40E)의, 제 1 반도체 소자(32)의 탑재·배열 설치 위치에 대응하는 이면에 배열 설치되고, 비교적 큰 면적을 갖는다.That is, as shown in FIG. 26, in the present embodiment, the slit 50C is provided corresponding to the position where the power pad 71 is formed in the first semiconductor element 32. And this power supply pad 71 is connected to the power supply conductor layer 70 formed in the back surface 45 of the support substrate 40E by the wire 38. As shown in FIG. The said power supply conductor layer 70 is arrange | positioned at the back surface corresponding to the mounting / array mounting position of the 1st semiconductor element 32 of the support substrate 40E, and has a comparatively large area.

이와 같은 구성으로 함으로써, 지지 기판(40E) 표면(44)에 형성된 신호 배선(69)과, 지지 기판(40E) 이면(45)에 형성된 전원 도체층(70)은 마이크로스트립 라인(microstrip line)을 구성한다. 이것에 의해, 신호 배선(69)에 고주파수 신호가 흐른 경우에도 노이즈가 발생하지 않고, 반도체 장치(30J)의 전기적 특성을 유지할 수 있다.With such a configuration, the signal wiring 69 formed on the surface 44 of the support substrate 40E and the power conductor layer 70 formed on the back surface 45 of the support substrate 40E form a microstrip line. Configure. As a result, even when a high frequency signal flows through the signal wiring 69, noise does not occur, and electrical characteristics of the semiconductor device 30J can be maintained.

또한, 본 실시예에서는 지지 기판(40E) 이면(45)에 형성되는 도체층을 전원 도체층으로 하였지만, 접지 도체층으로서 사용할 수도 있다. 이 경우에는 제 1 반도체 소자(32)의 접지 패드를 와이어(38)에 의해 상기 접지 도체층으로 접속하게 된다.In addition, in the present embodiment, the conductor layer formed on the back surface 45 of the support substrate 40E is a power source conductor layer, but it can also be used as a ground conductor layer. In this case, the ground pad of the first semiconductor element 32 is connected to the ground conductor layer by the wire 38.

도 27은 도 26에서의 X2-X2 단면을 나타내고, 지지 기판(40E)에서의 전원 도체층(70) 배열 설치부를 확대하여 나타낸다. 도 28은 도 27의 B로 둘러싸는 부분을 확대하여 나타낸다.FIG. 27 is a cross-sectional view taken along the line X2-X2 in FIG. 26, and shows an enlarged view of the arrangement of the power conductor layer 70 in the support substrate 40E. 28 is an enlarged view of a portion enclosed by B of FIG. 27.

이들 도면에 나타낸 바와 같이, 지지 기판(40E)은 기판 코어(53) 표면(44)에 신호 배선(69)이 형성되어 있고, 기판 코어(53) 이면(45)에 전원 도체층(70)이 형성된다. 신호 배선(69)은 솔더 레지스트(56A)에 의해 피복되고, 전원 도체층(70)은 솔더 레지스트(56B)에 의해 피복되어 있다.As shown in these figures, in the support substrate 40E, the signal wiring 69 is formed on the surface 44 of the substrate core 53, and the power conductor layer 70 is formed on the back surface 45 of the substrate core 53. Is formed. The signal wiring 69 is covered by the solder resist 56A, and the power conductor layer 70 is covered by the solder resist 56B.

도 29 내지 도 37에 지지 기판에서의 슬릿(50) 또는 노치(60)의 형성 위치 및 형상의 변형예를 나타낸다. 또한, 각 도면에는 슬릿 또는 노치의 각 형태에 따른 반도체 소자의 패드(42) 위치도 함께 나타낸다.29 to 37 show modifications of the formation position and shape of the slit 50 or the notch 60 in the support substrate. In addition, each figure also shows the position of the pad 42 of the semiconductor element according to each form of the slit or notch.

도 29에 나타내는 예는 직선 형상의 슬릿(50)을 지지 기판(40)의 일측(一側) 가장자리를 따라 형성한 예이다.The example shown in FIG. 29 is an example in which the linear slit 50 was formed along one side edge of the support substrate 40.

도 30에 나타내는 예는 지지 기판(40)의 코너(corner)부에 L자 형상의 슬릿(50D)을 형성한 예이다. 이러한 구성은 반도체 소자(32)의 외주 4변(41A∼41D) 중 2변이 슬릿(50D)과 대향하여 채용된다. 이와 같이, 슬릿 또는 노치는 반도체 소자(32)의 외주 4변(41A∼41D) 중 1변에만 대응하도록 형성하는 것이 아니라, 필요하게 되는 하나 또는 복수 변에 대응하여 형성한다.The example shown in FIG. 30 is an example in which the L-shaped slit 50D was formed in the corner part of the support substrate 40. In such a configuration, two sides of the outer four sides 41A to 41D of the semiconductor element 32 are employed to face the slit 50D. In this way, the slit or notch is not formed to correspond to only one side of the four outer peripheries 41A to 41D of the semiconductor element 32, but is formed to correspond to one or more sides required.

대응하여 슬릿 또는 노치를 형성하는 반도체 소자(32)의 변의 선택은 상기 반도체 소자(32)가 탑재되는 지지 기판에 있어서, 상기 반도체 소자 주위에서의 4개의 배선 설치 영역(43A∼43D) 중 가장 면적이 큰 배선 설치 영역에 대응하는 변을 제외하고, 다른 3개의 배선 설치 영역에 대응하는 3변 중에서 1변 또는 2변을 선정한다. 이 때, 배선 설치 영역이 가장 작은 영역에 대응하는 반도체 소자(32)의 변을 우선하고, 다음으로 면적이 작은 배선 설치 영역에 대응하는 변을 선택한 다.The selection of the side of the semiconductor element 32 correspondingly forming a slit or notch is the most area of the four wiring installation regions 43A to 43D around the semiconductor element in the supporting substrate on which the semiconductor element 32 is mounted. Except for the side corresponding to the large wiring installation region, one side or two sides are selected from three sides corresponding to the other three wiring installation regions. At this time, the side of the semiconductor element 32 corresponding to the area with the smallest wiring area is given priority, and the side corresponding to the small area with wiring area is selected next.

도 31에 나타내는 예는 도 29에 나타낸 예와 도 30에 나타낸 예를 조합시킨 구성이다. 도 32 내지 도 34에 나타내는 예는 슬릿(50) 대신에 노치(60)를 형성한 예이다. 도 32에 나타내는 예는 지지 기판(40)의 선택된 1변의 가장자리부에 'コ'자 형상으로 잘라낸 노치(60)를 형성한 예이다. 도 33에 나타내는 예는 지지 기판(40)의 코너부에 L자 형상의 노치(60C)를 형성한 예이다. 도 34에 나타내는 예는 도 32에 나타낸 예와 도 33에 나타낸 예를 조합시킨 구성이다.The example shown in FIG. 31 is the structure which combined the example shown in FIG. 29, and the example shown in FIG. 32 to 34 show an example in which the notch 60 is formed instead of the slit 50. The example shown in FIG. 32 is the example which formed the notch 60 cut out in the "co" shape at the edge part of the selected one side of the support substrate 40. As shown in FIG. The example shown in FIG. 33 is an example in which the L-shaped notch 60C was formed in the corner part of the support substrate 40. The example shown in FIG. 34 has the structure which combined the example shown in FIG. 32, and the example shown in FIG.

도 35 내지 도 37에 나타내는 예는 'コ'자 형상의 노치(60) 대신에, 지지 기판(40)의 일측 가장자리 전체에 걸쳐 노치(60D, 60E)를 형성한 예이다. 도 35에 나타내는 예는 지지 기판(40)의 도면 중 우측 가장자리 전체에 걸쳐 노치(60D)를 형성한 예이다. 도 36에 나타내는 예는 도 35에 나타낸 노치(60D)에 추가하여, 지지 기판(40)의 도면 중 하부 가장자리 전체에 걸쳐 노치(60E)를 형성한 예이다. 또한, 도 37에 나타내는 예는 도 36에 나타낸 노치(60D, 60E)에 추가하여, 지지 기판(40)의 도면 중 좌측 가장자리 전체에 걸쳐 노치(60F)를 형성한 예이다.The example shown in FIGS. 35-37 is the example which formed notch 60D, 60E over the whole edge of one side of the support substrate 40 instead of the notch-shaped notch 60. As shown in FIG. The example shown in FIG. 35 is an example in which the notch 60D was formed over the whole right edge of the figure of the support substrate 40. In addition to the notch 60D shown in FIG. 35, the example shown in FIG. 36 is an example in which the notch 60E was formed in the whole lower edge in the figure of the support substrate 40. As shown in FIG. In addition to the notches 60D and 60E shown in FIG. 36, the example shown in FIG. 37 is an example in which the notch 60F is formed over the entire left edge of the drawing of the support substrate 40.

또한, 슬릿 및 노치 형성 위치는 도 29 내지 도 37에 나타낸 구성에 한정되는 것이 아니라, 반도체 소자의 패드 수, 지지 기판 위에서의 반도체 소자의 배열 설치 위치, 외부 접속용 전극의 배열 설치 위치 등에 의해, 필요에 따라 보다 소형화 및 고밀도화에 적합한 형태를 선택할 수 있다.In addition, the slit and notch forming position is not limited to the structure shown in FIGS. 29-37, but is dependent on the pad number of a semiconductor element, the arrangement position of a semiconductor element on a support substrate, the arrangement position of an electrode for external connection, etc., If necessary, a form suitable for further miniaturization and high density can be selected.

이어서, 본 발명의 일 실시예인 반도체 장치의 제조 방법에 대해서 설명한다. 또한, 이하의 설명에서는, 도 44에 나타내는 반도체 장치(30K)를 제조하는 방 법에 대해서 설명한다. 상기 도면에 나타낸 반도체 장치(30K)는 지지 기판(40C)에 제 1 반도체 소자(32) 및 제 2 반도체 소자(33)가 탑재·배열 설치되어 있다.Next, the manufacturing method of the semiconductor device which is one Embodiment of this invention is demonstrated. In addition, in the following description, the method of manufacturing the semiconductor device 30K shown in FIG. 44 is demonstrated. In the semiconductor device 30K shown in the drawing, the first semiconductor element 32 and the second semiconductor element 33 are mounted and arranged on the support substrate 40C.

이러한 구조에서, 제 1 반도체 소자(32)가 갖는 패드 중 지지 기판(40C)의 비교적 넓은 배선 설치 영역에 대응하는 위치에 형성된 패드는 범프(37)에 의해 지지 기판(40C)에 플립 칩 본딩되어 있다.In this structure, the pad formed at the position corresponding to the relatively wide wiring installation area of the support substrate 40C among the pads of the first semiconductor element 32 is flip chip bonded to the support substrate 40C by the bumps 37. have.

이에 대하여, 지지 기판(40C)의 좁은 배선 설치 영역에 대응하는 위치에 형성된 패드는 와이어(38)에 의해, 노치(60)를 통하여 지지 기판(40C) 이면에 도출되고, 이면 측 본딩 패드(46A)에 접속(와이어 본딩)되어 있다. 또한, 제 2 반도체 소자(33)는 지지 기판(40C)에 플립 칩 본딩되어 있다. 또한, 제 1 및 제 2 반도체 소자(32, 33)는 밀봉 수지부(55)에 의해 밀봉되어 있다.On the other hand, the pad formed in the position corresponding to the narrow wiring installation area of the support substrate 40C is led by the wire 38 to the back surface of the support substrate 40C via the notch 60, and back side bonding pad 46A. Is connected (wire bonding). In addition, the second semiconductor element 33 is flip chip bonded to the support substrate 40C. In addition, the 1st and 2nd semiconductor elements 32 and 33 are sealed by the sealing resin part 55. As shown in FIG.

이러한 구성으로 된 반도체 장치(30K)는 도 38에 나타낸 스텝 10∼60(도면 중 스텝을 S라고 약칭)의 공정을 거침으로써 제조된다. 이하, 각 스텝에서 실시되는 처리에 대해서 도 39 내지 도 44를 참조하여 설명한다. 또한, 도 39 및 도 40에서, 도면 번호에 A를 부기한 도면은 평면도이고, 도면 번호에 B를 부기한 도면은 측단면도이다. 또한, 도 41 및 도 42에서, 도면 번호에 A를 부기한 도면은 저면도이고, 도면 번호에 B를 부기한 도면은 측단면도이다.The semiconductor device 30K having such a configuration is manufactured by going through the steps 10 to 60 (abbreviated step in the drawing as S) shown in FIG. 38. Hereinafter, the process performed in each step is demonstrated with reference to FIGS. 39-44. 39 and 40, a diagram in which A is denoted by reference numeral is a plan view, and a diagram in which B is denoted by reference numeral is a side cross-sectional view. In addition, in FIG. 41 and FIG. 42, the figure which added A to the reference number is a bottom view, and the figure which added B to the reference number is a side sectional view.

우선 도 39의 (a) 및 도 39의 (b)에 나타낸, 슬릿(50)이 형성된 지지 기판 시트(75)를 준비한다(스텝 10). 본 실시예에서는 1매의 지지 기판 시트(75)로부터 복수 개의 반도체 장치(30K)를 동시 형성하는, 소위 다수개 형성을 행하기 때문에, 상기 지지 기판 시트(75)에는 복수의 반도체 장치(30K) 형성 영역이 형성되어 있다 (도면에서는 3개분(分)의 영역이 나타나 있다).First, the support substrate sheet 75 in which the slit 50 was formed shown in FIG. 39 (a) and FIG. 39 (b) is prepared (step 10). In the present embodiment, since a plurality of so-called formations are performed in which a plurality of semiconductor devices 30K are simultaneously formed from one support substrate sheet 75, the support substrate sheet 75 has a plurality of semiconductor devices 30K. Formation area | region is formed (three areas are shown by drawing).

상기 지지 기판 시트(75)는 다층 배선 기술에 의해, 외부 접속용 전극(48),표면 측 본딩 패드, 이면 측 본딩 패드, 표면 측 배선, 이면 측 배선, 본딩 패드, 관통 구멍을 갖고 형성된다. 슬릿(50)도 프레스 가공에 의해 미리 상기 지지 기판 시트(75)에 형성되어 있다. 이 때, 또한 지지 기판 시트(75)의 위치 결정을 행하기 위한 위치 결정 구멍(76)도 형성된다.The supporting substrate sheet 75 is formed with an external connection electrode 48, a surface side bonding pad, a back side bonding pad, a surface side wiring, a back side wiring, a bonding pad, and a through hole by a multilayer wiring technique. The slit 50 is also previously formed in the said support substrate sheet 75 by press work. At this time, a positioning hole 76 for positioning the supporting substrate sheet 75 is also formed.

이어서, 상기 지지 기판 시트(75) 위에 제 1 반도체 소자(32) 및 제 2 반도체 소자(33)를 플립 칩 본딩한다(스텝 20). 도 40의 (a) 및 도 40의 (b)는 지지 기판 시트(75) 위에 반도체 소자(32, 33)가 플립 칩 본딩된 상태를 나타낸다.Subsequently, the first semiconductor element 32 and the second semiconductor element 33 are flip chip bonded onto the support substrate sheet 75 (step 20). 40A and 40B show a state in which the semiconductor elements 32 and 33 are flip chip bonded on the support substrate sheet 75.

이 상태에서, 제 1 반도체 소자(32)의 비교적 넓은 배선 설치 영역에 대향하는 위치에 형성된 패드는, 범프(37)에 의해 지지 기판 시트 위의 패드에 플립 칩 본딩된다. 이에 대하여, 좁은 배선 설치 영역에 대향하는 위치에 형성된 패드는 지지 기판 시트(75)에 형성된 슬릿(50)과 대향한 상태로 되어 있다.In this state, the pads formed at positions opposed to the relatively wide wiring area of the first semiconductor element 32 are flip chip bonded to the pads on the support substrate sheet by the bumps 37. On the other hand, the pad formed in the position facing the narrow wiring installation area is in a state facing the slit 50 formed in the support substrate sheet 75.

이어지는 스텝 30에서는 반도체 소자(32)와 기판 시트(75)를 이면 설치 와이어(38)에 의해 접속하는 와이어 본딩 처리가 실시된다. 도 41의 (a) 및 도 41의 (b)는 와이어 본딩 처리를 나타내고 있다.In the following step 30, the wire bonding process which connects the semiconductor element 32 and the board | substrate sheet 75 with the back surface installation wire 38 is performed. 41 (a) and 41 (b) show the wire bonding process.

상기 스텝 20의 처리에서, 반도체 소자(32)의 소정 패드는 슬릿(50)에 위치하고 있다. 이러한 슬릿(50)을 통하여, 반도체 소자(32)의 패드와, 지지 기판 시트(75) 이면(45)에 형성된 이면 측 본딩 패드(도 41의 (a), 도 41의 (b)에는 도시 생략) 사이를 와이어(38)에 의해 접속한다. 이 때, 도 41의 (b)에 나타낸 바와 같 이, 반도체 소자(32)는 히트 블록(77)에 의해 지지된 상태에서 와이어 본딩이 행해진다.In the process of step 20 above, the predetermined pad of the semiconductor element 32 is located in the slit 50. Through the slit 50, the pad of the semiconductor element 32 and the back side bonding pads formed on the back surface 45 of the support substrate sheet 75 (not shown in Figs. 41A and 41B). ) Is connected by a wire 38. At this time, as shown in FIG. 41B, the semiconductor element 32 is wire bonded in a state supported by the heat block 77. As shown in FIG.

이어지는 스텝 40에서는 수지 밀봉 처리가 행해진다. 이러한 수지 밀봉 처리에서는 트랜스퍼 몰드법을 이용하여 에폭시계 수지가 공급되고, 밀봉 수지부(55)가 형성된다. 이 밀봉 수지부(55)의 형성 시, 밀봉 수지의 일부는 상기 슬릿(50)을 통하여 지지 기판 시트(75) 이면(45)으로 진행하고, 와이어(38)를 밀봉하면서 돌출부(55A)를 형성한다.In the following step 40, a resin sealing process is performed. In such a resin sealing process, epoxy resin is supplied using the transfer mold method, and the sealing resin part 55 is formed. When the sealing resin portion 55 is formed, a part of the sealing resin proceeds to the back surface 45 of the supporting substrate sheet 75 through the slit 50 and forms the protrusion 55A while sealing the wire 38. do.

도 42의 (a) 및 도 42의 (b)는 밀봉 수지부(55)가 형성된 상태를 나타낸다. 이 때, 지지 기판 시트(75)에 댐을 배열 설치함으로써, 밀봉 수지의 불필요한 유출을 방지할 수 있다.42A and 42B show a state in which the sealing resin portion 55 is formed. At this time, by dams arranged in the support substrate sheet 75, unnecessary outflow of the sealing resin can be prevented.

이어지는 스텝 50에서는 도 43에 나타낸 바와 같이, 지지 기판 시트(75) 및 밀봉 수지부(55)를 다이싱 블레이드(도시 생략)를 사용하여, 연속적으로 절단하고 개편(個片)화한다. 본 실시예에서는 다이싱 블레이드에 의해 슬릿(50)의 내부를 따라 절단하고 있다. 따라서, 지지 기판 시트(75)로부터 절단된 지지 기판(40C)의 가장자리 중 상기 슬릿이 배열 설치된 가장자리부에는 노치(60)가 형성된다.In subsequent step 50, as shown in FIG. 43, the support substrate sheet 75 and the sealing resin part 55 are cut | disconnected continuously and separated into pieces using a dicing blade (not shown). In this embodiment, the dicing blade is cut along the inside of the slit 50. Therefore, the notch 60 is formed in the edge part in which the said slit was arrange | positioned among the edges of the support substrate 40C cut | disconnected from the support substrate sheet 75. FIG.

다이싱 처리가 종료되면, 스텝 60에 있어서, 지지 기판 이면에서의 패드에 대하여, 외부 접속 단자(52)로 되는 땜납 볼의 배열 설치가 행해지고, 도 44에 나타낸 반도체 장치(30K)가 형성된다.When the dicing process is completed, in step 60, the solder balls serving as the external connection terminals 52 are arranged on the pads on the back surface of the supporting substrate, and the semiconductor device 30K shown in FIG. 44 is formed.

본 실시예에 따른 제조 방법에 의하면, 반도체 소자(32)에 형성된 복수의 패드 중, 그 일부(좁은 배선 설치 영역과 대향하는 패드)를 지지 기판 시트(75)에 형 성된 슬릿(50)과 대향하도록 위치 결정하고, 슬릿(50)을 통하여 이 반도체 소자(32)의 패드를 기판 시트(75) 이면(45)에 형성된 이면 측 본딩 패드와 와이어 본딩하는 구성으로 하고 있다.According to the manufacturing method according to the present embodiment, a part of the plurality of pads formed in the semiconductor element 32 (pads facing the narrow wiring installation region) is opposed to the slit 50 formed on the support substrate sheet 75. Positioning is carried out so that the pad of this semiconductor element 32 may be wire-bonded with the back surface side bonding pad formed in the back surface 45 of the board | substrate sheet 75 via the slit 50. FIG.

이것에 의해, 반도체 소자(32)를 지지 기판 시트(75) 표면(44)에 배열 설치하여도, 이 반도체 소자(32)에 형성되어 있는 패드를 지지 기판 시트(75) 이면(45)에 형성된 이면 측 본딩 패드에 용이하고 확실하게 와이어 접속할 수 있다.Thus, even when the semiconductor elements 32 are arranged on the surface 44 of the support substrate sheet 75, the pads formed on the semiconductor element 32 are formed on the back surface 45 of the support substrate sheet 75. Wire connection can be easily and reliably connected to the back side bonding pads.

또한, 상기 실시예에서는 돌기 형상을 갖는 외부 접속 단자로서, 땜납 볼을 예로 들어 설명하였지만, 필요에 따라 금(Au) 범프 등을 적용할 수도 있다.In addition, although the solder ball was described as an example of the external connection terminal which has a protrusion shape in the said Example, gold bumps etc. can also be applied as needed.

Claims (14)

지지 기판과,Support substrate, 상기 지지 기판의 한쪽 주면(主面)에 탑재된 반도체 소자를 갖는 반도체 장치에 있어서,In a semiconductor device having a semiconductor element mounted on one main surface of the support substrate, 상기 지지 기판은 한쪽 주면에 형성된 제 1 전극과, 다른 쪽 주면에 형성된 제 2 전극과, 개구 또는 노치를 갖고,The support substrate has a first electrode formed on one main surface, a second electrode formed on the other main surface, and an opening or notch, 상기 반도체 소자의 제 1 전극 패드와 상기 제 1 전극은 대향하여 접속되고, 상기 반도체 소자의 제 2 전극 패드와 상기 제 2 전극은 상기 개구 또는 상기 노치를 통하여 전기적으로 접속되어 있고,The first electrode pad of the semiconductor element and the first electrode are opposed to each other, the second electrode pad of the semiconductor element and the second electrode are electrically connected through the opening or the notch, 상기 개구 또는 노치는 상기 지지 기판의 선택된 변의 가장자리부 근방, 또는 코너부 근방에 배열 설치되어 있으며,The openings or notches are arranged near the edges of the selected sides of the support substrate or near the corners, 상기 지지 기판에 복수의 반도체 소자가 탑재되어 있는 것을 특징으로 하는 반도체 장치.A plurality of semiconductor elements are mounted on the support substrate. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 개구 또는 노치는, 상기 지지 기판의 선택된 복수 변의 가장자리부 근방, 또는 복수 코너부 근방에 복수 배열 설치되어 있는 것을 특징으로 하는 반도체 장치.And a plurality of the openings or notches are arranged in the vicinity of the edges of the plurality of selected sides of the support substrate or in the vicinity of the corners. 제 1 항에 있어서,The method of claim 1, 상기 제 2 전극 패드는, 상기 개구 또는 상기 노치를 통과하는 와이어에 의해 지지 기판의 다른 쪽 주면의 제 2 전극에 접속함으로써 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.The second electrode pad is electrically connected by connecting to a second electrode on the other main surface of the support substrate by a wire passing through the opening or the notch. 제 1 항에 있어서,The method of claim 1, 상기 반도체 소자 및 상기 와이어는 수지(樹脂) 밀봉되어 있는 것을 특징으로 하는 반도체 장치.The semiconductor device and the wire are resin-sealed. 제 5 항에 있어서,The method of claim 5, wherein 상기 와이어를 밀봉하는 수지는 상기 지지 기판의 다른 쪽 주면에 돌출된 돌출부를 갖고,The resin for sealing the wire has a protrusion projecting on the other main surface of the support substrate, 상기 돌출부의 상기 지지 기판으로부터의 높이는 상기 지지 기판의 다른 쪽 주면에 설치된 외부 단자의 상기 지지 기판으로부터의 높이에 비하여 낮게 설정한 것을 특징으로 하는 반도체 장치.And the height from the support substrate of the protruding portion is set lower than the height from the support substrate of an external terminal provided on the other main surface of the support substrate. 제 1 항에 있어서,The method of claim 1, 상기 지지 기판의 다른 쪽 주면에는 상기 제 2 전극에 도통하는 배선층이 형성되고, 상기 배선층 위에는 외부 단자가 형성되어 있는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein a wiring layer conductive to the second electrode is formed on the other main surface of the supporting substrate, and an external terminal is formed on the wiring layer. 한쪽 주면에 제 1 전극, 다른 쪽 주면에 제 2 전극, 및 개구 또는 노치가 형성된 지지 기판을 형성하는 공정과,Forming a support substrate having a first electrode on one main surface, a second electrode on the other main surface, and an opening or notch; 반도체 소자의 제 2 전극 패드를 상기 개구 또는 상기 노치에 대향하도록 상기 지지 기판의 한쪽 주면 위에 반도체 소자를 탑재하는 공정과,Mounting a semiconductor element on one main surface of the support substrate such that the second electrode pad of the semiconductor element faces the opening or the notch; 반도체 소자의 제 1 전극 패드를 상기 제 1 전극에 접속하는 공정과,Connecting the first electrode pad of the semiconductor element to the first electrode, 상기 개구 또는 노치를 통하여 상기 제 2 전극 패드를 상기 제 2 전극에 전기적으로 접속하는 공정을 포함하고,Electrically connecting the second electrode pad to the second electrode through the opening or notch, 상기 지지 기판을 형성하는 공정에서, 상기 지지 기판의 선택된 변의 가장자리부 근방, 또는 코너부 근방에 상기 개구 또는 노치를 형성하고,In the step of forming the support substrate, the opening or notch is formed in the vicinity of the edge portion or the corner portion of the selected side of the support substrate, 상기 반도체 소자를 탑재하는 공정에서, 상기 지지 기판의 한쪽 주면 위에 복수의 반도체 소자를 탑재하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the step of mounting the semiconductor element, a plurality of semiconductor elements are mounted on one main surface of the support substrate. 삭제delete 제 8 항에 있어서,The method of claim 8, 상기 제 2 전극 패드를 상기 제 2 전극에 접속하는 공정 후에,After the step of connecting the second electrode pad to the second electrode, 상기 반도체 소자 및 상기 개구 또는 상기 노치를 수지에 의해 밀봉하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And a step of sealing the semiconductor element and the opening or the notch with a resin. 삭제delete 삭제delete 삭제delete 삭제delete
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