KR100884982B1 - 디지털 전력 증폭 장치 - Google Patents

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Abstract

디지털 전력 증폭 장치가 개시된다. 이 장치는 디지털 입력 신호를 받는 신호 입력부 및 신호 입력부로부터의 디지털 입력 신호에 응답하여, 정전압 또는 기준 전압을 디지털 입력 신호의 레벨 쉬프팅된 결과로서 출력하는 푸시풀 형태의 버퍼를 구비하는 것을 특징으로 한다. 그러므로, 낮은 레벨의 PWM 형태의 디지털 입력 신호를 높은 레벨의 신호로 변환하는 별도의 레벨 쉬프터의 필요 없이 제너 다이오드의 항복 전압을 이용하여 비교적 간단하게 디지털 입력 신호를 레벨 쉬프팅할 수 있고, 상측과 하측에 P형 모스(MOS) 전력 트랜지스터보다 전류 특성이 우수한 N MOS 전력 트랜지스터들을 채용하여 전류 특성을 향상시키고, 상측 전력 트랜지스터를 동작시키는 펌핑 회로를 비교적 간단히 구현하므로서 적은 소자들만을 이용하여 디지털 입력 신호를 증폭할 수 있는 효과를 갖는다.
Figure R1020070048504
전력 증폭, 레벨 쉬프트, 전력 트랜지스터

Description

디지털 전력 증폭 장치{Digital Power Amplifier}
도 1은 본 발명에 의한 디지털 전력 증폭 장치의 실시예의 회로도이다.
도 2는 커패시터에 충전되는 펌핑 전압 및 출력 전압의 파형도들을 각각 나타낸다.
도 3은 디지털 입력 전압 및 출력 전압의 파형도들을 각각 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
10 : 신호 입력부 12 : 푸시풀 형태의 버퍼
14 : 전류 조절부 16 : 구동 버퍼
18 : 트랜지스터 구동부 20 : 하측 전력 출력부
22 : 상측 전력 출력부 24 : 바이어스부
본 발명은 전력 증폭에 관한 것으로서, 특히 디지털 전력 증폭 장치에 관한 것이다.
일반적으로 아날로그 형태의 오디오 관련 증폭기로서, AB급 또는 A급 증폭기 등이 있다. 근래에는 디지털 형태의 오디오 관련 증폭기로서 D급 증폭기가 많이 사 용된다. 디지털 형태의 오디오 관련 증폭기는 아날로그 신호를 받아서 톱니파 형태의 신호로 변환한다. 비교기에 의해 톱니파 형태의 신호를 펄스 폭 변조(PWM:Pulse Width Modulation) 신호로 변환하여 증폭한다. 증폭된 신호는 필터에 의해 아날로그 형태의 신호로 복원된다. 이러한 D급 디지털 증폭기는 시스템상에서 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환부(DAC:Digital to Analog Converter)(미도시)를 요구한다. 그러나, DAC가 필요없는 순수 디지털 증폭기는 펄스 코드 변조(PCM:Pulse Code Modulation) 데이터를 받아 디지털 신호 처리부(DSP:Digital Signal Processor)(미도시)에 의해 PWM 형태의 신호를 만들어낸다. 그러나, PCM 데이터의 레벨은 매우 작아 종단에서 원하는 출력을 얻는 부분이 별도로 필요하다. 일반적으로 디지털 신호 처리부로부터 나오는 신호의 레벨은 1.8 볼트 내지 3.3 볼트로서 매우 작다. 따라서, 출력단에서 원하는 출력을 얻기 위해서는 전압 레벨을 상승시키는 별도의 레벨 쉬프터(level shifter)(미도시)가 필요하며, 이는 매우 복잡한 내부 구성을 갖는다.
또한, 증폭기의 출력단의 형태는 상측에 P MOS(Metal Oxide Semiconductor) 전력 트랜지스터와 하측에 N MOS 전력 트랜지스터들로 구성되어 있다. 그러나, P MOS 전력 트랜지스터의 전류 능력이 N MOS 전력 트랜지스터에 비해서 떨어지므로, 상측과 하측에 모두 N MOS 전력 트랜지스터들을 모두 사용하고 있다. 이 경우, 상측에 N MOS 전력 트랜지스터를 정상적으로 구동시키기 위해서는 상측의 N MOS 전력 트랜지스터를 구동시키는 복잡한 회로가 필요하다. 이는, 출력단자가 PWM 신호인 관계로, 고정 전압이 아니라 변환하는 단자이기 때문에 상측의 N MOS 전력 트랜지 스터를 구동할 수 있는 임계 전압(Vt)이 필요해서 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 적은 신호 레벨을 갖는 디지털 입력 신호를 간단하게 레벨 쉬프팅할 수 있는 디지털 전력 증폭 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전력이 출력되는 부분을 비교적 간단한 회로 구성으로 구동시킬 수 있는 디지털 전력 증폭 장치를 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 디지털 전력 증폭 장치는, 디지털 입력 신호를 받는 신호 입력부, 상기 신호 입력부로부터의 상기 디지털 입력 신호에 응답하여, 정전압 또는 기준 전압을 상기 디지털 입력 신호의 레벨 쉬프팅된 결과로서 출력하는 푸시풀 형태의 버퍼, 및 상기 푸시풀 형태의 버퍼에 연결되는 양극을 갖고, 상기 기준 전압에 연결되는 음극을 갖는 제너다이오드를 구비하며, 상기 정전압은 상기 제어 다이오드의 항복 전압에 비례하는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 디지털 전력 증폭 장치는, 커패시터와, 디지털 입력 신호에 응답하여, 상기 커패시터에 구동 전압이 충전되는 경로를 형성하는 하측 전력 출력부와, 상기 하측 전력 출력부와 직렬 연결되며, 상기 구동 전압에 응답하여 구동되는 상측 전력 출력부와, 상기 디지털 입력 신호를 버퍼링하는 구동 버퍼 및 상기 구동 버퍼의 출력에 응답하여, 상기 커패시터에 충전된 상기 구동 전압을 상기 상측 전력 출력부로 공급하는 트랜지스터 구동부로 구성되고, 상기 디지털 입력 신호의 증폭된 결과는 상기 상측 및 상기 하측 전력 출 력부들이 서로 연결된 부분으로부터 발생되는 것이 바람직하다.
이하, 본 발명에 의한 디지털 전력 증폭 장치의 실시예의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 디지털 전력 증폭 장치의 실시예의 회로도이다. 도 1에 도시된 디지털 전력 증폭 장치는 신호 입력부(10), 제너 다이오드(ZD), 저항들(R1, R4 및 R8), 푸시풀(Push/Pull) 형태의 버퍼(12), 전류 조절부(14), 커패시터들(C1 및 C2), 트랜지스터(Q3), 다이오드(D2), 구동 버퍼(16), 트랜지스터 구동부(18), 하측 전력 출력부(20) 및 상측 전력 출력부(22) 및 바이어스부(24)로 구성된다. 개념상으로, 커패시터(C1)와 다이오드(D2)는 트랜지스터 구동부(18)에 속할 수도 있다.
도 1에 도시된 부분(4)은 디지털 입력 신호(VI)의 레벨을 쉬프팅하는 역할을 하고, 부분(6)은 전력을 증폭하는 역할을 한다. 이하, 부분(4)의 동작에 대해 먼저 살펴본다.
도 1에 도시된 신호 입력부(10)는 디지털 입력 신호(VI)를 받는 역할을 하며, 저항(R3) 및 N MOS 형태의 입력 트랜지스터(T1)로 구성된다. 저항(R3)은 디지털 입력 신호(VI)와 트랜지스터(T1)의 게이트 사이에 연결되며, N MOS 형태의 입력 트랜지스터(T1)는 디지털 입력 신호(VI)와 저항(R3)을 통해 연결되는 게이트, 제1 바이폴라 트랜지스터(Q1)의 베이스와 기준 전압(예, 접지 전위) 사이에 각각 연결되는 드레인 및 소스를 갖는다. 예를 들어, PCM 신호가 디지털 신호 처리부(DSP)(미도시)에서 PWM 형태의 신호로 변환되고, 변환된 PWM 형태의 신호가 디지털 입력 신호(VI)로서 신호 입력부(10)로 제공될 수 있다. 예를 들어, "고" 논리 레벨의 디지털 입력 신호(VI)가 신호 입력부(10)로 제공되면, 트랜지스터(T1)는 턴 온되어 그(T1)의 드레인으로부터 "저" 논리 레벨의 신호가 출력된다. 그러나, "저" 논리 레벨의 디지털 입력 신호(VI)가 신호 입력부(10)로 제공되면, 트랜지스터(T1)는 턴 오프되어 그(T1)의 드레인으로부터 "고" 논리 레벨의 신호가 출력된다.
푸시풀 형태의 버퍼(12)는 신호 입력부(10)로부터 제공되는 디지털 입력 신호(VI)에 응답하여, 정전압 또는 기준 전압을 디지털 입력 신호의 레벨 쉬프팅된 결과(Vp)로서 출력한다. 이를 위해, 푸시풀 형태의 버퍼(12)는 제1 및 제2 바이폴라 트랜지스터들(Q1 및 Q2)로 구성된다. 제1 바이폴라 트랜지스터(Q1)는 디지털 입력 신호(VI)와 신호 입력부(10)를 통해 연결되는 베이스, 정전압과 레벨 쉬프트된 결과(Vp) 사이에 각각 연결되는 컬렉터 및 이미터를 갖는다. 제2 바이폴라 트랜지스터(Q2)는 디지털 입력 신호(VI)와 신호 입력부(10)를 통해 연결되는 베이스, 레벨 쉬프트된 결과(Vp)와 기준 전압 사이에 각각 연결되는 이미터 및 컬렉터를 갖는다.
제너 다이오드(ZD), 저항(R1) 및 제3 바이폴라 트랜지스터(Q3)는 푸시풀 형태의 버퍼(12)에 정전압을 제공하는 역할을 한다. 제너 다이오드(ZD)는 푸시풀 형태의 버퍼(12)와 트랜지스터(Q3)를 거쳐 연결되는 양극을 갖고, 기준 전압에 연결되는 음극을 갖는다. 따라서, 정전압은 제너 다이오드(ZD)의 항복 전압에 비례한다. 도 1에 도시된 바와 같이, 제너 다이오드(ZD)의 양극과 공급 전원(V1) 사이에 저항(R1)이 연결되고, 제너 다이오드(ZD)의 양극과 연결되는 베이스, 공급 전원(V1)과 제1 바이폴라 트랜지스터(Q1)의 컬렉터에 각각 연결되는 컬렉터 및 이미터를 갖는 제3 바이폴라 트랜지스터(Q3)가 마련될 경우, 버퍼(12)에 전원으로서 공급되는 정전압(VS)은 다음 수학식 1과 같이 표현될 수 있다.
Figure 112007036610096-pat00001
여기서, VB는 제너 다이오드(ZD)의 항복 전압(Breakdown voltage)을 나타내고, VBE는 제3 바이폴라 트랜지스터(Q3)의 베이스-이미터간 전압을 나타낸다. 예를 들어, 공급 전원(V1)이 12볼트이고, 항복 전압(VB)이 9.1볼트인 경우, 정전압은 8.4 볼트가 된다. 따라서, 디지털 입력 신호(VI)의 레벨에 따라 8.4볼트에서 0볼트 사이에서 스위칭되는 전압이 푸시풀 버퍼(12)로서 출력될 수 있다.
만일, 신호 입력부(10)로부터 "고" 논리 레벨의 신호가 버퍼(12)로 제공될 경우, 제1 바이폴라 트랜지스터(Q1)는 턴 온되고, 제2 바이폴라 트랜지스터(Q2)는 턴 오프되어 "고" 논리 레벨의 정전압(Vp)이 버퍼(12)로부터 출력된다. 그러나, "저" 논리 레벨의 신호가 버퍼(12)로 제공될 경우, 제1 바이폴라 트랜지스터(Q1)는 턴 오프되고, 제2 바이폴라 트랜지스터(Q2)는 턴 온되어 "저" 논리 레벨의 기준 전압(Vp)이 버퍼(12)로부터 출력된다. 결국, 신호 입력부(10)로 제공되는 1.8 볼트 내지 3.3 볼트 정도로 낮은 "고" 논리 레벨을 갖는 디지털 입력 신호(VI)는 푸시풀 버퍼(12)로부터 출력될 때 8.4볼트까지 레벨 쉬프팅될 수 있다.
전류 조절부(14)는 푸시풀 형태의 버퍼(12)와 신호 입력부(10) 사이에 연결되어, 푸시풀 버퍼(12)에 공급되는 전류를 조절하며, 제1 바이폴라 트랜지스터(Q1)의 콜렉터와 베이스 사이에 연결되는 제2 저항(R2)으로 구현될 수 있다. 푸시풀 형태의 버퍼(12)에 공급되는 전류가 충분하지 못하면 푸시풀 형태의 버퍼(12)의 스위칭 속도 및 파형 왜곡이 발생하므로, 전류 조절부(14)에서 버퍼(12)에 공급되는 전류를 조절할 필요가 있다. 커패시터(C2)는 버퍼(12)에 전원을 공급하는 부분(ZD)들을 안정화시키는 역할을 한다.
이하, 도 1에 도시된 부분(6)에서 수행되는 전력 증폭에 대해 다음과 같이 살펴본다.
구동 버퍼(16)는 푸시풀 형태의 버퍼(12)로부터의 출력(Vp)을 버퍼링하며, 신호(Vp)와 연결되는 게이트, 트랜지스터 구동부(18)와 기준 전압 사이에 각각 연결되는 드레인 및 소스를 갖는 N MOS 전력 트랜지스터(T2)로 구현된다. "저" 논리 레벨의 신호(Vp)가 제공되면, 구동 버퍼(16)의 트랜지스터(T2)는 턴 오프되어 "고" 논리 레벨의 신호가 구동 버퍼(16)로부터 출력된다. "고" 논리 레벨의 신호(Vp)가 제공되면, 구동 버퍼(16)의 트랜지스터(T2)가 턴 온되어 "저" 논리 레벨의 신호가 구동 버퍼(16)로부터 출력된다.
하측 전력 출력부(20)는 푸시풀 형태의 버퍼(12)의 출력에 응답하여, 커패시터(C1)에 구동 전압이 충전되는 경로를 형성하며, 저항(R7) 및 N MOS 전력 트랜지스터(T5)로 구현된다. 저항(R7)은 신호(Vp)와 트랜지스터(T5)의 게이트 사이에 연결되고, 트랜지스터(T5)는 최종 출력 전압(Vo)과 기준 전위 사이에 각각 연결되는 드레인 및 소스를 갖는다. 예를 들어, "고" 논리 레벨의 신호(Vp)가 제공되면, 트랜지스터(T5) 및 다이오드(D2)가 턴 온되어, 커패시터(C1)에 구동 전압이 충전되는 경로가 형성된다. 커패시터(C1)에 다음 수학식 2와 같은 전압(Vc)이 충전될 수 있다.
Figure 112007036610096-pat00002
예를 들어, 전압(V1)이 12볼트라면, 충전 전압(Vc)은 11.3볼트가 될 수 있다.
그러나, "저" 논리 레벨의 신호(Vp)가 제공되면, 하측 전력 출력부(20)의 트랜지스터(T5)는 턴 오프된다.
상측 전력 출력부(22)는 하측 전력 출력부(20)와 직렬 연결되며, 트랜지스터 구동부(18)로부터 제공되는 구동 전압에 응답하여 구동되며, 저항(R6) 및 트랜지스터(T4)로 구현된다. 저항(R6)은 트랜지스터 구동부(18)와 트랜지스터(T4)의 게이트 사이에 연결되고, 트랜지스터(T4)는 바이어스부(24)와 하측 전력 출력부(20) 사이에 각각 연결되는 드레인 및 소스를 갖는다. 바이어스부(24)는 공급 전압(V2), 커패시터(C3) 및 저항(R9)으로 구성되어, 상측 전력 출력부(22)의 바이어스용 전압을 상측 전력 출력부(22)로 제공한다.
트랜지스터 구동부(18)는 구동 버퍼(16)의 출력에 응답하여, 커패시터(C1)에 충전된 구동 전압을 상측 전력 출력부(22)로 공급하며, 저항(R5), 다이오드(D1) 및 구동용 트랜지스터(T3)로 구현된다. 저항(R5)은 트랜지스터(T2)의 드레인과 구동용 트랜지스터(T3)의 게이트 사이에 연결되고, 다이오드(D1)는 저항(R5)을 통해 구동용 트랜지스터(T3)의 게이트와 연결되는 음극 및 구동용 트랜지스터(T3)의 소스에 연결되는 양극을 갖는다. 구동용 트랜지스터(T3)는 구동 버퍼(16)의 출력과 저항(R5)을 통해 연결되는 게이트, 커패시터(C1)와 상측 전력 출력부(22)의 저항(R6)에 각각 연결되는 드레인 및 소스를 갖는다. 신호(Vp)가 "고" 논리 레벨일 때 구동 버퍼(16)로부터 "저" 논리 레벨의 신호가 출력되고, 다이오드(D1)가 턴 온되어 구동용 트랜지스터(T3)는 턴 오프된다. 이 경우, 상측 전력 출력부(22)의 트랜지스터(T4)는 턴 오프된다. 따라서, 커패시터(C1)에 전하가 충전될 수 있다. 그러나, 신호(Vp)가 "저" 논리 레벨일 때 트랜지스터(T2)가 턴 오프되어 구동 버퍼(16)로부터 "고" 논리 레벨의 신호가 출력되고, 다이오드(D1)가 턴 오프되어 구동용 트랜지스터(T3)는 턴 온된다. 하측 전력 출력부(20)의 트랜지스터(T5)가 턴 온된 기간 동안 커패시터(C1)에 충전된 구동 전압이 구동용 트랜지스터(T3)를 통해 상측 전력 출력부(22)에 제공될 수 있다. 이 때, 구동용 트랜지스터(T3)의 드레인에 펌핑 전압이 공급되므로 다이오드(D2)는 턴 오프된다.
도 2는 커패시터(C1)에 충전되는 펌핑 전압(50) 및 출력 전압(Vo)(52)의 파형도들을 각각 나타낸다. 도 3은 디지털 입력 전압(VI)(60) 및 출력 전압(Vo)(62)의 파형도들을 각각 나타낸다. 도 2 및 도 3에서, 횡축은 시간을 나타내고 단위는 ㎲이며, 종축은 전압으로서 단위는 볼트(volt)이다.
디지털 입력 전압(VI)이 "저" 논리 레벨인 경우, 버퍼(12)로부터 "고" 논리 레벨의 전압(Vp)이 발생된다. 전압(Vp)이 "고" 논리 레벨이면, 트랜지스터(T5)가 턴 온되어 부스터 드라이버(Booster driver)단(혹은, 전압 펌프단)에 속하는 커패시터(C1)에 전압이 충전된다. 이 때, "저" 논리 레벨의 출력 전압(Vo)(50)이 발생된다.
그러나, 디지털 입력 전압(VI)이 "고" 논리 레벨인 경우, 버퍼(12)로부터 "저" 논리 레벨의 전압(Vp)이 발생된다. 전압(Vp)이 "저" 논리 레벨이면, 전술한 바와 같이 커패시터(C1)에 충전된 펌핑 전압(50)이 트랜지스터(T3)를 통해 트랜지스터(T4)의 게이트에 공급된다. 따라서, 트랜지스터(T4)의 소스를 통해 "고" 논리 레벨의 출력 전압(Vo)(52)이 출력될 수 있다. 결국, 도 3에 도시된 바와 같이, 적은 레벨의 디지털 입력 전압(60)은 증폭되고, 증폭된 결과(62)가 출력 전압(Vo)(62)으로서 발생될 수 있다.
전술한 바와 달리, 디지털 입력 신호의 레벨을 쉬프팅할 필요가 없다면, 도 1에 도시된 부분(4)은 필요 없다. 이 경우, 도 1에 도시된 부분(6)으로 디지털 입력 신호(VI)가 직접 입력된다. 따라서, 하측 전력 출력부(20)는 디지털 입력 신호(VI)에 응답하여, 커패시터(C1)에 구동 전압이 충전되는 경로를 형성하고 구동 버퍼(16)는 디지털 입력 신호를 버퍼링한다. 이를 제외하면, 부분(6)의 동작은 전술한 바와 같다.
풀 브리지 타입(Full bridge type)에서 상측 전력 출력부(22)에 적용되는 전하 펌프 회로는 트랜지스터(T3)를 구동시키기 위해 트랜지스터 구동부(18)의 풀로팅 기준(floating reference) 전압보다 높은 전압을 공급하기 위해 필요하다. 왜냐 하면, 트랜지스터(T4)의 소스 전압이 유동적이기 때문이다. 도 1에 도시된 디지털 전력 증폭 장치는 하프 브리지(half bridge) 타입에 대한 것이지만 풀 프리지 타입에 대해서도 확장될 수 있다.
이상, 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것이다. 따라서, 당업자라면 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서, 개시된 실시예의 개량, 변경, 대체 또는 부가 등으로 다양한 다른 실시예들을 만들 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 디지털 전력 증폭 장치는
낮은 레벨의 PWM 형태의 디지털 입력 신호를 높은 레벨의 신호로 변환하는 별도의 레벨 쉬프터의 필요 없이 제너 다이오드의 항복 전압을 이용하여 비교적 간단하게 디지털 입력 신호를 레벨 쉬프팅할 수 있고,
상측과 하측에 P MOS 전력 트랜지스터보다 전류 특성이 우수한 N MOS 전력 트랜지스터들(T4 및 T5)을 채용하여 전류 특성을 향상시키고,
상측 전력 트랜지스터(T4)를 동작시키는 펌핑 회로를 비교적 간단히 구현하므로서 적은 소자들만을 이용하여 디지털 입력 신호를 증폭할 수 있는 효과를 갖는다.

Claims (9)

  1. 디지털 입력 신호를 받는 신호 입력부;
    상기 신호 입력부로부터의 상기 디지털 입력 신호에 응답하여, 정전압 또는 기준 전압을 상기 디지털 입력 신호의 레벨 쉬프팅된 결과로서 출력하는 푸시풀 형태의 버퍼; 및
    상기 푸시풀 형태의 버퍼에 연결되는 양극을 갖고, 상기 기준 전압에 연결되는 음극을 갖는 제너다이오드를 구비하며,
    상기 정전압은 상기 제어 다이오드의 항복 전압에 비례하는 것을 특징으로 하는 디지털 전력 증폭 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 푸시풀 형태의 버퍼는
    상기 디지털 입력 신호와 연결되는 베이스, 상기 정전압과 상기 레벨 쉬프트된 결과 사이에 각각 연결되는 컬렉터 및 이미터를 갖는 제1 바이폴라 트랜지스터; 및
    상기 디지털 입력 신호와 연결되는 베이스, 상기 레벨 쉬프트된 결과와 상기 기준 전압 사이에 각각 연결되는 이미터 및 컬렉터를 갖는 제2 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 디지털 전력 증폭 장치.
  4. 제3 항에 있어서, 상기 디지털 전력 증폭 장치는
    상기 제너 다이오드의 양극과 상기 공급 전원 사이에 연결되는 제1 저항; 및
    상기 제너 다이오드의 양극과 연결되는 베이스, 상기 공급 전원과 상기 제1 바이폴라 트랜지스터의 컬렉터에 각각 연결되는 컬렉터 및 이미터를 갖는 제3 바이폴라 트랜지스터를 더 구비하는 것을 특징으로 하는 디지털 전력 증폭 장치.
  5. 제1 항 또는 제3 항에 있어서, 상기 디지털 전력 증폭 장치는
    상기 푸시풀 형태의 버퍼와 상기 신호 입력부 사이에 연결되어, 상기 푸시풀 버퍼에 공급되는 전류를 조절하는 전류 조절부를 더 구비하는 것을 특징으로 하는 디지털 전력 증폭 장치.
  6. 제5 항에 있어서,
    상기 신호 입력부는
    상기 디지털 입력 신호와 연결되는 게이트, 상기 제1 바이폴라 트랜지스터의 베이스와 상기 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 입력 트랜지스터를 구비하고,
    상기 전류 조절부는
    상기 제1 바이폴라 트랜지스터의 콜렉터와 베이스 사이에 연결되는 제2 저항을 구비하는 것을 특징으로 하는 디지털 전력 증폭 장치.
  7. 제1 항에 있어서, 상기 디지털 전력 증폭 장치는
    커패시터;
    상기 푸시풀 형태의 버퍼의 출력에 응답하여, 상기 커패시터에 구동 전압이 충전되는 경로를 형성하는 하측 전력 출력부;
    상기 하측 전력 출력부와 직렬 연결되며, 상기 구동 전압에 응답하여 구동되는 상측 전력 출력부;
    상기 푸시풀 형태의 버퍼로부터의 출력을 버퍼링하는 구동 버퍼; 및
    상기 구동 버퍼의 출력에 응답하여, 상기 커패시터에 충전된 상기 구동 전압을 상기 상측 전력 출력부로 공급하는 트랜지스터 구동부를 구비하고,
    상기 디지털 입력 신호의 증폭된 결과는 상기 상측 및 상기 하측 전력 출력부들이 서로 연결된 부분으로부터 발생되는 것을 특징으로 하는 디지털 전력 증폭 장치.
  8. 커패시터;
    디지털 입력 신호에 응답하여, 상기 커패시터에 구동 전압이 충전되는 경로를 형성하는 하측 전력 출력부;
    상기 하측 전력 출력부와 직렬 연결되며, 상기 구동 전압에 응답하여 구동되는 상측 전력 출력부;
    상기 디지털 입력 신호를 버퍼링하는 구동 버퍼; 및
    상기 구동 버퍼의 출력에 응답하여, 상기 커패시터에 충전된 상기 구동 전압을 상기 상측 전력 출력부로 공급하는 트랜지스터 구동부를 구비하고,
    상기 디지털 입력 신호의 증폭된 결과는 상기 상측 및 상기 하측 전력 출력부들이 서로 연결된 부분으로부터 발생되는 것을 특징으로 하는 디지털 전력 증폭 장치.
  9. 제8 항에 있어서, 상기 트랜지스터 구동부는
    상기 구동 버퍼의 출력과 연결되는 게이트, 상기 커패시터와 상기 상측 전력 출력부에 각각 연결되는 드레인 및 소스를 갖는 구동용 트랜지스터; 및
    상기 구동용 트랜지스터의 게이트와 소스에 각각 연결되는 음극 및 양극을 갖는 다이오드를 구비하는 것을 특징으로 하는 디지털 전력 증폭 장치.
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