KR100882289B1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
반도체 기판(1)의 상방(上方)에 촉매 금속을 함유하는 복수의 기점(起点) 패턴(3)을 형성한다. 이어서, 기점 패턴(3)을 덮는 절연막(4)을 형성한다. 이어서, 절연막(4)에 양단(兩端)으로부터 기점 패턴(3)의 측면이 노출되는 홈을 형성한다. 그 후, 홈 내에 도전성(導電性) 카이랄리티(chirality)를 구비한 카본나노튜브(5)를 성장시킴으로써 배선을 형성한다. 그 후, 카본나노튜브(5)를 덮는 층간절연막을 형성한다.
기점 패턴, 카이랄리티, 카본나노튜브, 전계 효과 트랜지스터
A plurality of starting point patterns 3 containing a catalyst metal are formed above the semiconductor substrate 1. Next, the insulating film 4 covering the starting point pattern 3 is formed. Next, the groove | channel in which the side surface of the origin pattern 3 is exposed is formed in the insulating film 4 from both ends. Thereafter, the wiring is formed by growing the carbon nanotubes 5 having conductive chirality in the grooves. Thereafter, an interlayer insulating film covering the carbon nanotubes 5 is formed.
Starting pattern, chirality, carbon nanotube, field effect transistor
Description
본 발명은 카본나노튜브를 사용한 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device using carbon nanotubes and a method of manufacturing the same.
반도체 장치에 대한 미세화의 요구가 높아지고 있고, 그에 따라 배선에 필요하게 되는 전류 밀도도 높일 필요가 있다. 국제 반도체 기술 로드맵(2002년도)에 의하면, 2005년을 지날 즈음부터 반도체 디바이스에 필요하게 되는 최대 배선 전류 밀도는 2×1O6(A/㎠) 가까이 되는 것이 예상되어, 종래의 Cu 배선 등으로는 대응할 수 없다.The demand for miniaturization for semiconductor devices is increasing, and accordingly, the current density required for wiring needs to be increased. According to the International Semiconductor Technology Roadmap (2002), from 2005, the maximum wiring current density required for semiconductor devices is expected to be close to 2 x 10 6 (A / cm 2). Can't cope
이와 같은 문제점을 해결할 수 있는 배선 재료의 한 후보로서 카본나노튜브를 들 수 있다. 카본나노튜브의 최대 배선 전류 밀도는 109(A/㎠)대이며, Cu 배선의 1000배 가깝다. 또한, 그 전기 저항은 카본나노튜브 1개당이며 약 6㏀의 양자화 저항으로 되는 것이 관측되고 있다. 따라서, 카본나노튜브의 개수를 증가시킴으로써 저(低)저항 배선을 형성할 수 있다.Carbon nanotubes can be cited as candidates for wiring materials that can solve such problems. The maximum wiring current density of carbon nanotubes is in the range of 10 9 (A / cm 2) and about 1000 times of Cu wiring. It is also observed that the electrical resistance is about 6 kW quantization resistance per carbon nanotube. Therefore, low resistance wiring can be formed by increasing the number of carbon nanotubes.
또한, 카본나노튜브의 카이랄리티(chirality)를 제어함으로써, 반도체로 할 수 있고, 이것을 전계(電界) 효과 트랜지스터의 채널로서 사용하는 것도 검토되고 있다. 이와 같은 전계 효과 트랜지스터에서는 단위폭 당 컨덕턴스는 Si 기판에 형성한 N채널 트랜지스터의 수 배, P채널 트랜지스터의 10배 정도로 하고 있다.In addition, by controlling the chirality of carbon nanotubes, it is possible to form a semiconductor, and to use this as a channel of a field effect transistor has also been studied. In such a field effect transistor, the conductance per unit width is about several times that of an N-channel transistor formed on a Si substrate and about 10 times that of a P-channel transistor.
종래, 카본나노튜브로 이루어지는 배선을 형성하는 방법으로서, 열 CVD법 또는 플라스마 CVD법에 의해, 코발트, 니켈 또는 철 등의 촉매 금속의 표면으로부터 선택적으로 카본나노튜브를 성장시키는 방법이 있다.Conventionally, as a method of forming a wiring made of carbon nanotubes, there is a method of selectively growing carbon nanotubes from the surface of a catalyst metal such as cobalt, nickel or iron by thermal CVD or plasma CVD.
예를 들어, 일본국 공개특허2002-329723호 공보에는 촉매 금속의 패턴 위에 카본나노튜브를 수직 방향으로 CVD 성장시킴으로써, 카본나노튜브를 사용한 비어를 형성하는 방법이 기재되어 있다. 또한, 이 공보에는 수평 방향으로 전계를 인가하면서 카본나노튜브를 성장시킴으로써, 수평 방향으로 연장되는 배선을 형성하는 방법도 기재되어 있다.For example, Japanese Patent Laid-Open No. 2002-329723 discloses a method of forming vias using carbon nanotubes by CVD growing carbon nanotubes in a vertical direction on a pattern of a catalyst metal. This publication also describes a method of forming a wiring extending in the horizontal direction by growing carbon nanotubes while applying an electric field in the horizontal direction.
일본국 공개특허2002-118248호 공보에는 다음과 같은 수평 방향으로 연장되는 배선을 형성하는 방법이 기재되어 있다. 우선, 촉매 금속의 라인 형상 패턴을 형성한 후에, 그 위에 수직 성장 억제층을 형성한다. 이어서, 수직 성장 억제층 및 라인 형상 패턴에 동시에 개구부를 형성한다. 그리고, 개구부 내에서 대향한 패턴 사이에 카본나노튜브를 성장시킨다. 또한, 수직 성장 억제층을 선택적으로 형성하고, 라인 형상 패턴을 패터닝한 후에 카본나노튜브를 성장시키는 방법도 기재되어 있다.Japanese Laid-Open Patent Publication No. 2002-118248 discloses a method for forming a wiring extending in the horizontal direction as follows. First, after forming a line-shaped pattern of a catalyst metal, a vertical growth suppression layer is formed thereon. Subsequently, openings are simultaneously formed in the vertical growth suppression layer and the line-shaped pattern. Then, carbon nanotubes are grown between the opposing patterns in the openings. Also described is a method of selectively forming a vertical growth suppression layer and growing a carbon nanotube after patterning a line pattern.
또한, Wo1fgang Hoenlein(Jpn.J.Appl.Phys.Vol.41(2002)pp.4370-4374)에는 다마신(damascene) 프로세스를 응용한 카본나노튜브 배선이 도시되어 있지만, 그 형성 방법은 기재되어 있지 않다.Wo1fgang Hoenlein (Jpn. J. Appl. Phys. Vol. 41 (2002) pp. 4370-4374) also shows carbon nanotube wiring using a damascene process, but the formation method thereof is described. Not.
그러나, 일본국 공개특허2002-329723호 공보에 기재된 방법에서는 카본나노튜브의 성장 방향 및 길이의 제어가 곤란하다. 또한, 일본국 공개특허2002-118248호 공보에 기재된 개구부를 형성하는 방법에서는 수직 성장 억제층 및 촉매 금속의 라인 형상 패턴에 동시에 개구부를 형성할 필요가 있지만, Co, Ni 및 철 등의 촉매 금속과 수직 성장 억제층을 일련의 공정으로 에칭하는 것은 곤란하다. 특히 촉매 금속의 두께가 두꺼운 경우는 현저하다. 또한, 촉매 금속의 건식 에칭을 행하면, 그 부(副)생성물이 개구부 측면에 부착되고, 그곳에서 카본나노튜브가 성장할 우려도 있다. 또한, 수직 성장 억제층을 선택적으로 형성하는 방법에서는 카본나노튜브의 성장 방향을 제어하는 것이 곤란하다.However, in the method disclosed in Japanese Patent Laid-Open No. 2002-329723, it is difficult to control the growth direction and length of the carbon nanotubes. In addition, in the method of forming the opening described in JP-A-2002-118248, it is necessary to simultaneously form the opening in the vertical growth suppression layer and the line-shaped pattern of the catalyst metal. It is difficult to etch the vertical growth inhibition layer in a series of processes. In particular, the thickness of the catalyst metal is remarkable. In addition, when dry etching of the catalyst metal is carried out, the secondary product adheres to the side surface of the opening, and there is a concern that carbon nanotubes may grow there. In addition, in the method of selectively forming the vertical growth inhibiting layer, it is difficult to control the growth direction of the carbon nanotubes.
또한, 상기 논문에는 카본나노튜브를 성장시키는 방법에 대한 기재는 없다. 또한, 촉매 금속이 각 콘택트의 일부에 선택적으로 형성되어 있어, 이와 같은 구조를 얻기 위한 공정은 복잡해진다고 생각된다.In addition, there is no description of the method for growing carbon nanotubes in the paper. In addition, a catalyst metal is selectively formed in a part of each contact, and it is thought that the process for obtaining such a structure becomes complicated.
특허문헌 1 : 일본국 공개특허2002-329723호 공보Patent Document 1: Japanese Unexamined Patent Publication No. 2002-329723
특허문헌 2 : 일본국 공개특허2002-118248호 공보Patent Document 2: Japanese Unexamined Patent Publication No. 2002-118248
비특허문헌 1 : Wolfgang Hoenlein(Jpn.J.Appl.Phys.Vol.41(2002)pp.4370-4374)Non-Patent Document 1: Wolfgang Hoenlein (Jpn. J. Appl. Phys. Vol. 41 (2002) pp. 4370-4374)
본 발명의 제 1 목적은, 기판 표면에 평행한 방향으로 적절하게 연장되는 카본나노튜브로 이루어지는 배선을 구비한 반도체 장치 및 그 제조 방법을 제공함에 있다.A first object of the present invention is to provide a semiconductor device having a wiring made of carbon nanotubes which extends in a direction parallel to the surface of a substrate, and a manufacturing method thereof.
본 발명의 제 2 목적은, 기판 표면에 평행한 방향으로 적절하게 연장되는 카본나노튜브로 이루어지는 채널을 구비한 반도체 장치 및 그 제조 방법을 제공함에 있다.It is a second object of the present invention to provide a semiconductor device having a channel made of carbon nanotubes which extends in a direction parallel to the surface of a substrate and a method of manufacturing the same.
본원 발명자는 상기 과제를 해결하기 위해 예의(銳意) 검토를 거듭한 결과, 이하에 나타내는 발명의 다양한 형태에 도달하였다.MEANS TO SOLVE THE PROBLEM As a result of earnestly examining in order to solve the said subject, this inventor reached various aspects of the invention shown below.
본 발명에 따른 제 1 반도체 장치에서는 반도체 기판의 상방(上方)에, 그 내부에 홈이 형성된 절연막이 형성되어 있다. 그리고, 상기 홈 내에 카본나노튜브로 이루어지는 배선이 형성되어 있다.In the first semiconductor device according to the present invention, an insulating film having a groove formed therein is formed above the semiconductor substrate. A wiring made of carbon nanotubes is formed in the groove.
본 발명에 따른 제 2 반도체 장치는, 반도체 기판과, 상기 반도체 기판 표면에 형성된 복수의 반도체 소자와, 상기 복수의 반도체 소자끼리를 접속하는 다층 배선을 갖는다. 그리고, 상기 다층 배선 중 상기 반도체 기판 표면에 평행한 방향으로 연장되는 부분의 적어도 일부는, 외부에 노출된 카본나노튜브에 의해 구성되어 있다.The 2nd semiconductor device which concerns on this invention has a semiconductor substrate, the some semiconductor element formed in the surface of the said semiconductor substrate, and the multilayer wiring which connects these some semiconductor elements. At least a part of the multilayer wiring extending in a direction parallel to the surface of the semiconductor substrate is constituted by carbon nanotubes exposed to the outside.
본 발명에 따른 제 1 반도체 장치의 제조 방법에서는 반도체 기판의 상방에 촉매 금속을 함유하는 복수의 기점(起点) 패턴을 형성한 후, 상기 기점 패턴을 덮는 절연막을 형성한다. 이어서, 상기 절연막에, 양단(兩端)으로부터 상기 기점 패턴의 측면이 노출되는 홈을 형성한다. 이어서, 상기 홈 내에 도전성(導電性) 카이랄리티를 구비한 카본나노튜브를 성장시킴으로써 배선을 형성한다. 그리고, 상기 카본나노튜브를 덮는 층간절연막을 형성한다.In the manufacturing method of the 1st semiconductor device which concerns on this invention, after forming several starting point pattern containing a catalyst metal above a semiconductor substrate, the insulating film which covers the said starting point pattern is formed. Subsequently, grooves are formed in the insulating film to expose side surfaces of the starting point patterns from both ends. Subsequently, a wiring is formed by growing a carbon nanotube having conductive chirality in the groove. An interlayer insulating film covering the carbon nanotubes is formed.
본 발명에 따른 제 2 반도체 장치의 제조 방법에서는 반도체 기판의 상방에 촉매 금속을 함유하는 적어도 2개의 기점 패턴을 형성한 후, 상기 기점 패턴을 덮는 절연막을 형성한다. 이어서, 상기 절연막에, 양단으로부터 상기 기점 패턴의 측면이 노출되는 홈을 형성한다. 그리고, 상기 홈 내에 반도체의 카이랄리티를 구비한 카본나노튜브를 성장시킴으로써 채널을 형성한다.In the manufacturing method of the second semiconductor device according to the present invention, after forming at least two starting point patterns containing the catalyst metal above the semiconductor substrate, an insulating film covering the starting point pattern is formed. Subsequently, grooves are formed in the insulating film to expose side surfaces of the starting pattern from both ends. The channel is formed by growing carbon nanotubes having chirality of a semiconductor in the groove.
도 1의 (a)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.1A is a plan view showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
도 1의 (b)는 도 1의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 2의 (a)는 도 1의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 2A is a plan view illustrating a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 1A.
도 2의 (b)는 도 2의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 3의 (a)는 도 2의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 3A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment after FIG. 2A.
도 3의 (b)는 도 3의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 4의 (a)는 도 3의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.4A is a plan view illustrating the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 3A.
도 4의 (b)는 도 4의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 5의 (a)는 도 4의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 5A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment after FIG. 4A.
도 5의 (b)는 도 5의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 5B is a cross-sectional view taken along the line I-I of FIG. 5A. FIG.
도 6의 (a)는 도 5의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.6A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment, following FIG. 5A.
도 6의 (b)는 도 6의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 7의 (a)는 도 6의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 7A is a plan view illustrating the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 6A.
도 7의 (b)는 도 7의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 7B is a cross-sectional view taken along the line I-I of FIG. 7A. FIG.
도 8의 (a)는 도 7의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 8A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment following FIG. 7A.
도 8의 (b)는 도 8의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 8B is a cross-sectional view taken along the line I-I in FIG. 8A. FIG.
도 9의 (a)는 도 8의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 9A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment following FIG. 8A.
도 9의 (b)는 도 9의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 9B is a cross-sectional view taken along the line I-I of FIG. 9A. FIG.
도 10의 (a)는 도 9의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.(A) is a top view which shows the manufacturing method of the semiconductor device which concerns on FIG. 9 (a), according to 1st Example.
도 10의 (b)는 도 10의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 10B is a cross-sectional view taken along the line I-I of FIG. 10A. FIG.
도 11은 제 1 실시예를 적용하여 제조한 반도체 장치의 구조를 나타내는 단면도.Fig. 11 is a sectional view showing the structure of a semiconductor device manufactured by applying the first embodiment.
도 12의 (a)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.12A is a plan view showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
도 12의 (b)는 도 12의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 12B is a cross-sectional view taken along the line I-I in FIG. 12A. FIG.
도 13의 (a)는 도 12의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 13A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 12A.
도 13의 (b)는 도 13의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 13B is a cross-sectional view taken along the line I-I in FIG. 13A. FIG.
도 14의 (a)는 도 13의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 14A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 13A.
도 14의 (b)는 도 14의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 15의 (a)는 도 14의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 15A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 14A.
도 15의 (b)는 도 15의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 15B is a cross-sectional view taken along the line I-I in FIG. 15A. FIG.
도 16의 (a)는 도 15의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.16A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 15A.
도 16의 (b)는 도 16의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 16B is a cross-sectional view taken along the line I-I of FIG. 16A. FIG.
도 17의 (a)는 성장 억제막(21)이 형성된 예를 나타내는 평면도.FIG. 17A is a plan view illustrating an example in which the
도 17의 (b)는 도 17의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 17B is a cross-sectional view taken along the line I-I of FIG. 17A. FIG.
도 18의 (a)는 단면 형상이 역(逆)테이퍼 형상의 도트 패턴(23)이 형성된 예를 나타내는 평면도.18A is a plan view showing an example in which a cross-sectional shape of a
도 18의 (b)는 도 18의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 18B is a cross-sectional view taken along the line I-I in FIG. 18A. FIG.
도 19의 (a)는 산화 방지막(22)이 형성된 예를 나타내는 평면도.19A is a plan view illustrating an example in which the
도 19의 (b)는 도 19의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 19B is a cross-sectional view taken along the line I-I in FIG. 19A. FIG.
도 20의 (a)는 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.20A is a plan view showing a method of covering the surface of a
도 20의 (b)는 도 20의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 20B is a cross-sectional view taken along the line I-I of FIG. 20A. FIG.
도 21의 (a)는 도 20의 (a)에 이어, 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.FIG. 21A is a plan view illustrating a method of covering the surface of the
도 21의 (b)는 도 21의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the II line in (a) of FIG.
도 22의 (a)는 도 21의 (a)에 이어, 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.(A) is a top view which shows the method of covering the surface of the
도 22의 (b)는 도 22의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the II line in (a) of FIG.
도 23의 (a)는 도 22의 (a)에 이어, 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.(A) is a top view which shows the method of covering the surface of the
도 23의 (b)는 도 23의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 23B is a cross-sectional view taken along the line I-I of FIG. 23A. FIG.
도 24의 (a)는 다마신법(damascene法)을 채용한 예를 나타내는 평면도.FIG. 24A is a plan view illustrating an example in which the damascene method is employed. FIG.
도 24의 (b)는 도 24의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 25의 (a)는 도 24의 (a)에 이어, 다마신법을 채용한 예를 나타내는 평면도.(A) is a top view which shows the example which employ | adopted the damascene method following FIG. 24 (a).
도 25의 (b)는 도 25의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 25B is a cross-sectional view taken along the line I-I in FIG. 25A. FIG.
도 26의 (a)는 도 25의 (a)에 이어, 다마신법을 채용한 예를 나타내는 평면도.(A) is a top view which shows the example which employ | adopted the damascene method following FIG. 25 (a).
도 26의 (b)는 도 26의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.
도 27의 (a)는 도 26의 (a)에 이어, 다마신법을 채용한 예를 나타내는 평면도.(A) is a top view which shows the example which employ | adopted the damascene method following FIG. 26 (a).
도 27의 (b)는 도 27의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 27B is a cross-sectional view taken along the line I-I in FIG. 27A. FIG.
도 28은 층간절연막을 제거한 예를 나타내는 단면도.28 is a cross-sectional view illustrating an example in which an interlayer insulating film is removed.
도 29의 (a)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.29A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment of the present invention.
도 29의 (b)는 도 29의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 30의 (a)는 도 29의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.30A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 29A.
도 30의 (b)는 도 30의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 31의 (a)는 도 30의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.(A) is a top view which shows the manufacturing method of the semiconductor device which concerns on 3rd Example following FIG. 30 (a).
도 31의 (b)는 도 31의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 32의 (a)는 도 31의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 32A is a plan view illustrating a method of manufacturing a semiconductor device according to the third embodiment following FIG. 31A.
도 32의 (b)는 도 32의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 33의 (a)는 도 32의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.33A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 32A.
도 33의 (b)는 도 33의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire of (a) of FIG.
도 34의 (a)는 도 33의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 34A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 33A.
도 34의 (b)는 도 34의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 35의 (a)는 도 34의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 35A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 34A.
도 35의 (b)는 도 35의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 36의 (a)는 도 35의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.36A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 35A.
도 36의 (b)는 도 36의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 37의 (a)는 도 36의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 37A is a plan view illustrating a method for manufacturing a semiconductor device according to the third embodiment following FIG. 36A.
도 37의 (b)는 도 37의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 38의 (a)는 도 37의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 38A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment following FIG. 37A.
도 38의 (b)는 도 38의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 39의 (a)는 도 38의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 39A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment following FIG. 38A.
도 39의 (b)는 도 39의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 40의 (a)는 도 39의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.40A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 39A.
도 40의 (b)는 도 40의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 41은 게이트 전극(58) 위에 촉매 금속층(67)이 형성된 예를 나타내는 단면도.41 is a cross-sectional view illustrating an example in which a
도 42는 게이트 전극(58) 위에 촉매 금속층(67)이 형성된 반도체 장치를 나타내는 단면도.42 is a cross-sectional view of a semiconductor device in which a
도 43의 (a)는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.43A is a plan view showing a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
도 43의 (b)는 도 43의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 44의 (a)는 도 43의 (a)에 이어, 제 4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 44A is a plan view illustrating the method of manufacturing the semiconductor device according to the fourth embodiment following FIG. 43A.
도 44의 (b)는 도 44의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 45의 (a)는 도 44의 (a)에 이어, 제 4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.45A is a plan view illustrating the method of manufacturing the semiconductor device according to the fourth embodiment following FIG. 44A.
도 45의 (b)는 도 45의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 46의 (a)는 백(back)게이트 구조를 채용한 예를 나타내는 평면도.46A is a plan view illustrating an example in which a back gate structure is adopted.
도 46의 (b)는 도 46의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.
도 47의 (a)는 인버터를 나타내는 블록도.Fig. 47A is a block diagram showing an inverter.
도 47의 (b)는 인버터를 나타내는 배치도.Fig. 47B is a layout view showing the inverter.
도 47의 (c)는 인버터를 나타내는 회로도.Fig. 47C is a circuit diagram showing an inverter.
도 48은 인버터의 형성 방법을 나타내는 단면도.48 is a cross-sectional view illustrating a method of forming an inverter.
도 49는 산소 블록막(86)이 형성된 예를 나타내는 단면도.Fig. 49 is a sectional view showing an example in which the
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 다만, 여기서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다.Best Modes for Carrying Out the Invention Embodiments of the present invention will now be described in detail with reference to the accompanying drawings. However, here, for the sake of convenience, the cross-sectional structure of the semiconductor device will be described together with the manufacturing method thereof.
(제 1 실시예)(First embodiment)
우선, 본 발명의 제 1 실시예에 대해서 설명한다. 도 1의 (a) 및 도 1의 (b)~도 10의 (a) 및 도 10의 (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다. 또한, 도 1의 (b)~도 10의 (b)는 각각 도 1의 (a)~도 10의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도이다.First, the first embodiment of the present invention will be described. 1 (a) and 1 (b) to 10 (a) and 10 (b) are diagrams showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of process. In addition, FIG.1 (b)-FIG.10 (b) are sectional drawing along the II line of FIG.1 (a)-FIG.10 (a), respectively.
본 실시예에서는 우선, 도 1의 (a) 및 도 1의 (b)에 나타낸 바와 같이, 반도체 기판(1) 위에 예를 들어 TEOS(tetraethylorthosilicate)를 사용하여 Si 산화막(2)을 형성한다. 이어서, Si 산화막(2) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(3)을 형성한다. 촉매 금속으로서는 예를 들어 코발트(Co), 니켈(Ni) 또는 철(Fe) 등을 들 수 있다. 도트 패턴(3)을 형성하는 위치는, 형성하고자 하는 배선의 단부 및 굴곡부 등으로 한다. 이것은, 카본나노튜브는 대부분의 경우 촉매 금속의 패턴간의 최단 거리를 직선적으로 성장하기 때문이다. 또한, 도트 패턴(3)의 높이 및 폭 등의 단면 형상은, 형성하고자 하는 배선의 굵기(카본나노튜브의 개수), 즉 형성하고자 하는 배선에 요구되는 저항에 따라 결정한다. 또한, 도트 패턴(3) 측면은 반드시 수직일 필요는 없고, 순(順)테이퍼 형상 또는 역(逆)테이퍼 형상일 수도 있다.In this embodiment, first, as shown in Figs. 1A and 1B, an
이어서, 도 2의 (a) 및 도 2의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(3)을 덮는 층간절연막(4)을 형성한 후, 그 표면을 CMP(Chemical Mechanical Polishing) 등에 의해 평탄화한다.Subsequently, as shown in FIGS. 2A and 2B, after forming the
그 후, 도 3의 (a) 및 도 3의 (b)에 나타낸 바와 같이, 층간절연막(4)의 배선을 형성하고자 하는 위치에, 예를 들어 건식 에칭에 의해 홈(4a)을 형성한다. 이 때, 홈(4a)의 양단(兩端)에 도트 패턴(3) 측면이 노출되도록 한다. 도트 패턴(3) 측면이 카본나노튜브의 성장의 기점으로 되기 때문이다. 또한, 홈(4a)을 형성할 때의 위치 맞춤 정밀도를 고려하여, 홈(4a)의 양단이 도트 패턴(3)의 상면(上面)에 위치하도록 설계하는 것이 바람직하다. 즉 홈(4a)으로부터 도트 패턴(3)이 약간 노출되도록 설계하는 것이 바람직하다. 이와 같이 설계함으로써, 약간의 위치 어긋남이 발생한다고 하여도, 도트 패턴(3) 측면을 확실하게 노출시킬 수 있다.After that, as shown in Figs. 3A and 3B, the
또한, 홈(4a)의 형성 후에 도트 패턴(3) 측면에 폴리머나 촉매 금속의 산화물 등이 부착되어 있는 경우에는 필요에 따라 등방성(等方性) 에칭(플라스마 처리 또는 습식 처리 등)을 행하는 것이 바람직하다.In addition, in the case where an oxide of a polymer, a catalyst metal, or the like adheres to the
그 후, 도 4의 (a) 및 도 4의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(3)을 기점으로 하여, 카이랄리티(기하(幾何) 구조)가 암체어(armchair)형 카본나노튜브(5)를 성장시킨다. 이 때, 대부분의 카본나노튜브(5)는 대향하는 도트 패턴(3) 사이에 성장하지만, 일부의 카본나노튜브(5)는 도트 패턴(3)의 상면으로부터 상방으로 성장한다.After that, as shown in Figs. 4A and 4B, the chirality (geometric structure) is obtained by thermal CVD or plasma CVD with the
이어서, 도 5의 (a) 및 도 5의 (b)에 나타낸 바와 같이, 나중에 행하는 CMP 시의 손상으로부터 카본나노튜브(5)를 보호하는 보호막(6)을 형성한다. 보호막(6)은 적어도 홈(4a)을 매립하는 정도, 즉 적어도 도트 패턴(3) 사이의 카본나노튜브(5)를 덮는 정도로 형성하는 것이 바람직하다. 보호막(6)으로서는 카본나노튜브(5)의 산화를 회피하기 위해서, 실리콘 질화막 또는 도전막을 형성하는 것이 바람직하다. 또한, 절연막을 스퍼터링법으로 형성할 수도 있다. 또한, 카본나노튜브(5)의 산화에 주의하는 것이면, 보호막(6)으로서 실리콘 산화막을 사용할 수도 있다.Subsequently, as shown in Figs. 5A and 5B, a protective film 6 is provided to protect the
또한, 카본나노튜브(5)가 CMP에 대하여 충분한 강도를 구비하고 있는 경우에는 보호막(6)을 형성하지 않을 수도 있다.In addition, when the
이어서, 도 6의 (a) 및 도 6의 (b)에 나타낸 바와 같이, 도트 패턴(3)이 노출될 때까지, 층간절연막(4), 카본나노튜브(5) 및 보호막(6)을 CMP 등에 의해 제거한다.Subsequently, as shown in FIGS. 6A and 6B, the
이어서, 도 7의 (a) 및 도 7의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 전면(全面)에 층간절연막(7)을 형성한다. 여기까지의 공정으로 1층째의 카본나노튜브 배선을 형성하는 일련의 공정이 완료된다.Subsequently, as shown in FIGS. 7A and 7B, for example, an
그 후, 도 8의 (a) 및 도 8의 (b)에 나타낸 바와 같이, 층간절연막(7)에 도트 패턴(3)까지 도달하는 개구부(비어 홀)(7a)를 형성한다. 다만, 개구부(7a)를 모든 도트 패턴(3) 위에 형성할 필요는 없다.Thereafter, as shown in FIGS. 8A and 8B, openings (via holes) 7a reaching the
이어서, 도 9의 (a) 및 도 9의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(3)을 기점으로 하여 카본나노튜브(8)를 수직 방향으 로 성장시킨다.Subsequently, as shown in FIGS. 9A and 9B, the
이어서, 도 10의 (a) 및 도 10의 (b)에 나타낸 바와 같이, CMP 등에 의해 카본나노튜브(8)의 층간절연막(7)으로부터 돌출되어 있는 부분을 제거한다. 이 결과, 개구부(7a) 내에 비어가 매립된 구조를 얻을 수 있다.Subsequently, as shown in FIGS. 10A and 10B, portions protruding from the
그 후, 2층째 이후의 배선 등을 동일한 공정에 의해 형성하여 반도체 장치를 완성시킨다.Thereafter, wirings and the like after the second layer are formed by the same process to complete the semiconductor device.
이와 같은 제 1 실시예에 의하면, 높은 정밀도로 원하는 위치에 카본나노튜브로 이루어지는 배선을 용이하게 형성할 수 있다.According to this first embodiment, a wiring made of carbon nanotubes can be easily formed at a desired position with high precision.
또한, 상술한 바와 같이, 도트 패턴(3)의 형상은 형성하고자 하는 배선에 요구되는 저항에 기초하여 결정하는 것이 바람직하지만, 홈(4a)의 폭 및 높이도 그 배선의 저항에 기초하여 결정하는 것이 바람직하다. 홈(4a) 내에 형성되는 카본나노튜브(5)는 그 성장 조건에 의해 그 단위 면적당 개수나 그 도전성(導電性) 등의 특성이 변화된다. 따라서, 요구되는 저항을 얻을 수 있도록, 홈(4a)의 형상 및 카본나노튜브(5)의 성장 조건을 결정하는 것이 바람직하다. 또한, 도트 패턴(3)의 폭 및 홈(4a)의 폭에 대해서는 어느 쪽이 두꺼울 수도 있고, 또한, 동등한 폭으로 되어 있을 수도 있다.As described above, the shape of the
제 1 실시예를 적용하여 제조한 반도체 장치의 구조는 예를 들어 도 11에 나타낸 바와 같은 것으로 된다. 즉, 반도체 기판(101) 표면에 MOS 트랜지스터(102) 및 커패시터(103) 등이 형성되고, 이들을 덮도록 층간절연막(104)이 형성되어 있다. 층간절연막(104)에는 MOS 트랜지스터(102) 및 커패시터(103) 등의 전극까지 도달하는 개구부가 형성되고, 그 내부에 W플러그(105)가 형성되어 있다. 그리고, 층간절연막(104) 위 및 상방에 촉매 금속을 함유하는 복수의 기점 패턴(106) 및 카본나노튜브로 이루어지는 복수의 배선(107) 및 비어(108)가 형성되어 있다. 또한, 패드층(109)은 예를 들어 배리어 메탈막(109a), Al막(109b) 및 배리어 메탈막(109c)으로 구성되어 있다.The structure of the semiconductor device manufactured by applying the first embodiment is, for example, as shown in FIG. That is, the
(제 2 실시예)(Second embodiment)
다음으로, 본 발명의 제 2 실시예에 대해서 설명한다. 제 2 실시예에서는 카본나노튜브로 이루어지는 배선 및 비어를 동시에 형성한다. 도 12의 (a) 및 도 12의 (b)~도 16의 (a) 및 도 16의 (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다.Next, a second embodiment of the present invention will be described. In the second embodiment, wirings and vias made of carbon nanotubes are simultaneously formed. 12A, 12B, 16A, 16B, and 16B are diagrams showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
제 2 실시예에서는 제 1 실시예와 동일하게 도트 패턴(3) 형성까지의 공정을 행한 후, 도 12의 (a) 및 도 12의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(3)을 덮는 층간절연막(14)을 형성한다. 이어서, 그 표면을 CMP 등에 의해 평탄화한다. 그 후, 층간절연막(14)의 배선을 형성하고자 하는 위치에 예를 들어 건식 에칭에 의해 홈(14a)을 형성한다. 이 때, 홈(14a)의 양단으로부터, 도트 패턴(3) 측면뿐만 아니라 상면이 노출되도록 한다. 도트 패턴(3) 상면이 비어용 카본나노튜브의 성장 기점으로 되기 때문이다. 또한, 홈(14a)을 형성할 때의 위치 맞춤 정밀도를 고려하여, 홈(14a)의 양단이 도트 패턴(3)의 상면에 위치하도록 설계하는 것이 바람직하다. 즉, 상면이 노출되는 도트 패턴(3)을 층간절연막(14)이 약간 덮도록 설계하는 것이 바람직하다. 이와 같이 설계함으로써, 약간의 위치 어긋남이 발생한다고 하여도, 비어의 형성에 충분한 면적을 확실하게 노출시킬 수 있다. 다만, 제 1 실시예에서의 개구부(7a)와 동일하게 모든 도트 패턴(3)의 상면을 노출시킬 필요는 없다.In the second embodiment, after performing the steps up to the
또한, 홈(14a)의 형성 후에 도트 패턴(3) 측면에 폴리머나 촉매 금속의 산화물 등이 부착되어 있는 경우에는 제 1 실시예와 동일하게 필요에 따라 등방성 에칭을 행하는 것이 바람직하다.In addition, when the
그 후, 도 13의 (a) 및 도 13의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(3)을 기점으로 하여 카본나노튜브(15)를 성장시킨다. 이 때, 카본나노튜브(15)는 대향하는 도트 패턴(3) 사이에 성장하는 동시에 도트 패턴(3)의 상면으로부터 수직 방향으로 성장한다.Thereafter, as shown in FIGS. 13A and 13B, the
이어서, 도 14의 (a) 및 도 14의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 전면에 층간절연막(16)을 형성하고, CMP 등에 의해 카본나노튜브(15)의 층간절연막(16)으로부터 돌출되어 있는 부분을 제거한다. 이 결과, 층간절연막(14 및 16)으로 이루어지는 층 중에 비어가 형성된 구조를 얻을 수 있다.Subsequently, as shown in FIGS. 14A and 14B, for example, an
이어서, 도 15의 (a) 및 도 15의 (b)에 나타낸 바와 같이, 2층째 이후의 배선을 형성하기 위해 필요한 개소(個所)에 촉매 금속으로 이루어지는 도트 패턴(17)을 형성한다.Next, as shown to Fig.15 (a) and FIG.15 (b), the
이어서, 도 16의 (a) 및 도 16의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(17)을 덮는 층간절연막(18)을 형성한 후, 그 표면을 CMP 등에 의해 평탄화한다.Subsequently, as shown in Figs. 16A and 16B, after forming the
그 후, 2층째 이후의 배선 등을 동일한 공정에 의해 형성하여 반도체 장치를 완성시킨다.Thereafter, wirings and the like after the second layer are formed by the same process to complete the semiconductor device.
이와 같은 제 2 실시예에 의하면, 보호막(6)을 형성하는 공정 및 이것에 부수되는 공정이 불필요하기 때문에, 공정 수를 저감할 수 있다.According to this second embodiment, since the step of forming the protective film 6 and the step accompanying it are unnecessary, the number of steps can be reduced.
또한, 제 1 실시예에서는 도트 패턴(3) 사이에 카본나노튜브(5)를 성장시킬 때에 상방으로도 카본나노튜브(5)가 불필요하게 성장하기 때문에, 이것을 제거하고 있지만, 카본나노튜브(5)를 성장시키는 전에 상방으로 카본나노튜브(5)가 성장하지 않도록 할 수도 있다. 예를 들어 도 17의 (a) 및 도 17의 (b)에 나타낸 바와 같이, 도트 패턴(3) 위에 카본나노튜브(5)의 성장을 억제하는 성장 억제막(21)을 형성할 수도 있다. 성장 억제막(21)으로서는 홈(4a)의 형성 시에 층간절연막(4)과 동시에 에칭되지 않고, 또한 카본나노튜브(5)의 성장을 억제할 수 있는 막이면, 즉, 층간절연막(4)에 대한 에칭 선택비가 있고, 또한 카본나노튜브의 촉매 작용이 없는 막이면, 도전막 및 절연막 중 어느 것을 형성할 수도 있다. 이와 같은 도전막으로서는 Al막, Ti막, TiN막 등을 들 수 있고, 절연막으로서는 Si 질화막, 알루미늄막 등을 들 수 있다.In the first embodiment, since the
이와 같은 성장 억제막(21)을 사용하는 경우에는 도트 패턴(3)의 원료막 및 성장 억제막(21)의 원료막을 순차 형성한 후, 이들을 패터닝하면 된다. 또한, 비어를 형성하기 위해서는, 예를 들어 층간절연막(7)에 개구부(비어 홀)(7a)를 형성한 후에 이어서 성장 억제막(21)에도 개구부를 형성하면 된다. 다만, 성장 억제막(21)에 개구부를 형성할 때에는 층간절연막(7)이 에칭되지 않는 조건을 채용하는 것이 바람직하다.What is necessary is just to form the raw material film of the
또한, 성장 억제막(21)을 사용하는 경우에는 도 18의 (a) 및 도 18의 (b)에 나타낸 바와 같이, 카본나노튜브의 성장 기점으로 되는 도트 패턴(23)의 단면 형상을 역테이퍼 형상, 즉 하방(下方)일수록 가는 형상으로 하는 것이 바람직하다. 이와 같은 형상의 도트 패턴(23)을 사용하면, 그 사이에 성장하는 카본나노튜브(25)가 상방으로 돌출되기 어려워져, 그 후의 가공이 한층 더 용이해진다. 카본나노튜브는 촉매 금속 표면에 대하여 수직으로 성장하기 쉽지만, 예를 들어 도 4의 (b)에 나타낸 바와 같이, 일부는 이 방향으로부터 경사진 방향으로 성장한다. 이와 같은 성질을 예상한 후에, 미리 도트 패턴의 단면 형상을 역테이퍼 형상으로 하여 두면, 카본나노튜브의 성장 방향을 횡(橫)방향 또는 그것보다도 하방의 방향으로 할 수 있고, 상방으로 돌출된 부분을 나중에 제거할 필요가 없어진다. 또한, 이와 같은 역테이퍼 형상의 도트 패턴은 성장 억제층을 사용하지 않은 경우에도 유효하지만, 성장 억제층을 사용하는 경우에 보다 효과적으로 작용한다.In the case where the
이와 같은 역테이퍼 형상의 도트 패턴은 예를 들어 원료막의 에칭 조건의 조정에 의해, 에칭 중 패턴 측벽에 대한 재부착물이 생기기 어렵게 되어, 횡방향으로의 에칭을 촉진시킴으로써 형성할 수 있다. 또한, 후술한 바와 같은 다마신법을 채용하고, 또한 도트 패턴용 개구부의 단면 형상을 순테이퍼 형상으로서도 형성할 수 있다.Such an inverted tapered dot pattern can be formed by, for example, adjusting the etching conditions of the raw material film so that reattachments to the pattern sidewalls are less likely to occur during the etching, thereby promoting etching in the lateral direction. In addition, the damascene method described below can be adopted, and the cross-sectional shape of the opening portion for a dot pattern can also be formed as a forward taper shape.
또한, 카본나노튜브(5)를 형성한 후에 이것이 노출된 상태에서 층간절연막(7)을 산화성 분위기 하에서 형성하면, 카본나노튜브(5)가 산화될 우려가 있다. 이와 같은 경우, 도 19의 (a) 및 도 19의 (b)에 나타낸 바와 같이, 층간절연막(7)의 형성 전에 산화 방지막(22)을 형성하는 것이 바람직하다. 산화 방지막(22)으로서는 예를 들어 Si 질화막 등의 환원성 분위기 하에서 CVD법에 의해 형성할 수 있는 막, 및 스퍼터링법에 의해 형성할 수 있는 절연막(예를 들어 알루미늄막, 티타니아막, Si 산화막) 및 도전막(Ti막, Al막) 등을 들 수 있다.In addition, if the
또한, 도트 패턴(3) 표면을 촉매 금속으로 이루어지는 막으로 덮을 수도 있다. 여기서, 이와 같은 막의 형성 방법 및 그 효과에 대해서 도 20의 (a) 및 도 20의 (b)~도 23의 (a) 및 도 23의 (b)를 참조하면서 설명한다.In addition, the surface of the
우선, 도트 패턴(3)의 원료막 및 촉매 금속막을 Si 산화막(2) 위에 순차적으로 형성한 후, 이것들을 패터닝함으로써, 도 20의 (a) 및 도 20의 (b)에 나타낸 바와 같이, 도트 패턴(3) 및 촉매 금속막(31)을 형성한다. 촉매 금속막(31)은 예를 들어 Co, Ni 또는 Fe 등으로 이루어진다.First, the raw material film and the catalyst metal film of the
이어서, 도 21의 (a) 및 도 21의 (b)에 나타낸 바와 같이, 촉매 금속막(31)과 동종(同種)의 금속으로 이루어지는 촉매 금속막(32)을 예를 들어 CVD법, PVD법 또는 도금법 등에 의해 전면(全面)에 형성한다.Next, as shown in Figs. 21A and 21B, the
이어서, 도 22의 (a) 및 도 22의 (b)에 나타낸 바와 같이, 촉매 금속막(31 및 32)에 대하여 이방성 에칭을 실시함으로써, 이것들을 도트 패턴(3)의 주위에만 잔존시킨다.Subsequently, as shown in FIGS. 22A and 22B, the anisotropic etching is performed on the
그 후, 도 23의 (a) 및 도 23의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일하게 층간절연막(4)을 형성한 후, 홈(4a)을 형성한다.Thereafter, as shown in Figs. 23A and 23B, the
이와 같은 방법에 의하면, 카본나노튜브는 촉매 금속막(31 및 32)을 기점으로 하여 성장하기 때문에, 도트 패턴(3)은 촉매 금속 이외의 재료로 형성되어 있을 수도 있다. Co, Ni 및 Fe의 건식 에칭은 용이하다고 할 수 없고, 이들로 이루어지는 도트 패턴(3)을 원하는 형상으로 하는 것은 비교적 곤란하다. 이에 대하여, 촉매 금속막(31 및 32)을 사용하면, 도트 패턴(3)의 재료로서, 가공이 비교적 용이한 Al, TiN, 절연물 등을 사용할 수 있기 때문에, 원하는 형상을 얻기 쉽다. 도트 패턴(3)의 형상은 이것을 기점으로 하는 카본나노튜브의 성장 방향에 영향을 미치기 때문에, 도트 패턴(3)을 높은 정밀도로 형성할 수 있는 것은 상당히 유용하다. 또한, Ti로 이루어지는 도트 패턴(3)을 형성한 경우에는 카본나노튜브와 도트 패턴(3)의 오믹 콘택트를 얻을 수도 있다.According to this method, since the carbon nanotubes grow from the
또한, 촉매 금속막(31 및 32)을 사용하는 경우, 도트 패턴(3)을 복수층으로 이루어지는 것으로 할 수도 있다. 예를 들어 도트 패턴(3)의 구조를 Al로 이루어지는 기부(基部)를 Ti막이 덮는 것으로 할 수도 있다. 이 구조의 경우, Al을 사용함으로써 가공이 용이하다는 이점과, Ti를 사용함으로써 오믹 콘택트를 확보할 수 있다는 이점을 동시에 얻을 수 있다.In addition, when using the
또한, 도트 패턴은 상술한 바와 같은 원료막의 형성 및 그 패터닝이라는 방법뿐만 아니라, 다마신법에 의해 형성할 수도 있다. 이 방법에 대해서, 도 24의 (a) 및 도 24의 (b)~도 27의 (a) 및 도 27의 (b)를 참조하면서 설명한다.The dot pattern can be formed by the damascene method as well as the method of forming and patterning the raw material film as described above. This method will be described with reference to FIGS. 24A and 24B to 27A and 27B.
이 방법에서는 우선, 도 24의 (a) 및 도 24의 (b)에 나타낸 바와 같이, Si 산화막(2) 위에 절연막(41)을 형성한 후, 이것의 도트 패턴을 형성할 예정인 부위 에 개구부(41a)를 형성한다. 절연막(41)으로서는, 예를 들어 Si 산화막(2)에 대하여 에칭 선택비가 있는 것을 사용하는 것이 바람직하다.In this method, first, as shown in Figs. 24A and 24B, the insulating
이어서, 도 25의 (a) 및 도 25의 (b)에 나타낸 바와 같이, 개구부(41a)를 매립하도록 하여 촉매 금속막(42)을 전면에 형성한다. 촉매 금속막(42)은 예를 들어 CVD법, PVD법, 도금법 등에 의해 형성할 수 있다.Next, as shown in FIGS. 25A and 25B, the
이어서, 도 26의 (a) 및 도 26의 (b)에 나타낸 바와 같이, 개구부(41a) 내의 촉매 금속막(42)의 높이가 원하는 높이가 될 때까지 CMP 등에 의한 평탄화를 행한다. 또한, 절연막(41)의 두께를 형성하고자 하는 도트 패턴의 높이로 하면, 절연막(41)이 노출된 시점에서 평탄화를 종료할 수 있다.Next, as shown in FIGS. 26A and 26B, planarization by CMP or the like is performed until the height of the
그 후, 도 27의 (a) 및 도 27의 (b)에 나타낸 바와 같이, 전면에 층간절연막(43)을 형성하면, 도 2의 (a) 및 도 2의 (b)에 나타내는 상태와 동등한 상태가 된다.After that, as shown in Figs. 27A and 27B, when the
이와 같은 다마신법을 채용하면, Co, Ni 및 Fe 등의 건식 에칭이 비교적 곤란한 재료를 사용하는 경우에도 비교적 용이하게 원하는 형상의 도트 패턴을 형성할 수 있다.By adopting such a damascene method, a dot pattern having a desired shape can be formed relatively easily even when a material which is relatively difficult to dry etching such as Co, Ni, and Fe is used.
또한, 배선 및 비어를 구성하는 카본나노튜브의 강도가 충분히 강한 경우에는 도 28에 나타낸 바와 같이, 배선 사이에 층간절연막을 형성하지 않을 수도 있다. 즉, 촉매 금속을 함유하는 복수의 기점 패턴(106) 및 카본나노튜브로 이루어지는 복수의 배선(107) 및 비어(108)가 노출되어 있을 수도 있다. 이와 같은 구조는 도 11과 동일한 적층 구조를 구축한 후에 예를 들어 불산계의 약액을 사용한 등 방성 습식 에칭을 행함으로써 얻을 수 있다. 다만, 층간절연막(104)은 잔존시켜 둘 필요가 있기 때문에, 층간절연막(104)을 덮는 Si 질화막 등으로 이루어지는 에칭 스토퍼층(110)을 형성하여 두는 것이 바람직하다.In addition, when the strength of the carbon nanotubes constituting the wiring and the via is sufficiently strong, an interlayer insulating film may not be formed between the wirings as shown in FIG. That is, the plurality of
(제 3 실시예)(Third embodiment)
다음으로, 본 발명의 제 3 실시예에 대해서 설명한다. 본 실시예에서는 지그재그형 카본나노튜브로 이루어지는 채널을 갖는 전계(電界) 효과 트랜지스터를 형성한다. 도 29의 (a) 및 도 29의 (b)~도 40의 (a) 및 도 40의 (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다. 또한, 도 29의 (b)~도 40의 (b)는 각각 도 29의 (a)~도 40의 (a) 중의 II-II선에 따른 단면도이다.Next, a third embodiment of the present invention will be described. In this embodiment, a field effect transistor having a channel made of zigzag carbon nanotubes is formed. 29A and 29B to 40A and 40B are diagrams showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention in the order of process. 29 (b) to 40 (b) are cross-sectional views taken along the line II-II in FIGS. 29 (a) to 40 (a), respectively.
제 3 실시예에서는 우선, 도 29의 (a) 및 도 29의 (b)에 나타낸 바와 같이, 반도체 기판(51) 위에 예를 들어 TEOS를 사용하여 Si 산화막(52)을 형성한다. 이어서, Si 산화막(52) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(53)을 형성한다. 촉매 금속으로서는 예를 들어 코발트(Co), 니켈(Ni) 또는 철(Fe) 등을 들 수 있다. 도트 패턴(53)을 형성하는 위치는 형성하고자 하는 트랜지스터의 소스 및 드레인으로 한다. 또한, 도트 패턴(53)의 높이 및 폭 등의 단면 형상은 형성하고자 하는 트랜지스터 채널의 굵기 및 충전 밀도 등에 따라 결정된다.In the third embodiment, first, as shown in FIGS. 29A and 29B, an
이어서, 도 30의 (a) 및 도 30의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(53)을 덮는 절연막(54)을 형성한 후, 그 표면을 CMP 등에 의 해 평탄화한다.Subsequently, as shown in FIGS. 30A and 30B, for example, TEOS is used to form an insulating
그 후, 도 31의 (a) 및 도 31의 (b)에 나타낸 바와 같이, 절연막(54)의 채널을 형성하고자 하는 위치에 예를 들어 건식 에칭에 의해 홈(54a)을 형성한다. 이 때, 제 1 실시예와 동일하게, 홈(54a)의 양단에 도트 패턴(53) 측면이 노출되도록 한다. 도트 패턴(53) 측면이 카본나노튜브의 성장 기점으로 되기 때문이다. 또한, 홈(54a)을 형성할 때의 위치 맞춤 정밀도를 고려하여, 홈(54a)의 양단이 도트 패턴(53)의 상면에 위치하도록 설계하는 것이 바람직하다. 즉, 홈(54a)으로부터 도트 패턴(53)이 약간 노출되도록 설계하는 것이 바람직하다. 이와 같이 설계함으로써, 약간의 위치 어긋남이 발생한다고 하여도, 도트 패턴(3) 측면을 확실하게 노출시킬 수 있다.Thereafter, as shown in Figs. 31A and 31B, the
또한, 제 1 실시예와 동일하게, 홈(54a)의 형성 후에 도트 패턴(53) 측면에 폴리머나 촉매 금속의 산화물 등이 부착되어 있는 경우에는 필요에 따라 등방성 에칭(플라스마 처리 또는 습식 처리 등)을 행하는 것이 바람직하다.In addition, as in the first embodiment, in the case where an oxide of a polymer, a catalyst metal, or the like is attached to the side of the
그 후, 도 32의 (a) 및 도 32의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(53)을 기점으로 하여 카본나노튜브(55)를 성장시킨다. 이 때, 일부의 카본나노튜브(55)는 대향하는 도트 패턴(53) 사이에 성장하지만, 일부의 카본나노튜브(55)는 도트 패턴(3)의 상면으로부터 상방으로 성장한다.Thereafter, as shown in Figs. 32A and 32B, the
이어서, 도 33의 (a) 및 도 33의 (b)에 나타낸 바와 같이, 나중에 행하는 CMP 시의 손상으로부터 카본나노튜브(55)를 보호하는 보호막(56)을 형성한다. 보 호막(56)으로서는 카본나노튜브(55)의 산화를 회피하기 위해서, 실리콘 질화막 또는 도전막을 형성하는 것이 바람직하다. 또한, 절연막을 스퍼터링법으로 형성할 수도 있다. 또한, 카본나노튜브(55)의 산화에 주의하는 것이면, 보호막(56)으로서 실리콘 산화막을 사용할 수도 있다.Then, as shown in Figs. 33A and 33B, a
또한, 카본나노튜브(55)가 CMP에 대하여 충분한 강도를 구비하고 있는 경우에는 보호막(56)을 형성하지 않을 수도 있다.In addition, when the
이어서, 도 34의 (a) 및 도 34의 (b)에 나타낸 바와 같이, 도트 패턴(53)이 노출될 때까지, 절연막(54), 카본나노튜브(55) 및 보호막(56)을 CMP 등에 의해 제거한다. 또한, 카본나노튜브(55)의 간극에 보호막(56)이 잔류하고, 트랜지스터 특성에 악영향을 미치는 것이 염려될 경우에는 불산계 약액을 사용한 습식 처리를 행함으로써, 잔류하고 있는 보호막(56)을 제거하는 것이 바람직하다.Then, as shown in FIGS. 34A and 34B, the insulating
이어서, 도 35의 (a) 및 도 35의 (b)에 나타낸 바와 같이, 예를 들어 CVD법에 의해, 전면(全面)에 게이트 절연막(57)을 형성한다.Subsequently, as shown in FIGS. 35A and 35B, the
그 후, 도 36의 (a) 및 도 36의 (b)에 나타낸 바와 같이, 게이트 절연막(57) 위에 게이트 전극(58)을 형성한다. 또한, 게이트 전극(58)의 폭(게이트 길이)은 채널을 구성하는 카본나노튜브(55)의 길이보다도 짧을 수도 길 수도 있다.Thereafter, as shown in FIGS. 36A and 36B, the
이어서, 도 37의 (a) 및 37의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 게이트 전극(58)을 덮는 층간절연막(59)을 형성한다.Next, as shown in FIGS. 37A and 37B, an
이어서, 도 38의 (a) 및 도 38의 (b)에 나타낸 바와 같이, 층간절연막(59)에 도트 패턴(53)까지 도달하는 개구부(비어 홀)(59a)를 형성한다. 다만, 개구부 (59a)를 모든 도트 패턴(53) 위에 형성할 필요는 없다.Subsequently, as shown in FIGS. 38A and 38B, openings (via holes) 59a reaching the
이어서, 도 39의 (a) 및 도 39의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(53)을 기점으로 하여 카본나노튜브(60)를 수직 방향으로 성장시킨다. 그 후, CMP 등에 의해 카본나노튜브(60)의 층간절연막(59)으로부터 돌출되어 있는 부분을 제거한다. 이 결과, 개구부(59a) 내에 비어가 매립된 구조를 얻을 수 있다. 이어서, 층간절연막(59) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(61)을 형성한다. 도트 패턴(61)을 형성하는 위치는 형성하고자 하는 트랜지스터의 소스 및 드레인으로 한다. 이 때, 일부의 도트 패턴(61)을 카본나노튜브(60) 위에 형성할 수도 있다.39A and 39B, the
이어서, 하층의 전계 효과 트랜지스터를 형성하기 위한 공정과 동일한 공정을 행한다. 즉, 도 40의 (a) 및 도 40의 (b)에 나타낸 바와 같이, 절연막(62)을 형성하고, 이것에 홈을 형성하며, 홈 내에 카본나노튜브(63)를 성장시키고, 이것들을 평탄화한 후, 게이트 절연막(64)을 형성하고, 그 위에 게이트 전극(65)을 형성한다. 그리고, 게이트 전극(65)을 덮는 층간절연막(66)을 형성한다. 그 후, 배선 등을 형성하여 반도체 장치를 완성시킨다.Subsequently, the same process as that for forming the lower field effect transistor is performed. That is, as shown in Figs. 40A and 40B, an insulating
이와 같은 제 3 실시예에 의하면, 높은 정밀도로 원하는 위치가 카본나노튜브로 이루어지는 채널을 구비한 전계 효과 트랜지스터를 용이하게 형성할 수 있다. 또한, Si 기판 표면에 형성하는 경우와 달리, 다양한 막 위에 형성할 수 있기 때문에, 기판 표면에 평행인 방향뿐만 아니라, 수직인 방향에도 복수의 전계 효과 트랜지스터를 나열하여 배치할 수 있다.According to this third embodiment, it is possible to easily form a field effect transistor having a channel of carbon nanotubes having a desired position with high precision. In addition, unlike the case where it is formed on the surface of the Si substrate, since it can be formed on various films, a plurality of field effect transistors can be arranged side by side not only in the direction parallel to the substrate surface but also in the direction perpendicular to the substrate surface.
또한, 도 41에 나타낸 바와 같이, 게이트 전극(58)에 촉매 금속층(67)을 형성하고, 그 상방으로 카본나노튜브(60)를 성장시킬 수도 있다. 이와 같은 구조 및 방법을 채용함으로써, 게이트와 소스/드레인 접속에도 카본나노튜브를 사용할 수 있다. 이 경우, 상층 트랜지스터의 게이트 전극(65) 위에 촉매 금속층(68)을 형성하고, 또한 상층 전극이나 배선 등과 카본나노튜브를 사용하여 접속하도록 하는 것이 바람직하다. 그리고, 이와 같은 방법을 채용한 반도체 장치의 단면 구조는 예를 들어 도 42에 나타낸 바와 같은 것으로 된다.41, the
(제 4 실시예)(Example 4)
다음으로, 본 발명의 제 4 실시예에 대해서 설명한다. 도 43의 (a) 및 도 43의 (b)~도 45의 (a) 및 도 45의 (b)는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다. 또한, 도 43의 (b)~도 45의 (b)는 각각 도 43의 (a)~도 45의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도이다.Next, a fourth embodiment of the present invention will be described. 43 (a), 43 (b) to 45 (a) and 45 (b) are diagrams showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention in the order of steps. 43 (b) to 45 (b) are cross-sectional views taken along the line II-II in FIGS. 43A to 45A, respectively.
제 4 실시예에서는 도 43의 (a) 및 도 43의 (b)에 나타낸 바와 같이, 반도체 기판(51) 위에 Si 산화막(52)을 형성한 후, Si 산화막(52) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(71)을 형성한다. 도트 패턴(71)을 형성하는 위치는 형성하고자 하는 트랜지스터의 소스 및 드레인으로 한다. 또한, 도트 패턴(53)의 평면 형상은 최종적으로 남는 크기보다도 큰 것으로 한다. 이어서, 예를 들어 TEOS를 사용하여, 도트 패턴(71)을 덮는 절연막(72)을 형성한 후, 그 표면을 CMP 등에 의해 평탄화한다. 그 후, 절연막(72)의 채널을 형성하고자 하는 위치에 예를 들어 건식 에칭에 의해 홈(72a)을 형성한다. 이 때, 제 3 실시예와 동일 하게 홈(72a)의 양단에 도트 패턴(71) 측면이 노출되도록 하는 동시에, 홈(72a)의 양단이 도트 패턴(71)의 상면에 위치하도록 홈(72a)을 형성한다.In the fourth embodiment, as shown in FIGS. 43A and 43B, after the
이어서, 도 44의 (a) 및 도 44의 (b)에 나타낸 바와 같이, 습식 에칭 등에 의해 도트 패턴(71)의 단부를 등방적으로 후퇴시킨다. 이 결과, 절연막(72)과 Si 산화막(52) 사이에 간극이 형성된다.Next, as shown in FIGS. 44A and 44B, the end portions of the
이어서, 도 45의 (a) 및 도 45의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(71)을 기점으로 하여 카본나노튜브(73)를 성장시킨다.Next, as shown in FIGS. 45A and 45B, the
이와 같은 제 4 실시예에 의하면, 카본나노튜브(73)는 상방으로 성장하는 경우는 거의 없고, 높은 확실성으로 대향하는 도트 패턴(71) 사이에 성장한다. 제 3 실시예에서는 홈(54a)으로부터 도트 패턴(53)이 돌출되어 있기 때문에, 상방으로도 카본나노튜브(55)가 성장한다. 또한, 카본나노튜브(55)는 도트 패턴(53) 측면의 테이퍼 각도 및 평탄도의 영향에 의해, 충분히 수평 방향으로 성장하지 않을 우려도 있다. 따라서, 후에 카본나노튜브(55)의 여분 부분을 제거할 필요가 있다. 이에 대하여, 제 4 실시예에서는 카본나노튜브(73)가 수평 방향으로 성장하기 쉽기 때문에, 후에 여분의 카본나노튜브를 제거하는 공정이 불필요하다.According to this fourth embodiment, the
또한, 카본나노튜브(73)가 수평 방향으로 성장하기 쉬운 것은 도트 패턴(71)의 후퇴량이 클수록 높아진다. 또한, 카본나노튜브(73)를 성장시킬 때에 홈(72a)이 변형될 우려가 있는 경우에는 절연막(72)의 두께를 조정하면 된다.In addition, the
또한, 전계 효과 트랜지스터의 게이트 전극은 게이트 절연막 위에 형성되어 있을 필요는 없고, 도 46의 (a) 및 도 46의 (b)에 나타낸 바와 같이, 백(back)게이트 구조를 채용할 수도 있다. 이와 같은 구조를 얻기 위한 방법으로서는 예를 들어 다음과 같은 것이 있다. 예를 들어 Si 산화막(52)을 2층 구조로 하고, 1층째를 형성한 후에 게이트 전극(81)을 형성한다. 이어서, 2층째의 Si 산화막을 형성하고, 그 후, 게이트 절연막(82)을 형성한다. 그리고, 제 3 실시예와 동일하게 하여, 도트 패턴(53) 및 카본나노튜브(55) 등을 형성한다. 또한, 다마신법을 채용하여 Si 산화막(52) 내에 게이트 전극(81)을 매립하도록 할 수도 있다.Note that the gate electrode of the field effect transistor need not be formed on the gate insulating film, and a back gate structure may be adopted as shown in Figs. 46A and 46B. As a method for obtaining such a structure, the following is mentioned, for example. For example, the
또한, 카이랄리티가 지그재그형인 카본나노튜브의 도전형은 성장한 상태에서는 P형이다. 이에 대하여, 카본나노튜브를 진공 중에서 어닐링하면, 그 도전형은 N형으로 변화된다. 이 현상은 카본나노튜브와 촉매 금속의 접합 부분에서의 산소흡착 유무에 기인한다고 생각된다. 즉, 진공 중에서의 어닐링에 의해, 접합 부분의 산소가 없어져 N형으로 변화된다고 생각된다. 그리고, 이와 같은 현상을 이용하면, 도 47의 (a)~도 47의 (c)에 나타낸 바와 같이, 인버터를 형성할 수 있다.In addition, the conductive type of the carbon nanotubes in which the chirality is zigzag is P-type in the grown state. In contrast, when the carbon nanotubes are annealed in vacuo, the conductivity is changed to N-type. This phenomenon is considered to be due to the presence or absence of oxygen adsorption at the junction of the carbon nanotubes and the catalyst metal. That is, it is thought that oxygen in a junction part disappears and changes into an N type by annealing in a vacuum. And if such a phenomenon is used, an inverter can be formed as shown to FIG. 47 (a)-FIG. 47 (c).
도 47의 (a)~도 47의 (c)에 나타내는 트랜지스터에서는, 즉 이들 트랜지스터가 공유하는 게이트 전극(58)이 입력 단자이며, 카본나노튜브(60)를 통하여 접속된 드레인(도트 패턴(83 및 53))이 출력 단자이다. 또한, 상층 트랜지스터의 소스(도트 패턴(83))에 플러스 전압이 인가되고, 하층 트랜지스터의 소스(도트 패턴(53))에 마이너스 전압이 인가된다.In the transistors shown in FIGS. 47A to 47C, that is, the
이와 같은 구조는 예를 들어 다음과 같이 하여 형성할 수 있다. 우선, 제 3 실시예와 동일하게 하여, 층간절연막(59) 형성까지의 공정을 행한다. 이어서, 게 이트 전극(58)이 노출될 때까지, CMP 등에 의해 층간절연막(59)을 평탄화한다. 이어서, 게이트 절연막(81)을 형성한다. 그 후, 게이트 절연막(81) 및 층간절연막(59) 내에 카본나노튜브(60)로 이루어지는 비어를 형성한다. 그리고, 절연막(82), 도트 패턴(83) 및 카본나노튜브(84)를 형성한다. 이어서, 도 48에 나타낸 바와 같이, 진공 중에서 어닐링을 행하여 산소를 제거함으로써, 카본나노튜브(84)의 도전형을 P형에서 N형으로 변화시킨다. 그 후, 전면에 층간절연막(85)을 형성한다. 이와 같이 하여 얻어진 인버터에서는 게이트 전극(58)에 전압이 인가되어 있지 않은 상태에서, 카본나노튜브(55)의 도전형이 P형이며, 카본나노튜브(84)의 도전형이 N형이다. 즉, 하층 트랜지스터가 N채널 트랜지스터로서 동작하고, 상층 트랜지스터가 P채널 트랜지스터로서 동작한다.Such a structure can be formed as follows, for example. First, in the same manner as in the third embodiment, the steps up to the formation of the
일반적으로, 실리콘계의 집적 회로에서는 복수의 트랜지스터를 평면적으로 배치하여 인버터 등의 회로가 형성되어 있지만, 카본나노튜브를 채널로 하는 트랜지스터를 사용하면, 상술한 바와 같이, 종(縱)방향으로 복수의 트랜지스터를 배치할 수 있다. 이것은, 카본나노튜브는 기판 표면에 형성할 필요가 없다고 하는, 높은 자유도(自由度)에 의한 것이다.In general, in a silicon-based integrated circuit, a plurality of transistors are arranged in a plane to form a circuit such as an inverter. However, when a transistor having a carbon nanotube is used as a channel, as described above, a plurality of transistors in a longitudinal direction are used. The transistor can be arranged. This is because of the high degree of freedom that carbon nanotubes do not need to be formed on the substrate surface.
또한, 카본나노튜브의 도전형에 대해서는 어닐링 후에 다시 대기 중에 방치되면, 접합 부분에 산소가 흡착하여, P형으로 되돌아가는 가역성(可逆性)도 보고되고 있다. 따라서, 도 48에 나타낸 바와 같은 어닐링을 행한 후에 도 49에 나타낸 바와 같이, 예를 들어 인사이튜(in-situ)에서 산소 블록막(86)을 형성하는 것이 바람직하다. 산소 블록막(86)을 형성함으로써, 산소 흡착에 기초하는 도전형의 되돌 아감을 방지할 수 있다. 또한, 산소 블록막(86)은 그 후의 층간절연막(85)을 형성할 때의 산화성 분위기에 대한 장벽으로서도 기능한다. 이와 같은 산소 블록막(86)으로서는 그 형성 시에 산소 분위기가 필요하게 되지 않고, 또한, 막 중 산소가 적은 막이 바람직하다. 예를 들어 실리콘 질화막 등을 들 수 있다.Moreover, about the conductive type of carbon nanotube, when it is left to stand in the air again after annealing, oxygen is adsorb | sucked to a junction part and the reversibility to return to P type is also reported. Therefore, after performing annealing as shown in FIG. 48, it is preferable to form the
또한, 카본나노튜브로 이루어지는 채널을 형성하는 경우에도 기점 패턴의 단면 형상을 역테이퍼 형상으로 하는 것은 효과적이다.In addition, when forming a channel made of carbon nanotubes, it is effective to make the cross-sectional shape of the starting pattern into an inverse taper shape.
또한, 층간절연막의 종류는 한정되지 않고, Si 산화막 이외에 예를 들어 다공질 저(低)유전율막을 사용할 수 있다.In addition, the kind of the interlayer insulating film is not limited, and for example, a porous low dielectric constant film can be used in addition to the Si oxide film.
이상에서 상세하게 설명한 바와 같이 본 발명에 의하면, 높은 정밀도로 카본나노튜브로 이루어지는 미세한 배선이나 채널을 용이하게 형성할 수 있다.As described in detail above, according to the present invention, it is possible to easily form fine wirings and channels made of carbon nanotubes with high precision.
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