JP2016054324A - Semiconductor device - Google Patents

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賢一 吉持
Kenichi Yoshimochi
賢一 吉持
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can inhibit deterioration in reliability of a gate insulation film and respond to refinement of a trench pattern.SOLUTION: A MOSFET (semiconductor device) comprises: a plurality of trenches 3 which pierce a Ptype impurity region 2b; and gate electrodes 5 each formed on an inner surface of each trench 3 via a silicon oxide film (gate insulation film) 4. The gate electrode 5 is embedded in the trench 3 in a manner such that a top face is located above the Ptype impurity region 2b and includes a polysilicon layer 5a which faces the Ptype impurity region 2b across the silicon oxide film 4, and a low-resistance layer 5b which is formed on a top face of the polysilicon layer 5a and has electric resistivity smaller than that of the polysilicon layer 5a. The MOSFET further comprises a SiN film 6 formed between the silicon oxide film 4 and lateral faces of the low-resistance layer 5b on an upper part of the Ptype impurity region 2b.SELECTED DRAWING: Figure 1

Description

この発明は、半導体装置に関し、特に、トレンチ構造を有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a trench structure.

従来、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型（トレンチ構造）のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている。このようなトレンチゲート型のＭＯＳＦＥＴ（半導体装置）では、ゲート電極を構成する材料として、一般的に、不純物の導入により導電化されたポリシリコンが用いられている。   Conventionally, a trench gate type (trench structure) MOSFET (Metal Oxide Field Effect Transistor) in which a gate electrode is embedded in a trench formed in a semiconductor layer is known. In such a trench gate type MOSFET (semiconductor device), generally, polysilicon made conductive by introducing impurities is used as a material constituting the gate electrode.

また、近年、ゲート電極の抵抗を低減することにより、ＭＯＳＦＥＴのスイッチング動作を高速化することが試みられている。上記したポリシリコンからなるゲート電極を備えたＭＯＳＦＥＴでは、ポリシリコンに導入する不純物量（ドーピング濃度）を増加することにより、ゲート電極の抵抗を低減することが可能である。しかしながら、ポリシリコンに対する不純物の固溶度には限界があるため、ゲート電極のさらなる低抵抗化のためには、ポリシリコンよりも比抵抗（電気抵抗率）の小さい金属材料からゲート電極を構成する必要があった。   In recent years, attempts have been made to speed up the switching operation of the MOSFET by reducing the resistance of the gate electrode. In a MOSFET having a gate electrode made of polysilicon, the resistance of the gate electrode can be reduced by increasing the amount of impurities (doping concentration) introduced into the polysilicon. However, since there is a limit to the solid solubility of impurities in polysilicon, the gate electrode is made of a metal material having a specific resistance (electric resistivity) smaller than that of polysilicon in order to further reduce the resistance of the gate electrode. There was a need.

このため、従来、金属材料からなるゲート電極を備えたトレンチゲート型のＭＯＳＦＥＴが知られている（たとえば、特許文献１参照）。上記特許文献１には、タングステンからなるゲート電極がトレンチ内部に形成されたＭＯＳＦＥＴ（半導体装置）が開示されている。   For this reason, conventionally, a trench gate type MOSFET having a gate electrode made of a metal material is known (see, for example, Patent Document 1). Patent Document 1 discloses a MOSFET (semiconductor device) in which a gate electrode made of tungsten is formed inside a trench.

図２２は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を簡略化して示した断面図である。図２２を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、Ｎ+型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、Ｎ-型不純物領域（ドレイン領域）１０２ａ、Ｐ型不純物領域１０２ｂおよびＮ+型不純物領域（ソース領域）１０２ｃが形成されている。 FIG. 22 is a cross-sectional view showing a simplified structure of a conventional MOSFET (semiconductor device) disclosed in Patent Document 1. In FIG. Referring to FIG. 22, in a conventional MOSFET (semiconductor device), an epitaxial layer (semiconductor layer) 102 is formed on the upper surface of an N + type semiconductor substrate 101. In this epitaxial layer 102, an N − -type impurity region (drain region) 102a, a P-type impurity region 102b, and an N + -type impurity region (source region) 102c are formed in this order from the semiconductor substrate 101 side.

また、エピタキシャル層１０２には、Ｎ+型不純物領域（ソース領域）１０２ｃおよびＰ型不純物領域１０２ｂを貫通してＮ-型不純物領域（ドレイン領域）１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３の底面および内側面には、ＳｉＯ2からなるゲート絶縁膜１０４が形成されている。そして、トレンチ１０３内のゲート絶縁膜１０４上には、ＳｉＮ膜１０５を介して、タングステンからなるゲート電極１０６が形成されている。上記ＳｉＮ膜１０５は、ゲート絶縁膜１０４を介して、トレンチ１０３内の全面（トレンチ１０３の底面および内側面）に形成されている。また、エピタキシャル層１０２の上面上には、ゲート電極１０６の上面および側面を覆うＵＤＯ（ＵｎＤｏｐｅｄ Ｏｘｉｄ）膜１０７が形成されているとともに、このＵＤＯ膜１０７上にはソース電極１０８が形成されている。また、半導体基板１０１の裏面（下面）上には、ドレイン電極１０９が形成されている。なお、ソース電極１０８とＮ+型不純物領域（ソース領域）１０２ｃとは、図示しないコンタクト電極を介して電気的に接続されている。 The epitaxial layer 102 is formed with a trench 103 that penetrates through the N + -type impurity region (source region) 102c and the P-type impurity region 102b and reaches a depth in the middle of the N − -type impurity region (drain region) 102a. Has been. A gate insulating film 104 made of SiO 2 is formed on the bottom and inner side surfaces of the trench 103. A gate electrode 106 made of tungsten is formed on the gate insulating film 104 in the trench 103 via a SiN film 105. The SiN film 105 is formed on the entire surface of the trench 103 (the bottom surface and the inner side surface of the trench 103) via the gate insulating film 104. A UDO (UnDoped Oxid) film 107 covering the upper surface and side surfaces of the gate electrode 106 is formed on the upper surface of the epitaxial layer 102, and a source electrode 108 is formed on the UDO film 107. A drain electrode 109 is formed on the back surface (lower surface) of the semiconductor substrate 101. Note that the source electrode 108 and the N + -type impurity region (source region) 102c are electrically connected via a contact electrode (not shown).

上記のように構成された従来のＭＯＳＦＥＴでは、ソース電極１０８とドレイン電極１０９との間に所定の電圧を印加するとともに、ゲート電極１０６を所定の電位にすることにより、Ｐ型不純物領域１０２ｂとゲート絶縁膜１０４との界面近傍領域（Ｐ型不純物領域１０２ｂのトレンチ１０３側壁に沿った領域）にチャネル領域１１０が形成される。これにより、Ｎ+型不純物領域（ソース領域）１０２ｃとＮ-型不純物領域（ドレイン領域）１０２ａとの間に電流が流れる。なお、ゲート電極１０６およびＳｉＮ膜１０５は、チャネル領域１１０と対向した状態となっている。 In the conventional MOSFET configured as described above, a predetermined voltage is applied between the source electrode 108 and the drain electrode 109, and the gate electrode 106 is set to a predetermined potential, whereby the P-type impurity region 102b and the gate are formed. A channel region 110 is formed in a region near the interface with the insulating film 104 (a region along the sidewall of the trench 103 of the P-type impurity region 102b). As a result, a current flows between the N + -type impurity region (source region) 102c and the N − -type impurity region (drain region) 102a. Note that the gate electrode 106 and the SiN film 105 are in a state of facing the channel region 110.

また、上記した従来のＭＯＳＦＥＴでは、ＳｉＮ膜１０５を介してタングステンからなるゲート電極１０６が形成されているので、このＳｉＮ膜１０５により、ゲート絶縁膜１０４への金属原子（タングステン原子）の拡散が抑制される。   Further, in the above-described conventional MOSFET, the gate electrode 106 made of tungsten is formed through the SiN film 105, so that diffusion of metal atoms (tungsten atoms) into the gate insulating film 104 is suppressed by the SiN film 105. Is done.

特開２００１−２８４５８７号公報Japanese Patent Laid-Open No. 2001-284587

しかしながら、図２２に示した従来のＭＯＳＦＥＴでは、ＳｉＮ膜１０５をトレンチ１０３内の全面に形成する必要があるため、ＳｉＮ膜１０５の形成が困難であるという不都合がある。また、近年、トレンチパターンの微細化が進んでおり、深さが１μｍ〜３μｍ程度で、幅が０．３μｍ〜０．５μｍ程度のトレンチが形成されることがある。このようなアスペクト比の大きいトレンチを、上記した従来のＭＯＳＦＥＴに形成した場合には、ＳｉＮ膜１０５の形成が非常に困難となる。このため、トレンチ１０３内にＳｉＮ膜１０５で覆われていない部分が形成されるおそれがあり、この場合には、この部分を介して、ゲート電極１０６の金属原子がゲート絶縁膜１０４に拡散するという不都合が生じる。これにより、ゲート絶縁膜１０４の信頼性が低下するという問題点がある。   However, the conventional MOSFET shown in FIG. 22 has the disadvantage that it is difficult to form the SiN film 105 because the SiN film 105 needs to be formed on the entire surface of the trench 103. In recent years, the trench pattern has been miniaturized, and a trench having a depth of about 1 μm to 3 μm and a width of about 0.3 μm to 0.5 μm may be formed. When such a trench having a large aspect ratio is formed in the above-described conventional MOSFET, it is very difficult to form the SiN film 105. For this reason, there is a possibility that a portion not covered with the SiN film 105 is formed in the trench 103, and in this case, metal atoms of the gate electrode 106 diffuse into the gate insulating film 104 through this portion. Inconvenience arises. As a result, there is a problem that the reliability of the gate insulating film 104 is lowered.

また、アスペクト比の大きいトレンチ内にタングステン（金属材料：ゲート電極１０６）を良好に埋め込むのも困難である。したがって、図２２に示した従来のＭＯＳＦＥＴでは、トレンチパターンの微細化に対応するのが困難であるという問題点がある。   It is also difficult to satisfactorily fill tungsten (metal material: gate electrode 106) in the trench having a large aspect ratio. Therefore, the conventional MOSFET shown in FIG. 22 has a problem that it is difficult to cope with the miniaturization of the trench pattern.

さらに、図２２に示した従来の構造では、ゲート電極１０６がタングステンから構成されているため、ゲート電極がポリシリコンから構成されている場合に比べて、ＭＯＳＦＥＴの駆動電圧が大幅に変化するという不都合がある。   Furthermore, in the conventional structure shown in FIG. 22, since the gate electrode 106 is made of tungsten, the driving voltage of the MOSFET is greatly changed compared to the case where the gate electrode is made of polysilicon. There is.

ここで、ＭＯＳＦＥＴの駆動電圧は、
閾値電圧ＶT＝ＶFB＋２ψB＋（２εSqＮA（２ψB））1/2／ＣO
＝（φ−Ｑf／ＣO）＋２ψB＋（４εSqＮAψB）1/2／ＣO
で決定される。なお、上記式中、ＶFBはフラットバンド電圧であり、ψBは半導体（Ｐ型不純物領域１０２ｂ）内部の静電ポテンシャルであり、εSは半導体（Ｐ型不純物領域１０２ｂ）の誘電率であり、ｑは素電荷量であり、ＮAはアクセプタ不純物濃度であり、ＣOはゲート絶縁膜１０４の単位面積あたりの容量であり、φは仕事関数差（ゲート絶縁膜１０４を挟んで対向するゲート電極１０６の仕事関数と半導体（Ｐ型不純物領域１０２ｂ）の仕事関数との差）であり、Ｑfはゲート絶縁膜１０４中の固定電荷である。 Here, the driving voltage of the MOSFET is
Threshold voltage V T = V FB + 2φ B + (2ε Sq N A (2φ B )) 1/2 / C O
= (Φ−Q f / C O ) + 2ψ B + (4ε Sq N A ψ B ) 1/2 / C O
Determined by In the above formula, V FB is a flat band voltage, ψ B is an electrostatic potential inside the semiconductor (P-type impurity region 102b), and ε S is a dielectric constant of the semiconductor (P-type impurity region 102b). Q is the elementary charge amount, N A is the acceptor impurity concentration, C O is the capacitance per unit area of the gate insulating film 104, and φ is the work function difference (the gates facing each other with the gate insulating film 104 interposed therebetween) This is the difference between the work function of the electrode 106 and the work function of the semiconductor (P-type impurity region 102 b), and Q f is a fixed charge in the gate insulating film 104.

ゲート電極１０６がタングステンから構成されている場合には、ゲート電極がポリシリコンから構成されている場合に比べて、仕事関数差φが大きく異なるため、上記の式より、図２２に示した従来のＭＯＳＦＥＴでは、ゲート電極がポリシリコンからなる一般的なＭＯＳＦＥＴに比べて、閾値電圧ＶTが大幅に変化する。したがって、上記したように、駆動電圧が大幅に変化するという不都合が生じる。 When the gate electrode 106 is made of tungsten, the work function difference φ is greatly different from that in the case where the gate electrode is made of polysilicon. Therefore, the conventional equation shown in FIG. In the MOSFET, the threshold voltage V T changes significantly compared to a general MOSFET whose gate electrode is made of polysilicon. Therefore, as described above, there arises a disadvantage that the drive voltage changes significantly.

また、上記した従来の構造では、タングステンからなるゲート電極１０６が、ゲート絶縁膜１０４およびＳｉＮ膜１０５を介して、チャネル領域１１０と対向するように形成されているため、ＳｉＮ膜１０５の厚みやゲート絶縁膜１０４とＳｉＮ膜１０５との誘電率の違いなどによって、駆動電圧等の素子特性が変化してしまうという不都合もある。   In the conventional structure described above, the gate electrode 106 made of tungsten is formed so as to face the channel region 110 with the gate insulating film 104 and the SiN film 105 interposed therebetween. There is also a disadvantage that device characteristics such as drive voltage change due to a difference in dielectric constant between the insulating film 104 and the SiN film 105.

このように、図２２に示した従来のＭＯＳＦＥＴでは、ゲート電極１０６の抵抗を低減することが可能であるものの、駆動電圧等の素子特性が大幅に変化するという不都合がある。そして、駆動電圧等の素子特性が変化しないようにしようとすると、ＭＯＳＦＥＴの大幅な設計変更を強いられる。すなわち、図２２に示した従来のＭＯＳＦＥＴでは、駆動電圧等の素子特性の変化を抑制しつつ、スイッチング動作の高速化を図ることが困難であるという問題点がある。   As described above, the conventional MOSFET shown in FIG. 22 can reduce the resistance of the gate electrode 106, but has a disadvantage that the element characteristics such as the driving voltage are significantly changed. And if it is going to keep element characteristics, such as a drive voltage, from changing, the design change of MOSFET will be forced. That is, the conventional MOSFET shown in FIG. 22 has a problem that it is difficult to speed up the switching operation while suppressing changes in device characteristics such as drive voltage.

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を提供することである。   The present invention has been made to solve the above-described problems, and an object of the present invention is to reduce the reliability of the gate insulating film and to reduce the size of the trench pattern. It is an object of the present invention to provide a semiconductor device that can cope with this.

この発明の他の目的は、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を提供することである。   Another object of the present invention is to provide a semiconductor device capable of easily suppressing changes in element characteristics such as drive voltage and capable of speeding up a switching operation.

上記目的を達成するために、この発明の一の局面による半導体装置は、一導電型の半導体領域を含む半導体層と、半導体領域を貫通するように半導体層に形成され、開口端が半導体層の上面側に位置しているトレンチと、トレンチの側壁に沿うように半導体領域に形成されるチャネル領域と、トレンチの内面上にゲート絶縁膜を介して形成されるゲート電極とを備えている。そして、ゲート電極は、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込まれ、ゲート絶縁膜を挟んでチャネル領域と対向するポリシリコン層と、ポリシリコン層の上面上に形成され、ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、半導体領域の上方におけるゲート絶縁膜とゲート電極との間には、保護膜が形成されている。なお、本発明の半導体層は、半導体基板を含む。   In order to achieve the above object, a semiconductor device according to one aspect of the present invention includes a semiconductor layer including a semiconductor region of one conductivity type, a semiconductor layer penetrating the semiconductor region, and an open end of the semiconductor layer. A trench located on the upper surface side, a channel region formed in the semiconductor region along the sidewall of the trench, and a gate electrode formed on the inner surface of the trench via a gate insulating film are provided. The gate electrode is embedded in the trench so that the upper surface is located above the semiconductor region, and is formed on the polysilicon layer facing the channel region with the gate insulating film interposed therebetween, and on the upper surface of the polysilicon layer, A protective film is formed between the gate insulating film and the gate electrode above the semiconductor region, including a low-resistance layer having a lower electrical resistivity than the polysilicon layer. Note that the semiconductor layer of the present invention includes a semiconductor substrate.

この一の局面による半導体装置では、上記のように、ゲート電極をポリシリコン層と低抵抗層とを含むように構成し、そのポリシリコン層を、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込むとともに、ゲート絶縁膜を挟んでチャネル領域と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧ＶTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。また、ポリシリコン層よりも電気抵抗率が小さい低抵抗層を、ポリシリコン層の上面上に形成することによって、ゲート電極全体での抵抗を低減することができるので、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。   In the semiconductor device according to this aspect, as described above, the gate electrode is configured to include the polysilicon layer and the low-resistance layer, and the polysilicon layer is positioned so that the upper surface is located above the semiconductor region. By embedding in the trench and facing the channel region with the gate insulating film interposed therebetween, the work function difference φ can be made equal to the case where the gate electrode is composed only of the polysilicon layer. . For this reason, the threshold voltage VT can also be made equal to that in the case where the gate electrode is composed of only the polysilicon layer, so that a significant change in the drive voltage can be suppressed. In addition, by forming a low resistance layer having a lower electrical resistivity than the polysilicon layer on the upper surface of the polysilicon layer, the resistance of the entire gate electrode can be reduced, so that a significant change in the driving voltage can be achieved. The switching operation can be speeded up while being easily suppressed.

また、一の局面による半導体装置では、上記のように、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に保護膜を形成することによって、低抵抗層をポリシリコン層の上面上に形成したとしても、この保護膜により、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、低抵抗層の構成原子がゲート絶縁膜に拡散することに起因して、ゲート絶縁膜の信頼性が低下するという不都合が生じるのを抑制することができる。また、保護膜を、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に形成することによって、アスペクト比を小さくすることができるので、保護膜をトレンチ内の全面に形成する場合と異なり、容易にトレンチ内に保護膜を形成することができる。このため、トレンチパターンを微細化した場合でも、良好な保護膜を形成することが可能となるので、トレンチパターンの微細化に対応することができる。   In the semiconductor device according to one aspect, as described above, the protective film is formed between the gate insulating film and the gate electrode above the semiconductor region, thereby forming the low resistance layer on the upper surface of the polysilicon layer. Even so, this protective film can suppress the diffusion of the constituent atoms of the low resistance layer into the gate insulating film, resulting in the diffusion of the constituent atoms of the low resistance layer into the gate insulating film, It is possible to suppress the disadvantage that the reliability of the gate insulating film is lowered. Further, since the aspect ratio can be reduced by forming the protective film between the gate insulating film and the gate electrode above the semiconductor region, unlike the case where the protective film is formed over the entire surface in the trench, A protective film can be easily formed in the trench. For this reason, even when the trench pattern is miniaturized, it is possible to form a good protective film, so that the trench pattern can be miniaturized.

なお、上記した構成では、チャネル領域と対向する部分には保護膜が形成されていないので、駆動電圧等の素子特性に対する保護膜の影響を抑制することができる。また、ポリシリコン層と低抵抗層との間にも保護膜が形成されていないので、低抵抗層を、ポリシリコン層の上面上に、ポリシリコン層と電気的に接続された状態で形成することができる。   In the above configuration, since the protective film is not formed on the portion facing the channel region, the influence of the protective film on the element characteristics such as the driving voltage can be suppressed. In addition, since the protective film is not formed between the polysilicon layer and the low resistance layer, the low resistance layer is formed on the upper surface of the polysilicon layer in a state of being electrically connected to the polysilicon layer. be able to.

上記一の局面による半導体装置において、好ましくは、保護膜は、低抵抗層の側面を覆うように形成されている。このように構成すれば、低抵抗層の構成原子がゲート絶縁膜に拡散するのを効果的に抑制することができるので、ゲート絶縁膜の信頼性の低下を効果的に抑制することができる。   In the semiconductor device according to the above aspect, the protective film is preferably formed so as to cover a side surface of the low resistance layer. With such a configuration, it is possible to effectively suppress the constituent atoms of the low resistance layer from diffusing into the gate insulating film, and thus it is possible to effectively suppress a decrease in the reliability of the gate insulating film.

上記一の局面による半導体装置において、好ましくは、保護膜は、ＳｉＮ膜から構成されている。このように構成すれば、容易に、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、容易に、ゲート絶縁膜の信頼性の低下を抑制することができる。   In the semiconductor device according to the aforementioned aspect, the protective film is preferably composed of a SiN film. With this configuration, it is possible to easily suppress the constituent atoms of the low resistance layer from diffusing into the gate insulating film, and thus it is possible to easily suppress a decrease in reliability of the gate insulating film.

上記一の局面による半導体装置において、好ましくは、低抵抗層は、金属層から構成されている。このように構成すれば、容易に、ゲート電極の抵抗を低減することができるので、容易に、スイッチング動作の高速化を図ることができる。   In the semiconductor device according to the aforementioned aspect, the low resistance layer is preferably composed of a metal layer. With this configuration, the resistance of the gate electrode can be easily reduced, so that the switching operation can be easily speeded up.

この場合において、好ましくは、低抵抗層は、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｃｏ、Ａｇ、Ｐｔ、および、Ｐｂの群から選択される少なくとも１つの元素を含む。このように構成すれば、より容易に、ゲート電極の抵抗を低減することができるので、より容易に、スイッチング動作の高速化を図ることができる。   In this case, preferably, the low resistance layer includes at least one element selected from the group of Al, Cu, W, Ti, Mo, Co, Ag, Pt, and Pb. With such a configuration, the resistance of the gate electrode can be more easily reduced, so that the switching operation can be speeded up more easily.

上記金属層からなる低抵抗層を備えた構成において、低抵抗層は、金属珪化物を含んでいてもよい。   In the configuration including the low-resistance layer made of the metal layer, the low-resistance layer may include a metal silicide.

上記金属層からなる低抵抗層を備えた構成において、好ましくは、ポリシリコン層と低抵抗層との間に介装され、低抵抗層の金属原子がポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備える。このように構成すれば、バリアメタル層により、低抵抗層を構成する金属原子がポリシリコン層に拡散するのを抑制することができるので、金属原子がポリシリコン層に拡散することに起因して、閾値電圧が変化するという不都合が生じるのを抑制することができる。   In the configuration including the low resistance layer made of the metal layer, preferably, a barrier interposed between the polysilicon layer and the low resistance layer and suppressing diffusion of metal atoms of the low resistance layer into the polysilicon layer. A metal layer is further provided. If comprised in this way, it can suppress that the metal atom which comprises a low resistance layer diffuses into a polysilicon layer by a barrier metal layer, Therefore It originates in a metal atom diffusing into a polysilicon layer. Inconvenience that the threshold voltage changes can be suppressed.

なお、上記バリアメタル層は、たとえば、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮX）などの金属窒化物から構成することができる。また、バリアメタル層は、チタン（Ｔｉ）などの金属材料から構成することもできる。   The barrier metal layer can be made of, for example, a metal nitride such as titanium nitride (TiN) or tungsten nitride (WNX). The barrier metal layer can also be made of a metal material such as titanium (Ti).

上記一の局面による半導体装置において、好ましくは、低抵抗層の上面上に形成される絶縁体層をさらに備え、絶縁体層は、上面がトレンチの内部に位置するように構成されている。このように構成すれば、隣り合うトレンチ間の間隔を小さくすることができるので、容易に、トレンチパターンの微細化に対応することができる。   The semiconductor device according to the above aspect preferably further includes an insulator layer formed on the upper surface of the low resistance layer, and the insulator layer is configured such that the upper surface is located inside the trench. If comprised in this way, since the space | interval between adjacent trenches can be made small, it can respond to refinement | miniaturization of a trench pattern easily.

以上のように、本発明によれば、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を容易に得ることができる。   As described above, according to the present invention, it is possible to easily obtain a semiconductor device that can suppress a decrease in reliability of a gate insulating film and can cope with miniaturization of a trench pattern. .

また、本発明によれば、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を容易に得ることができる。   Further, according to the present invention, it is possible to easily obtain a semiconductor device capable of easily suppressing changes in element characteristics such as drive voltage and capable of speeding up a switching operation.

本発明の第１実施形態によるＭＯＳＦＥＴの構造を示した断面図である。1 is a cross-sectional view showing a structure of a MOSFET according to a first embodiment of the present invention. 第１実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。FIG. 3 is an enlarged cross-sectional view showing a part of the MOSFET according to the first embodiment. 第１実施形態によるＭＯＳＦＥＴの全体斜視図である。1 is an overall perspective view of a MOSFET according to a first embodiment. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 1st Embodiment of this invention. 本発明の第２実施形態によるＭＯＳＦＥＴの構造を示した断面図である。FIG. 6 is a cross-sectional view illustrating a structure of a MOSFET according to a second embodiment of the present invention. 第２実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。It is sectional drawing which expanded and showed a part of MOSFET by 2nd Embodiment. 本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 2nd Embodiment of this invention. 本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 2nd Embodiment of this invention. 本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of MOSFET by 2nd Embodiment of this invention. 特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を簡略化して示した断面図である。It is sectional drawing which simplified and showed the structure of the conventional MOSFET (semiconductor device) disclosed by patent document 1. FIG.

以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では、半導体装置の一例であるＭＯＳＦＥＴ（電界効果型トランジスタ）に本発明を適用した例について説明する。   DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments embodying the present invention will be described in detail with reference to the drawings. In the following embodiments, an example in which the present invention is applied to a MOSFET (field effect transistor) which is an example of a semiconductor device will be described.

（第１実施形態）
図１は、本発明の第１実施形態によるＭＯＳＦＥＴの構造を示した断面図である。図２は、第１実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。図３は、第１実施形態によるＭＯＳＦＥＴの全体斜視図である。まず、図１〜図３を参照して、本発明の第１実施形態によるＭＯＳＦＥＴの構造について説明する。 (First embodiment)
FIG. 1 is a sectional view showing the structure of a MOSFET according to a first embodiment of the present invention. FIG. 2 is an enlarged sectional view showing a part of the MOSFET according to the first embodiment. FIG. 3 is an overall perspective view of the MOSFET according to the first embodiment. First, the structure of the MOSFET according to the first embodiment of the present invention will be described with reference to FIGS.

第１実施形態によるＭＯＳＦＥＴでは、図１に示すように、Ｎ+型シリコン基板１の上面上に、所定の厚みを有するシリコンからなるエピタキシャル層２が形成されている。このエピタキシャル層２には、Ｎ+型シリコン基板１側から、Ｎ-型不純物領域２ａ、Ｐ-型不純物領域２ｂ、および、Ｎ+型ソース領域２ｃが順次形成されている。そして、Ｎ+型ソース領域２ｃおよびＰ-型不純物領域２ｂを貫通するように、複数のトレンチ３がエピタキシャル層２に形成されている。このトレンチ３は、エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、エピタキシャル層２の上面側に位置している。また、複数のトレンチ３は、その各々がエピタキシャル層２の上面に対して並行な所定方法（図３の矢印Ｙ方向）に沿って延びるように細長状（ストライプ状）に形成されている。なお、エピタキシャル層２は、本発明の「半導体層」の一例であり、Ｐ-型不純物領域２ｂは、本発明の「一導電型の半導体領域」の一例である。 In the MOSFET according to the first embodiment, an epitaxial layer 2 made of silicon having a predetermined thickness is formed on the upper surface of an N + type silicon substrate 1 as shown in FIG. In this epitaxial layer 2, an N − type impurity region 2 a, a P − type impurity region 2 b, and an N + type source region 2 c are sequentially formed from the N + type silicon substrate 1 side. A plurality of trenches 3 are formed in epitaxial layer 2 so as to penetrate N + type source region 2c and P − type impurity region 2b. The trench 3 is formed by etching a predetermined region of the epitaxial layer 2 from the upper surface (main surface) side. That is, the open ends of the plurality of trenches 3 are located on the upper surface side of the epitaxial layer 2. Each of the plurality of trenches 3 is formed in an elongated shape (stripe shape) so as to extend along a predetermined method (in the direction of arrow Y in FIG. 3) parallel to the upper surface of the epitaxial layer 2. The epitaxial layer 2 is an example of the “semiconductor layer” in the present invention, and the P − -type impurity region 2b is an example of the “one-conductivity type semiconductor region” in the present invention.

また、複数のトレンチ３は、エピタキシャル層２の上面に対して並行で、かつ、トレンチ３が延びる方向（図３の矢印Ｙ方向）と直交する方向（矢印Ｘ方向）に所定の間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、エピタキシャル層２の厚みよりも小さくなるように設定されている。具体的には、複数のトレンチ３の各々の溝深さは、約１μｍ〜約３μｍに設定されている。また、複数のトレンチ３の各々のＸ方向の幅は、約０．３μｍ〜約０．５μｍに設定されている。   Further, the plurality of trenches 3 are parallel to the upper surface of the epitaxial layer 2 and are spaced at a predetermined interval in a direction (arrow X direction) orthogonal to the direction in which the trench 3 extends (arrow Y direction in FIG. 3). It is arranged. Further, the depth of each of the plurality of trenches 3 is set to be smaller than the thickness of the epitaxial layer 2. Specifically, the groove depth of each of the plurality of trenches 3 is set to about 1 μm to about 3 μm. The width in the X direction of each of the plurality of trenches 3 is set to about 0.3 μm to about 0.5 μm.

また、上記したＮ+型ソース領域２ｃは、複数のトレンチ３の各々がＮ+型ソース領域２ｃを貫通するように形成されることによって、複数のトレンチ３の各々の縁部に形成されている。そして、互いに隣り合う２つのトレンチ３の縁部に形成されたＮ+型ソース領域２ｃの間には、Ｎ+型ソース領域２ｃを貫通してＰ-型不純物領域２ｂと接するＰ+型ベース領域２ｄが形成されている。 The N + -type source region 2c is formed at the edge of each of the plurality of trenches 3 by forming each of the plurality of trenches 3 so as to penetrate the N + -type source region 2c. . Between the N + type source regions 2c formed at the edges of the two adjacent trenches 3, a P + type base region that penetrates the N + type source region 2c and is in contact with the P − type impurity region 2b. 2d is formed.

また、複数のトレンチ３の各々の内面には、エピタキシャル層２を構成するシリコンを熱酸化処理することによって得られるＳｉＯ2からなるシリコン酸化膜４が形成されている。このシリコン酸化膜４は、Ｎ+型ソース領域２ｃの上面上に延設されている。また、複数のトレンチ３の各々の内部には、シリコン酸化膜４を介して、ゲート電極５が形成されている。 In addition, a silicon oxide film 4 made of SiO 2 obtained by thermally oxidizing silicon constituting the epitaxial layer 2 is formed on the inner surface of each of the plurality of trenches 3. The silicon oxide film 4 is extended on the upper surface of the N + type source region 2c. A gate electrode 5 is formed inside each of the plurality of trenches 3 with a silicon oxide film 4 interposed therebetween.

ここで、第１実施形態では、図１および図２に示すように、上記したゲート電極５は、トレンチ３内の底部側に配置されるポリシリコン層５ａ、このポリシリコン層５ａの上面上に形成される低抵抗層５ｂ、および、ポリシリコン層５ａと低抵抗層５ｂとの間に介装されるバリアメタル層５ｃを含むように構成されている。また、ポリシリコン層５ａは、その上面がＰ-型不純物領域２ｂの上方に位置するとともに、シリコン酸化膜４を介してＰ-型不純物領域２ｂと対向するようにトレンチ３内に埋め込まれている。なお、ポリシリコン層５ａは、不純物の導入により導電化されている。 Here, in the first embodiment, as shown in FIGS. 1 and 2, the gate electrode 5 described above is formed on the polysilicon layer 5a disposed on the bottom side in the trench 3, and on the upper surface of the polysilicon layer 5a. The low resistance layer 5b to be formed and the barrier metal layer 5c interposed between the polysilicon layer 5a and the low resistance layer 5b are included. Further, the polysilicon layer 5a, the upper surface P - with located above the impurity region 2b, P through the silicon oxide film 4 - it is embedded in the trench 3 so as to face the type impurity regions 2b . The polysilicon layer 5a is made conductive by introducing impurities.

また、第１実施形態では、低抵抗層５ｂは、上記ポリシリコン層５ａよりも電気抵抗率（比抵抗）が小さい材料から構成されている。具体的には、低抵抗層５ｂは、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銀（Ａｇ）、白金（Ｐｔ）、鉛（Ｐｂ）、もしくはこれらの合金、または金属珪化物（シリサイド）から構成されている。また、バリアメタル層５ｃは、低抵抗層５ｂの金属原子がポリシリコン層５ａに拡散するのを抑制可能な導電性材料から構成されている。具体的には、バリアメタル層５ｃは、たとえば、チタン（Ｔｉ）などの金属材料や、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮＸ）などの金属窒化物から構成されている。   In the first embodiment, the low resistance layer 5b is made of a material having an electrical resistivity (specific resistance) smaller than that of the polysilicon layer 5a. Specifically, the low resistance layer 5b includes, for example, aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), nickel (Ni), molybdenum (Mo), cobalt (Co), silver ( Ag), platinum (Pt), lead (Pb), or an alloy thereof, or metal silicide (silicide). The barrier metal layer 5c is made of a conductive material that can suppress the metal atoms of the low resistance layer 5b from diffusing into the polysilicon layer 5a. Specifically, the barrier metal layer 5c is made of, for example, a metal material such as titanium (Ti) or a metal nitride such as titanium nitride (TiN) or tungsten nitride (WNX).

なお、上記したように、低抵抗層５ｂはバリアメタル層５ｃを介してポリシリコン層５ａ上に形成されているため、低抵抗層５ｂおよびバリアメタル層５ｃのいずれの部分も、シリコン酸化膜４を介してＰ-型不純物領域２ｂとは対向していない。すなわち、トレンチ３内において、Ｐ-型不純物領域２ｂには、ゲート電極５のうちポリシリコン層５ａのみが対向配置されている。 As described above, since the low resistance layer 5b is formed on the polysilicon layer 5a via the barrier metal layer 5c, both the low resistance layer 5b and the barrier metal layer 5c are formed on the silicon oxide film 4. Is not opposed to the P − -type impurity region 2b. That is, in the trench 3, only the polysilicon layer 5a of the gate electrode 5 is opposed to the P − type impurity region 2b.

また、第１実施形態では、図２に示すように、低抵抗層５ｂの側面とシリコン酸化膜４との間に、約１０ｎｍ〜約１００ｎｍの厚みｔを有するＳｉＮ膜６が形成されている。このＳｉＮ膜６は、ポリシリコン層５ａの上面上に、バリアメタル層５ｃを介して低抵抗層５ｂの側面を覆うように（低抵抗層５ｂの側面に対応するように）形成されている。また、ＳｉＮ膜６は、ポリシリコン層５ａの上面上に形成されているため、Ｐ-型不純物領域２ｂの上方に配置されることになる。すなわち、ＳｉＮ膜６は、Ｐ-型不純物領域２ｂとは対向しないように形成されている。なお、ＳｉＮ膜６は、本発明の「保護膜」の一例である。 In the first embodiment, as shown in FIG. 2, the SiN film 6 having a thickness t of about 10 nm to about 100 nm is formed between the side surface of the low resistance layer 5 b and the silicon oxide film 4. The SiN film 6 is formed on the upper surface of the polysilicon layer 5a so as to cover the side surface of the low resistance layer 5b via the barrier metal layer 5c (corresponding to the side surface of the low resistance layer 5b). Further, since the SiN film 6 is formed on the upper surface of the polysilicon layer 5a, the SiN film 6 is disposed above the P − -type impurity region 2b. That is, the SiN film 6 is formed so as not to face the P − -type impurity region 2b. The SiN film 6 is an example of the “protective film” in the present invention.

また、図１および図２に示すように、ゲート電極５の上面上、および、エピタキシャル層２の上面上には、ＳｉＯ2からなる層間絶縁膜７が形成されている。この層間絶縁膜７の所定領域には、Ｎ+型ソース領域２ｃの一部およびＰ+型ベース領域２ｄを露出させるコンタクトホール７ａが形成されている。 As shown in FIGS. 1 and 2, an interlayer insulating film 7 made of SiO 2 is formed on the upper surface of the gate electrode 5 and the upper surface of the epitaxial layer 2. In a predetermined region of the interlayer insulating film 7, a contact hole 7a exposing a part of the N + type source region 2c and the P + type base region 2d is formed.

また、エピタキシャル層２の上面上には、図１および図３に示すように、層間絶縁膜７を覆うとともに、コンタクトホール７ａを埋めるように、Ａｌ、または、ＡｌとＳｉとの合金からなるソース電極８が形成されている。このソース電極８は、Ｎ+型ソース領域２ｃおよびＰ+型ベース領域２ｄに対してオーミック接触されている一方、ゲート電極５とは、層間絶縁膜７によって電気的に絶縁されている。 On the upper surface of the epitaxial layer 2, as shown in FIGS. 1 and 3, a source made of Al or an alloy of Al and Si so as to cover the interlayer insulating film 7 and fill the contact hole 7a. An electrode 8 is formed. The source electrode 8 is in ohmic contact with the N + type source region 2 c and the P + type base region 2 d, while being electrically insulated from the gate electrode 5 by the interlayer insulating film 7.

一方、Ｎ+型シリコン基板１の裏面上（エピタキシャル層２とは反対側の面上）には、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含む多層構造体からなるドレイン電極９が形成されている。このドレイン電極９は、Ｎ+型シリコン基板１に対してオーミック接触している。また、図３に示すように、エピタキシャル層２の上面上の所定領域には、ゲート電極５と電気的に接続されたパッド電極１０が形成されている。 On the other hand, on the back surface of the N + type silicon substrate 1 (on the surface opposite to the epitaxial layer 2), a drain electrode 9 made of a multilayer structure containing Au, Ti, Ni, Ag, or the like is formed. The drain electrode 9 is in ohmic contact with the N + type silicon substrate 1. As shown in FIG. 3, a pad electrode 10 electrically connected to the gate electrode 5 is formed in a predetermined region on the upper surface of the epitaxial layer 2.

上記のように構成された第１実施形態によるＭＯＳＦＥＴでは、ソース電極８とドレイン電極９との間に所定の電圧を印加するとともに、ゲート電極５を所定の電位にすることにより、Ｐ-型不純物領域２ｂにおいて、シリコン酸化膜４との界面近傍にチャネル（チャネル領域）１１が形成される。これにより、形成されたチャネル１１を介して、ソース電極８とドレイン電極９との間に電流を流すことが可能となる。なお、シリコン酸化膜４のうち、Ｐ-型不純物領域２ｂとゲート電極５（ポリシリコン層５ａ）とに挟まれた部分およびその近傍は、ゲート絶縁膜として機能する。 In the MOSFET according to the first embodiment configured as described above, a predetermined voltage is applied between the source electrode 8 and the drain electrode 9, and the gate electrode 5 is set to a predetermined potential, whereby a P − type impurity is obtained. In the region 2b, a channel (channel region) 11 is formed in the vicinity of the interface with the silicon oxide film 4. As a result, a current can flow between the source electrode 8 and the drain electrode 9 through the formed channel 11. In the silicon oxide film 4, a portion sandwiched between the P − -type impurity region 2b and the gate electrode 5 (polysilicon layer 5a) and its vicinity function as a gate insulating film.

第１実施形態では、上記のように、ゲート電極５をポリシリコン層５ａと低抵抗層５ｂとを含むように構成し、そのポリシリコン層５ａを、Ｐ-型不純物領域２ｂよりも上方に上面が位置するようにトレンチ３内に埋め込むとともに、シリコン酸化膜４を挟んでＰ-型不純物領域２ｂ（チャネル１１）と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧ＶTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。すなわち、上記のように構成することによって、第１実施形態によるＭＯＳＦＥＴを、ゲート電極がポリシリコンから構成された従来の一般的なＭＯＳＦＥＴと同等の駆動電圧で動作させることができる。 In the first embodiment, as described above, the gate electrode 5 is configured to include the polysilicon layer 5a and the low resistance layer 5b, and the polysilicon layer 5a is formed on the upper surface above the P − -type impurity region 2b. Is buried in the trench 3 so as to be positioned, and is formed so as to face the P − -type impurity region 2b (channel 11) with the silicon oxide film 4 interposed therebetween, so that the work function difference φ is reduced and the gate electrode becomes polysilicon. It can be equivalent to the case where only layers are formed. For this reason, the threshold voltage VT can also be made equal to that in the case where the gate electrode is composed of only a polysilicon layer, so that a significant change in drive voltage can be suppressed. That is, by configuring as described above, the MOSFET according to the first embodiment can be operated at a driving voltage equivalent to a conventional general MOSFET whose gate electrode is made of polysilicon.

また、第１実施形態では、ポリシリコン層５ａよりも電気抵抗率が小さい低抵抗層５ｂをポリシリコン層５ａの上面上に形成することによって、ゲート電極５全体での抵抗を低減することができる。そして、トレンチパターンの微細化に伴い、ゲート電極５において、エピタキシャル層２の厚み方向の長さが長く、かつ、Ｘ方向の幅が小さく形成されている場合でも、ゲート電極５は充分低い抵抗を有することができる。これにより、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。また、上記した第１実施形態によるＭＯＳＦＥＴでは、スイッチングロスを低減することができるので、消費電力を低減することができる。このため、このＭＯＳＦＥＴを、たとえば、ＤＣ−ＤＣコンバータ回路や、スイッチング回路などに用いることによって、これらの回路の性能を向上させることができる。   In the first embodiment, the resistance of the gate electrode 5 as a whole can be reduced by forming the low resistance layer 5b having a lower electrical resistivity than the polysilicon layer 5a on the upper surface of the polysilicon layer 5a. . With the miniaturization of the trench pattern, the gate electrode 5 has a sufficiently low resistance even when the length of the epitaxial layer 2 in the thickness direction is long and the width in the X direction is small. Can have. As a result, it is possible to increase the switching operation speed while easily suppressing a significant change in the drive voltage. Further, in the MOSFET according to the first embodiment described above, the switching loss can be reduced, so that the power consumption can be reduced. For this reason, the performance of these circuits can be improved by using this MOSFET for a DC-DC converter circuit, a switching circuit, etc., for example.

また、第１実施形態では、Ｐ-型不純物領域２ｂ（チャネル１１）の上方におけるシリコン酸化膜４と低抵抗層５ｂとの間に、バリアメタル層５ｃを介して低抵抗層５ｂの側面を覆うように（低抵抗層５ｂの側面に対応するように）ＳｉＮ膜６を形成することによって、低抵抗層５ｂをポリシリコン層５ａの上面上に形成したとしても、低抵抗層５ｂの金属原子がシリコン酸化膜４に拡散するのを抑制することができる。このため、低抵抗層５ｂの金属原子がシリコン酸化膜４に拡散することに起因して、シリコン酸化膜（ゲート絶縁膜）４の信頼性が低下するという不都合が生じるのを抑制することができる。 In the first embodiment, the side surface of the low resistance layer 5b is covered via the barrier metal layer 5c between the silicon oxide film 4 and the low resistance layer 5b above the P − type impurity region 2b (channel 11). Thus, even if the low resistance layer 5b is formed on the upper surface of the polysilicon layer 5a by forming the SiN film 6 (corresponding to the side surface of the low resistance layer 5b), the metal atoms of the low resistance layer 5b Diffusion into the silicon oxide film 4 can be suppressed. For this reason, it is possible to suppress the inconvenience that the reliability of the silicon oxide film (gate insulating film) 4 is lowered due to the diffusion of metal atoms of the low resistance layer 5b into the silicon oxide film 4. .

また、第１実施形態では、ＳｉＮ膜６を、Ｐ-型不純物領域２ｂ（チャネル１１）の上方におけるシリコン酸化膜４と低抵抗層５ｂ（バリアメタル層５ｃ）の側面との間に形成することによって、アスペクト比を小さくすることができるので、ＳｉＮ膜６をトレンチ３内の全面に形成する場合と異なり、容易にトレンチ３内にＳｉＮ膜６を形成することができる。このため、トレンチパターンを微細化した場合でも、良好なＳｉＮ膜６を容易に形成することが可能となるので、トレンチパターンの微細化に容易に対応することができる。 In the first embodiment, the SiN film 6 is formed between the silicon oxide film 4 and the side surface of the low resistance layer 5b (barrier metal layer 5c) above the P − -type impurity region 2b (channel 11). Thus, the aspect ratio can be reduced, so that the SiN film 6 can be easily formed in the trench 3, unlike the case where the SiN film 6 is formed on the entire surface in the trench 3. For this reason, even when the trench pattern is miniaturized, a good SiN film 6 can be easily formed, and therefore, the trench pattern can be easily miniaturized.

なお、上記した第１実施形態の構成では、Ｐ-型不純物領域２ｂ（チャネル１１）と対向する部分にはＳｉＮ膜６が形成されていないので、駆動電圧等の素子特性に対するＳｉＮ膜６の影響を抑制することができる。また、ポリシリコン層５ａと低抵抗層５ｂ（バリアメタル層５ｃ）との間にもＳｉＮ膜６が形成されていないので、低抵抗層５ｂを、ポリシリコン層５ａの上面上に、ポリシリコン層５ａと電気的に接続された状態で形成することができる。 In the configuration of the first embodiment described above, since the SiN film 6 is not formed in the portion facing the P − -type impurity region 2b (channel 11), the influence of the SiN film 6 on device characteristics such as drive voltage. Can be suppressed. In addition, since the SiN film 6 is not formed between the polysilicon layer 5a and the low resistance layer 5b (barrier metal layer 5c), the low resistance layer 5b is formed on the polysilicon layer 5a on the upper surface of the polysilicon layer 5a. It can be formed in a state electrically connected to 5a.

また、第１実施形態では、ポリシリコン層５ａと低抵抗層５ｂとの間にバリアメタル層５ｃを介装することによって、このバリアメタル層５ｃにより、低抵抗層５ｂを構成する金属原子がポリシリコン層５ａに拡散するのを抑制することができる。これにより、金属原子がポリシリコン層５ａに拡散することに起因して、閾値電圧ＶTが変化するという不都合が生じるのを抑制することができる。 In the first embodiment, the barrier metal layer 5c is interposed between the polysilicon layer 5a and the low-resistance layer 5b, so that the metal atoms constituting the low-resistance layer 5b can be made poly-crystalline by the barrier metal layer 5c. Diffusion to the silicon layer 5a can be suppressed. As a result, it is possible to suppress the disadvantage that the threshold voltage V T changes due to the diffusion of metal atoms into the polysilicon layer 5a.

図４〜図１６は、本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。次に、図１および図３〜図１６を参照して、本発明の第１実施形態によるＭＯＳＦＥＴの製造方法について説明する。   4 to 16 are cross-sectional views for explaining a method of manufacturing a MOSFET according to the first embodiment of the invention. Next, with reference to FIGS. 1 and 3 to 16, a method of manufacturing a MOSFET according to the first embodiment of the invention will be described.

まず、図４に示すように、エピタキシャル成長法を用いて、Ｎ+型シリコン基板１の上面上に所定の厚みを有するＮ-型のエピタキシャル層２を形成する。次に、図５に示すように、エピタキシャル層２の表面から、Ｐ型への制御のための不純物を導入および拡散させることによって、Ｎ-型のエピタキシャル層２の上部をＰ-型不純物領域２ｂとする。続いて、所定の位置に開口を有するレジスト膜（図示せず）をマスクとしてＰ型およびＮ型への制御のための不純物を導入することにより、Ｐ-型不純物領域２ｂの上部にＰ+型ベース領域２ｄおよびＮ+型ソース領域２ｃをそれぞれ形成する。これにより、エピタキシャル層２に、Ｎ+型シリコン基板１側から、Ｎ-型不純物領域２ａ、Ｐ-型不純物領域２ｂ、およびＮ+型ソース領域２ｃが形成されるとともに、Ｎ+型ソース領域２ｃを貫通してＰ-型不純物領域２ｂと接するＰ+型ベース領域２ｄが形成される。 First, as shown in FIG. 4, an N − type epitaxial layer 2 having a predetermined thickness is formed on the upper surface of an N + type silicon substrate 1 by using an epitaxial growth method. Next, as shown in FIG. 5, by introducing and diffusing impurities for controlling the P-type from the surface of the epitaxial layer 2, the upper portion of the N − -type epitaxial layer 2 is formed into a P − -type impurity region 2b. And Subsequently, an impurity for controlling P-type and N-type is introduced by using a resist film (not shown) having an opening at a predetermined position as a mask, so that P + -type is formed on the P − -type impurity region 2b. Base region 2d and N + -type source region 2c are formed, respectively. Thus, the epitaxial layer 2, the N + -type silicon substrate 1 side, N - -type impurity regions 2a, P - -type impurity regions 2b, and together with N + -type source region 2c is formed, N + -type source region 2c A P + -type base region 2 d is formed so as to penetrate through and contact the P − -type impurity region 2 b.

次に、図６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、エピタキシャル層２に複数のトレンチ３を形成する。具体的には、エピタキシャル層２の上面上に、所定の位置に開口を有するレジスト膜（図示せず）を形成するとともに、そのレジスト膜をマスクとして、エピタキシャル層２の上面からエッチングすることにより、エピタキシャル層２に複数のトレンチ３を形成する。この際、複数のトレンチ３の各々は、Ｘ方向の幅が約０．３μｍ〜約０．５μｍとなるように形成するとともに、所定方向（図３の矢印Ｙ方向）に延びるように細長状（ストライプ状）に形成する。また、複数のトレンチ３の各々は、エピタキシャル層２の厚み方向にＮ+型ソース領域２ｃおよびＰ-型不純物領域２ｂを貫通してＮ-型不純物領域２ａの途中の深さにまで達するように、約１μｍ〜約３μｍの深さに形成する。 Next, as shown in FIG. 6, a plurality of trenches 3 are formed in the epitaxial layer 2 by using a photolithography technique and an etching technique. Specifically, a resist film (not shown) having an opening at a predetermined position is formed on the upper surface of the epitaxial layer 2, and etching is performed from the upper surface of the epitaxial layer 2 using the resist film as a mask. A plurality of trenches 3 are formed in the epitaxial layer 2. At this time, each of the plurality of trenches 3 is formed so as to have a width in the X direction of about 0.3 μm to about 0.5 μm and is elongated so as to extend in a predetermined direction (the arrow Y direction in FIG. 3). (Striped). Further, each of the plurality of trenches 3 penetrates through the N + type source region 2c and the P − type impurity region 2b in the thickness direction of the epitaxial layer 2 and reaches a depth in the middle of the N − type impurity region 2a. , To a depth of about 1 μm to about 3 μm.

その後、Ｎ+型シリコン基板１を熱酸化処理することにより、表面酸化物層を成長させる。これにより、図７に示すように、ＳｉＯ2からなるシリコン酸化膜１４が、エピタキシャル層２の表面およびトレンチ３の内表面（底面および側面）を覆うように形成される。 Thereafter, the surface oxide layer is grown by thermally oxidizing the N + type silicon substrate 1. Thereby, as shown in FIG. 7, a silicon oxide film 14 made of SiO 2 is formed so as to cover the surface of the epitaxial layer 2 and the inner surface (bottom surface and side surfaces) of the trench 3.

続いて、図８に示すように、シリコン酸化膜１４が形成されたエピタキシャル層２の上面全面に、ポリシリコン層１５ａを形成する。このポリシリコン層１５ａの形成は、たとえば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて行うことができる。上記ＬＰＣＶＤ法を用いることによって、トレンチ３のアスペクト比が大きい場合でも、トレンチ３の内部にポリシリコン層１５ａを良好（密に）に埋め込むことが可能となる。   Subsequently, as shown in FIG. 8, a polysilicon layer 15a is formed on the entire upper surface of the epitaxial layer 2 on which the silicon oxide film 14 is formed. The formation of the polysilicon layer 15a can be performed by using, for example, an LPCVD (Low Pressure Chemical Vapor Deposition) method. By using the LPCVD method, even when the aspect ratio of the trench 3 is large, the polysilicon layer 15a can be satisfactorily (densely) embedded in the trench 3.

次に、図９に示すように、エッチバックにより、ポリシリコン層１５ａの所定領域を除去する。これにより、各々のトレンチ３内におけるポリシリコン層１５ａ（５ａ）の上面（エッチバック面）が、エピタキシャル層２の上面よりも下方に形成され、トレンチ３内に、ゲート電極５を構成するポリシリコン層５ａが形成される。この際、ポリシリコン層５ａの上面（エッチバック面）がＰ-型不純物領域２ｂよりも上方に位置するようにエッチバック厚を制御する。なお、上記した工程により、ポリシリコン層５ａは、シリコン酸化膜１４を介してＰ-型不純物領域２ｂと対向するように形成される。 Next, as shown in FIG. 9, a predetermined region of the polysilicon layer 15a is removed by etch back. Thereby, the upper surface (etch back surface) of the polysilicon layer 15a (5a) in each trench 3 is formed below the upper surface of the epitaxial layer 2, and the polysilicon constituting the gate electrode 5 is formed in the trench 3. Layer 5a is formed. At this time, the etch back thickness is controlled so that the upper surface (etch back surface) of the polysilicon layer 5a is located above the P − type impurity region 2b. By the above process, the polysilicon layer 5a is formed so as to face the P − -type impurity region 2b with the silicon oxide film 14 interposed therebetween.

次に、図１０に示すように、シリコン酸化膜１４およびポリシリコン層５ａの露出表面を覆うように、約１０ｎｍ〜約１００ｎｍの厚みを有するＳｉＮ膜１６を全面に形成する。ここで、トレンチ３内の底部側には上記したポリシリコン層５ａが埋め込まれているので、トレンチ３のアスペクト比（トレンチ３内の空所のアスペクト比）は小さくなっている。このため、ＳｉＮ膜１６の形成は、プラズマＣＶＤ法などを用いて良好に行うことができる。なお、トレンチ３のアスペクト比が大きい場合には、減圧ＣＶＤ法などを用いる必要がある一方、減圧ＣＶＤ法を実施するための減圧ＣＶＤ装置はプラズマＣＶＤ法を実施するためのプラズマＣＶＤ装置に比べて高額であるため、減圧ＣＶＤ法を用いてＳｉＮ膜１６を形成した場合には、ＭＯＳＦＥＴの製造コストが上昇するという不都合が生じる。その一方、第１実施形態によるＭＯＳＦＥＴでは、安価な装置（プラズマＣＶＤ装置）を用いてＳｉＮ膜１６を形成することができるので、上記した不都合が生じるのを抑制することが可能となる。また、減圧ＣＶＤ法では、８００℃以上の高温処理が行われるのに対し、プラズマＣＶＤ法では、３８０℃〜４００℃程度の比較的低温で処理が行われるため、拡散層（不純物領域）に与える影響を低減することができる。   Next, as shown in FIG. 10, a SiN film 16 having a thickness of about 10 nm to about 100 nm is formed on the entire surface so as to cover the exposed surfaces of the silicon oxide film 14 and the polysilicon layer 5a. Here, since the polysilicon layer 5a described above is buried on the bottom side in the trench 3, the aspect ratio of the trench 3 (the aspect ratio of the void in the trench 3) is small. For this reason, the formation of the SiN film 16 can be favorably performed using a plasma CVD method or the like. In addition, when the aspect ratio of the trench 3 is large, it is necessary to use a low pressure CVD method or the like. On the other hand, a low pressure CVD apparatus for performing the low pressure CVD method is compared with a plasma CVD apparatus for performing the plasma CVD method. Since the cost is high, when the SiN film 16 is formed by using the low pressure CVD method, there arises a disadvantage that the manufacturing cost of the MOSFET increases. On the other hand, in the MOSFET according to the first embodiment, since the SiN film 16 can be formed using an inexpensive apparatus (plasma CVD apparatus), it is possible to suppress the occurrence of the inconvenience described above. Further, in the low pressure CVD method, a high temperature treatment of 800 ° C. or higher is performed, whereas in the plasma CVD method, the treatment is performed at a relatively low temperature of about 380 ° C. to 400 ° C. The influence can be reduced.

その後、図１１に示すように、反応性イオンエッチング（ＲＩＥ）法などを用いて、ＳｉＮ膜１６の所定領域を除去する。これにより、トレンチ３の内側面（ポリシリコン層５ａが埋め込まれていない残りの部分の内側面）上に、シリコン酸化膜１４を介してＳｉＮ膜６が形成された状態となる。続いて、図１２に示すように、シリコン酸化膜１４、ＳｉＮ膜６、および、ポリシリコン層５ａの露出表面を覆うように、バリアメタル層１５ｃを形成する。このバリアメタル層１５ｃは、トレンチ３内を完全に埋め込まない厚みに形成する。これにより、トレンチ３内の上部には、空所が確保される。この空所の深さは、たとえば、約０．５μｍとされる。   Thereafter, as shown in FIG. 11, a predetermined region of the SiN film 16 is removed by using a reactive ion etching (RIE) method or the like. As a result, the SiN film 6 is formed on the inner side surface of the trench 3 (the inner side surface of the remaining portion where the polysilicon layer 5a is not buried) via the silicon oxide film 14. Subsequently, as shown in FIG. 12, a barrier metal layer 15c is formed so as to cover the exposed surfaces of the silicon oxide film 14, the SiN film 6, and the polysilicon layer 5a. The barrier metal layer 15c is formed to a thickness that does not completely fill the trench 3. As a result, a void is secured in the upper part of the trench 3. The depth of this void is, for example, about 0.5 μm.

次に、バリアメタル層１５ｃの上面上に、スパッタ法などを用いて、トレンチ３の空所を埋め込むように低抵抗層１５ｂを形成する。そして、図１３に示すように、エッチバックにより、低抵抗層１５ｂおよびバリアメタル層１５ｃの所定領域を除去する。これにより、トレンチ３外の低抵抗層１５ｂおよびバリアメタル層１５ｃが除去されて、トレンチ３の内部に、低抵抗層５ｂおよびバリアメタル層５ｃが形成される。また、トレンチ３内に形成されたポリシリコン層５ａ、バリアメタル層５ｃおよび低抵抗層５ｂによって、ゲート電極５が構成される。   Next, the low resistance layer 15b is formed on the upper surface of the barrier metal layer 15c by using a sputtering method or the like so as to fill the void of the trench 3. Then, as shown in FIG. 13, predetermined regions of the low resistance layer 15b and the barrier metal layer 15c are removed by etch back. Thereby, the low resistance layer 15 b and the barrier metal layer 15 c outside the trench 3 are removed, and the low resistance layer 5 b and the barrier metal layer 5 c are formed inside the trench 3. The gate electrode 5 is constituted by the polysilicon layer 5a, the barrier metal layer 5c, and the low resistance layer 5b formed in the trench 3.

続いて、図１４に示すように、Ｎ+型シリコン基板１のエピタキシャル層２が形成された側の面全面に、ＳｉＯ2からなる層間絶縁膜１７を形成する。次に、所定の開口パターンを有するレジスト膜（図示せず）を、層間絶縁膜１７上に形成した後、このレジスト膜をマスクとして層間絶縁膜１７およびシリコン酸化膜１４をエッチングする。これにより、層間絶縁膜１７およびシリコン酸化膜１４を貫通するコンタクトホール７ａが形成され、Ｐ+型ベース領域２ｄおよびその周辺のＮ+型ソース領域２ｃがコンタクトホール７ａ内に露出される。この状態が、図１５に示されている。なお、層間絶縁膜１７およびシリコン酸化膜１４を貫通するコンタクトホール７ａが形成されることによって、層間絶縁膜１７は、層間絶縁膜７となり、シリコン酸化膜１４は、シリコン酸化膜４となる。 Subsequently, as shown in FIG. 14, an interlayer insulating film 17 made of SiO 2 is formed on the entire surface of the N + -type silicon substrate 1 on the side where the epitaxial layer 2 is formed. Next, after a resist film (not shown) having a predetermined opening pattern is formed on the interlayer insulating film 17, the interlayer insulating film 17 and the silicon oxide film 14 are etched using the resist film as a mask. Thereby, contact hole 7a penetrating interlayer insulating film 17 and silicon oxide film 14 is formed, and P + -type base region 2d and its surrounding N + -type source region 2c are exposed in contact hole 7a. This state is shown in FIG. By forming contact hole 7 a penetrating interlayer insulating film 17 and silicon oxide film 14, interlayer insulating film 17 becomes interlayer insulating film 7 and silicon oxide film 14 becomes silicon oxide film 4.

その後、図１６に示すように、スパッタ法などを用いて、層間絶縁膜７を覆うとともに、コンタクトホール７ａを埋めるように、Ａｌ、または、ＡｌとＳｉとの合金からなるソース電極８を形成する。最後に、Ｎ+型シリコン基板１の裏面（エピタキシャル層２とは反対側の面）上に、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含む多層構造体からなるドレイン電極９を形成する。このようにして、図１に示した本発明の第１実施形態によるＭＯＳＦＥＴが製造される。 Thereafter, as shown in FIG. 16, the source electrode 8 made of Al or an alloy of Al and Si is formed so as to cover the interlayer insulating film 7 and fill the contact hole 7a by using a sputtering method or the like. . Finally, a drain electrode 9 made of a multilayer structure containing Au, Ti, Ni, Ag, or the like is formed on the back surface (the surface opposite to the epitaxial layer 2) of the N + type silicon substrate 1. Thus, the MOSFET according to the first embodiment of the present invention shown in FIG. 1 is manufactured.

（第２実施形態）
図１７は、本発明の第２実施形態によるＭＯＳＦＥＴの構造を示した断面図である。図１８は、第２実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。次に、図１、図２、図１７および図１８を参照して、本発明の第２実施形態によるＭＯＳＦＥＴの構造について説明する。 (Second Embodiment)
FIG. 17 is a sectional view showing the structure of a MOSFET according to the second embodiment of the present invention. FIG. 18 is an enlarged sectional view showing a part of the MOSFET according to the second embodiment. Next, with reference to FIGS. 1, 2, 17 and 18, the structure of the MOSFET according to the second embodiment of the invention will be described.

この第２実施形態によるＭＯＳＦＥＴでは、上記第１実施形態と同様、ゲート電極２５は、ポリシリコン層５ａ、低抵抗層２５ｂ、および、バリアメタル層２５ｃを含んでいる。なお、低抵抗層２５ｂおよびバリアメタル層２５ｃは、上記第１実施形態における低抵抗層５ｂ（図１および図２参照）およびバリアメタル層５ｃ（図１および図２参照）と同様の材料から構成されている。低抵抗層２５ｂおよびバリアメタル層２５ｃは、上記第１実施形態に比べて、トレンチ３の深さ方向により薄く形成されている。すなわち、低抵抗層２５ｂの上面およびバリアメタル層２５ｃの端部は、エピタキシャル層２の上面よりも下方に位置している。そして、第２実施形態によるＭＯＳＦＥＴでは、層間絶縁膜２７がトレンチ３の内部に形成されている。より詳細には、層間絶縁膜２７は、その上面がトレンチ３の内部に位置するように形成されている。また、第２実施形態では、上記第１実施形態と異なり、シリコン酸化膜２４は、Ｎ+型ソース領域２ｃの上面上に延設されることなく、トレンチ３の内側面にのみ形成されている。なお、層間絶縁膜２７は、本発明の「絶縁体層」の一例である。 In the MOSFET according to the second embodiment, the gate electrode 25 includes a polysilicon layer 5a, a low resistance layer 25b, and a barrier metal layer 25c, as in the first embodiment. The low resistance layer 25b and the barrier metal layer 25c are made of the same material as the low resistance layer 5b (see FIGS. 1 and 2) and the barrier metal layer 5c (see FIGS. 1 and 2) in the first embodiment. Has been. The low resistance layer 25b and the barrier metal layer 25c are formed thinner in the depth direction of the trench 3 than in the first embodiment. That is, the upper surface of the low resistance layer 25 b and the end portion of the barrier metal layer 25 c are located below the upper surface of the epitaxial layer 2. In the MOSFET according to the second embodiment, the interlayer insulating film 27 is formed inside the trench 3. More specifically, the interlayer insulating film 27 is formed so that its upper surface is located inside the trench 3. In the second embodiment, unlike the first embodiment, the silicon oxide film 24 is formed only on the inner surface of the trench 3 without extending on the upper surface of the N + type source region 2c. . The interlayer insulating film 27 is an example of the “insulator layer” in the present invention.

第２実施形態では、上記のように、層間絶縁膜２７を、その上面がトレンチ３の内部に位置するように形成することによって、隣り合うトレンチ３間の間隔を小さくすることができる。このため、容易に、トレンチパターンの微細化に対応することができる。   In the second embodiment, as described above, the interval between adjacent trenches 3 can be reduced by forming the interlayer insulating film 27 such that the upper surface thereof is located inside the trench 3. For this reason, it is possible to easily cope with the miniaturization of the trench pattern.

なお、第２実施形態のその他の構成および効果は、上記第１実施形態と同様である。   In addition, the other structure and effect of 2nd Embodiment are the same as that of the said 1st Embodiment.

図１９〜図２１は、本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。続いて、図４〜図１２、図１４、図１６、図１７、および、図１９〜図２１を参照して、本発明の第２実施形態によるＭＯＳＦＥＴの製造方法について説明する。   19 to 21 are cross-sectional views for explaining a method of manufacturing a MOSFET according to the second embodiment of the invention. Subsequently, a method of manufacturing a MOSFET according to the second embodiment of the present invention will be described with reference to FIGS. 4 to 12, 14, 16, 17, and 19 to 21.

まず、図４〜図１２に示した第１実施形態と同様の方法を用いて、トレンチ３内にポリシリコン層５ａを形成するとともに、ＳｉＮ膜６、バリアメタル層１５ｃおよび低抵抗層１５ｂをそれぞれ形成する。   First, the polysilicon layer 5a is formed in the trench 3 by using the same method as in the first embodiment shown in FIGS. 4 to 12, and the SiN film 6, the barrier metal layer 15c, and the low resistance layer 15b are respectively formed. Form.

次に、エッチバックにより、低抵抗層１５ｂおよびバリアメタル層１５ｃの所定領域を除去する。この際、低抵抗層１５ｂおよびバリアメタル層１５ｃの除去は、トレンチ３外の低抵抗層１５ｂおよびバリアメタル層１５ｃのみならず、トレンチ３の開口端近傍（浅所）の低抵抗層１５ｂおよびバリアメタル層１５ｃも除去する。これにより、図１９に示すように、トレンチ３内に低抵抗層２５ｂおよびバリアメタル層２５ｃが形成されるとともに、トレンチ３内において、低抵抗層２５ｂおよびバリアメタル層２５ｃの上に浅い空所が形成される。   Next, predetermined regions of the low resistance layer 15b and the barrier metal layer 15c are removed by etch back. At this time, the removal of the low-resistance layer 15b and the barrier metal layer 15c is not limited to the low-resistance layer 15b and the barrier metal layer 15c outside the trench 3, but also the low-resistance layer 15b and the barrier near the opening end of the trench 3 (shallow). The metal layer 15c is also removed. Thereby, as shown in FIG. 19, a low resistance layer 25b and a barrier metal layer 25c are formed in the trench 3, and a shallow void is formed on the low resistance layer 25b and the barrier metal layer 25c in the trench 3. It is formed.

そして、図１４に示した第１実施形態と同様の方法を用いて、Ｎ+型シリコン基板１のエピタキシャル層２が形成された側の面全面に、ＳｉＯ2からなる層間絶縁膜３７を形成する。この状態が、図２０に示されている。 Then, an interlayer insulating film 37 made of SiO 2 is formed on the entire surface of the N + type silicon substrate 1 on the side where the epitaxial layer 2 is formed, using the same method as in the first embodiment shown in FIG. . This state is shown in FIG.

続いて、エッチバックにより、層間絶縁膜３７およびシリコン酸化膜１４の所定領域を除去する。この際、図２１に示すように、エッチバック面がトレンチ３内に位置するようにエッチバック厚を制御する。すなわち、シリコン酸化膜１４および層間絶縁膜３７がトレンチ３の内部にのみ残るようにする。これにより、トレンチ３の空所部分に層間絶縁膜２７が形成されるとともに、その層間絶縁膜２７の上面（エッチバック面）がエピタキシャル層２の上面よりも下方に位置するように構成される。なお、エピタキシャル層２の上面上に形成されたシリコン酸化膜１４が除去されることによって、トレンチ３の内側面にシリコン酸化膜２４が形成される。   Subsequently, predetermined regions of the interlayer insulating film 37 and the silicon oxide film 14 are removed by etch back. At this time, the etch-back thickness is controlled so that the etch-back surface is located in the trench 3 as shown in FIG. That is, the silicon oxide film 14 and the interlayer insulating film 37 are left only in the trench 3. As a result, the interlayer insulating film 27 is formed in the void portion of the trench 3, and the upper surface (etchback surface) of the interlayer insulating film 27 is positioned below the upper surface of the epitaxial layer 2. Note that, by removing the silicon oxide film 14 formed on the upper surface of the epitaxial layer 2, a silicon oxide film 24 is formed on the inner surface of the trench 3.

その後、図１６に示した第１実施形態と同様の方法を用いて、エピタキシャル層２の上面上に、Ａｌ、または、ＡｌとＳｉとの合金からなるソース電極８を形成する。最後に、上記第１実施形態と同様の方法を用いて、Ｎ+型シリコン基板１の裏面（エピタキシャル層２とは反対側の面）上に、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含む多層構造体からなるドレイン電極９を形成する。このようにして、図１７に示した本発明の第２実施形態によるＭＯＳＦＥＴが製造される。 Thereafter, the source electrode 8 made of Al or an alloy of Al and Si is formed on the upper surface of the epitaxial layer 2 by using the same method as in the first embodiment shown in FIG. Finally, a multilayer structure containing Au, Ti, Ni, Ag, etc. on the back surface (surface opposite to the epitaxial layer 2) of the N + type silicon substrate 1 using the same method as in the first embodiment. A drain electrode 9 made of a body is formed. Thus, the MOSFET according to the second embodiment of the present invention shown in FIG. 17 is manufactured.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.

たとえば、上記第１および第２実施形態では、半導体装置の一例であるＭＯＳＦＥＴに本発明を適用した例を示したが、本発明はこれに限らず、ＭＯＳＦＥＴ以外の半導体装置に本発明を適用してもよい。たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用してもよい。   For example, in the first and second embodiments, an example in which the present invention is applied to a MOSFET that is an example of a semiconductor device has been described. However, the present invention is not limited to this, and the present invention is applied to a semiconductor device other than a MOSFET. May be. For example, the present invention may be applied to an IGBT (Insulated Gate Bipolar Transistor).

また、上記第１および第２実施形態では、トレンチの形成前に、Ｐ-型不純物領域、Ｎ+型ソース領域、および、Ｐ+型ベース領域を形成した例を示したが、本発明はこれに限らず、トレンチの形成後に、Ｐ-型不純物領域、Ｎ+型ソース領域、および、Ｐ+型ベース領域を形成してもよい。 In the first and second embodiments, the example in which the P − -type impurity region, the N + -type source region, and the P + -type base region are formed before the trench formation is shown. However, the P − type impurity region, the N + type source region, and the P + type base region may be formed after the trench is formed.

また、上記第１および第２実施形態では、Ｎ型のシリコン基板（半導体層）を用いて半導体装置を構成した例を示したが、本発明はこれに限らず、Ｐ型のシリコン基板（半導体層）を用いて半導体装置を構成してもよい。すなわち、導電型を全て逆にした構成にしてもよい。   In the first and second embodiments, an example in which a semiconductor device is configured using an N-type silicon substrate (semiconductor layer) has been described. However, the present invention is not limited to this, and a P-type silicon substrate (semiconductor) is used. The semiconductor device may be formed using a layer. In other words, all the conductivity types may be reversed.

また、上記第１および第２実施形態では、低抵抗層の構成原子がシリコン酸化膜（ゲート絶縁膜）に拡散するのを抑制するために、低抵抗層とシリコン酸化膜との間にＳｉＮ膜を形成した例を示したが、本発明はこれに限らず、低抵抗層の構成原子がシリコン酸化膜に拡散するのを抑制可能であれば、ＳｉＮ以外の材料からなる保護膜を低抵抗層とシリコン酸化膜との間に形成してもよい。たとえば、保護膜としてのＳｉＯ2膜を低抵抗層とシリコン酸化膜との間に形成してもよい。 In the first and second embodiments, the SiN film is interposed between the low resistance layer and the silicon oxide film in order to prevent the constituent atoms of the low resistance layer from diffusing into the silicon oxide film (gate insulating film). However, the present invention is not limited to this, and a protective film made of a material other than SiN can be used as long as the constituent atoms of the low resistance layer can be prevented from diffusing into the silicon oxide film. And a silicon oxide film. For example, a SiO 2 film as a protective film may be formed between the low resistance layer and the silicon oxide film.

また、上記第１および第２実施形態では、複数のトレンチを、平面的に見てストライプ状となるようにエピタキシャル層に形成した例を示したが、本発明はこれに限らず、ストライプ状以外の形状となるようにエピタキシャル層にトレンチを形成してもよい。たとえば、平面的に見て、クロス状になるようにエピタキシャル層にトレンチを形成してもよい。   In the first and second embodiments, the example in which the plurality of trenches are formed in the epitaxial layer so as to have a stripe shape in plan view is shown. However, the present invention is not limited to this, and other than the stripe shape. You may form a trench in an epitaxial layer so that it may become the shape of this. For example, the trench may be formed in the epitaxial layer so as to have a cross shape when seen in a plan view.

また、上記第２実施形態では、層間絶縁膜を、その上面がトレンチの内部に位置するように形成した例を示したが、本発明はこれに限らず、層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるようにトレンチ内に形成してもよい。   In the second embodiment, the example in which the interlayer insulating film is formed so that the upper surface thereof is located inside the trench is shown. However, the present invention is not limited to this, and the upper surface of the interlayer insulating film is epitaxial. You may form in a trench so that it may become the same surface as the upper surface of a layer.

１ Ｎ+型シリコン基板
２ エピタキシャル層（半導体層）
２ａ Ｎ-型不純物領域
２ｂ Ｐ-型不純物領域（一導電型の半導体領域）
２ｃ Ｎ+型ソース領域
２ｄ Ｐ+型ベース領域
３ トレンチ
４ シリコン酸化膜
５、２５ ゲート電極
５ａ ポリシリコン層
５ｂ、２５ｂ 低抵抗層
５ｃ、２５ｃ バリアメタル層
６ ＳｉＮ膜（保護膜）
７ 層間絶縁膜
７ａ コンタクトホール
８ ソース電極
９ ドレイン電極
１０ パッド電極
１１ チャネル
２７ 層間絶縁膜（絶縁体層） 1 N + type silicon substrate 2 Epitaxial layer (semiconductor layer)
2a N − type impurity region 2b P − type impurity region (one-conductivity type semiconductor region)
2c N + type source region 2d P + type base region 3 trench 4 silicon oxide film 5, 25 gate electrode 5a polysilicon layer 5b, 25b low resistance layer 5c, 25c barrier metal layer 6 SiN film (protective film)
7 Interlayer insulating film 7a Contact hole 8 Source electrode 9 Drain electrode 10 Pad electrode 11 Channel 27 Interlayer insulating film (insulator layer)

Claims (14)

一導電型の半導体領域を含む半導体層と、
前記半導体領域を貫通するように前記半導体層に形成され、開口端が前記半導体層の上面側に位置しているトレンチと、
前記トレンチの内面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の上面上に形成された層間絶縁膜と、
を備え、
前記ゲート電極は、前記トレンチ内に埋め込まれ、前記ゲート絶縁膜を挟んで前記半導体領域と対向するポリシリコン層と、前記ポリシリコン層の上端且つ前記半導体領域の上端よりも上方に形成され、前記ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、
前記半導体領域の上方における前記ゲート絶縁膜及び前記ポリシリコン層に接し、且つ、前記ゲート絶縁膜とは別体に用意された保護膜が形成され、
前記保護膜の上端が前記トレンチ内に存在していることを特徴とする、半導体装置。 A semiconductor layer including a semiconductor region of one conductivity type;
A trench formed in the semiconductor layer so as to penetrate the semiconductor region, and an open end is located on the upper surface side of the semiconductor layer;
A gate electrode formed on the inner surface of the trench through a gate insulating film;
An interlayer insulating film formed on the upper surface of the gate electrode;
With
The gate electrode is formed in the trench, and is formed above the upper end of the polysilicon layer and the upper end of the semiconductor region, a polysilicon layer facing the semiconductor region with the gate insulating film interposed therebetween, Including a low resistance layer having a lower electrical resistivity than the polysilicon layer,
A protective film is formed in contact with the gate insulating film and the polysilicon layer above the semiconductor region and prepared separately from the gate insulating film,
The semiconductor device according to claim 1, wherein an upper end of the protective film is present in the trench . 前記トレンチの側壁に沿うように前記半導体領域に形成されるチャネル領域をさらに備え、
前記ポリシリコン層は、前記ゲート絶縁膜を挟んで前記チャネル領域と対向し、
前記低抵抗層は、前記ポリシリコン層の上面上且つ前記チャネル領域の上端よりも上方に形成されることを特徴とする、請求項１に記載の半導体装置。 A channel region formed in the semiconductor region along the sidewall of the trench;
The polysilicon layer is opposed to the channel region with the gate insulating film interposed therebetween,
2. The semiconductor device according to claim 1, wherein the low resistance layer is formed on an upper surface of the polysilicon layer and above an upper end of the channel region. 前記保護膜は、前記半導体領域の上方、且つ、前記チャネル領域と対向しない位置に形成されることを特徴とする、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the protective film is formed above the semiconductor region and at a position not facing the channel region. 前記保護膜は、前記ゲート絶縁膜とは異なる材料により成ることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the protective film is made of a material different from that of the gate insulating film. 前記低抵抗層と前記保護膜の上端は前記層間絶縁膜に接していることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。 5. The semiconductor device according to claim 1, wherein upper ends of the low resistance layer and the protective film are in contact with the interlayer insulating film . 6. 前記保護膜は、前記低抵抗層の側面を覆うように形成されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the protective film is formed so as to cover a side surface of the low-resistance layer. 前記保護膜は、ＳｉＮ膜から構成されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the protective film is made of a SiN film. 前記低抵抗層は、金属層から構成されていることを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the low-resistance layer is formed of a metal layer. 前記低抵抗層は、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｃｏ、Ａｇ、Ｐｔ、および、Ｐｂの群から選択される少なくとも１つの元素を含むことを特徴とする、請求項８に記載の半導体装置。   The semiconductor according to claim 8, wherein the low resistance layer includes at least one element selected from the group consisting of Al, Cu, W, Ti, Mo, Co, Ag, Pt, and Pb. apparatus. 前記低抵抗層は、金属珪化物を含むことを特徴とする、請求項８または９に記載の半導体装置。   The semiconductor device according to claim 8, wherein the low resistance layer includes a metal silicide. 前記ポリシリコン層と前記低抵抗層との間に介装され、前記低抵抗層の金属原子が前記ポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備えることを特徴とする、請求項８〜１０のいずれか１項に記載の半導体装置。   The barrier metal layer further comprising a barrier metal layer interposed between the polysilicon layer and the low resistance layer and suppressing diffusion of metal atoms of the low resistance layer into the polysilicon layer. The semiconductor device according to any one of 8 to 10. 前記バリアメタル層は、前記低抵抗層と前記保護膜との間に介装されていることを特徴とする、請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein the barrier metal layer is interposed between the low resistance layer and the protective film. 前記ゲート絶縁膜は前記トレンチの側壁に沿って同じ厚さであることを特徴とする、請求項１〜１２のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the gate insulating film has the same thickness along a sidewall of the trench. 前記保護膜の厚さは１０ｎｍ〜１００ｎｍであることを特徴とする、請求項１〜１３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the protective film has a thickness of 10 nm to 100 nm.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174514A (en) * 1997-08-28 1999-03-16 Hitachi Ltd Manufacture of semiconductor device
JP2000183337A (en) * 1998-12-11 2000-06-30 Nec Corp Semiconductor device and its manufacture
JP2005150475A (en) * 2003-11-17 2005-06-09 Rohm Co Ltd Semiconductor device and method for manufacturing the same
JP2005252204A (en) * 2004-03-08 2005-09-15 Toyota Motor Corp Insulating gate type semiconductor device and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174514A (en) * 1997-08-28 1999-03-16 Hitachi Ltd Manufacture of semiconductor device
JP2000183337A (en) * 1998-12-11 2000-06-30 Nec Corp Semiconductor device and its manufacture
JP2005150475A (en) * 2003-11-17 2005-06-09 Rohm Co Ltd Semiconductor device and method for manufacturing the same
JP2005252204A (en) * 2004-03-08 2005-09-15 Toyota Motor Corp Insulating gate type semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380790B2 (en) 2020-02-05 2022-07-05 Kabushiki Kaisha Toshiba Semiconductor device

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