KR100881919B1 - Manufacturing method for air-cavity type wafer level package - Google Patents

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Abstract

본 발명에 따른 에어 캐비티형 웨이퍼 레벨 패키징 방법은, 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계; 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계; 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계; 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계; 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계; 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계; 상기 비아홀에 제3 전도성 물질을 충전하는 단계; 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계; 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계; 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계; 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계;를 포함한다.An air cavity type wafer level packaging method according to the present invention includes the steps of preparing a first substrate having a first electrode pattern formed on one surface; Preparing a second substrate and depositing a second conductive material on one surface of the second substrate; A second electrode pattern corresponding to the first electrode pattern and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns are formed on the second conductive material of the second substrate. Forming; Forming the second electrode pattern and the support part on the second conductive material by using the resist pattern; Bonding a first substrate to the second electrode pattern and the support formed on the second substrate; Forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; Filling a third conductive material into the via hole; Forming solder or bumps on the filled third conductive material; Sawing the first substrate in a form containing an outer edge of the support; Depositing a shielding material on an outer edge of the support portion exposed by the first substrate and the sawing; And sawing the second substrate in a form including an outer edge of the support.

Description

에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법{MANUFACTURING METHOD FOR AIR-CAVITY TYPE WAFER LEVEL PACKAGE}Manufacturing method of air cavity type wafer level package {MANUFACTURING METHOD FOR AIR-CAVITY TYPE WAFER LEVEL PACKAGE}

도 1 내지 9는 본 발명의 실시 예에 따른 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법을 나타낸 도면이다.1 to 9 illustrate a method of manufacturing an air cavity wafer level package according to an exemplary embodiment of the present invention.

본 발명은 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법에 관한 것으로서, 더욱 상세하게는 칩(압전기판)의 전극 패턴에 대한 접속 및 패키징을 동시에 구현할 수 있는 웨이퍼 레벨 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing an air cavity wafer level package, and more particularly, to a method of manufacturing a wafer level package capable of simultaneously implementing a connection and packaging of an electrode pattern of a chip (piezoelectric plate).

SAW 필터, TCXO(Temperature Compensation Crystal Oscillator; 온도 보상형 수정 발진기), FBAR(Film Bulk Acoustic Resonator) 필터 등의 칩은 에어 캐비티의 형성이 요구된다. 이러한 칩의 고밀도 패키징을 위하여, 웨이퍼 레벨 패키징(Wafer Level Packaging) 기술이 필요하게 되었다. Chips such as SAW filters, Temperature Compensation Crystal Oscillators (TCXOs), and Film Bulk Acoustic Resonator (FBAR) filters require the formation of air cavities. For high density packaging of these chips, wafer level packaging technology is needed.

일반적으로 반도체 패키지는 리드 프레임에 본딩 와이어로 IC 칩에 연결되는 형태를 가지며, 외부 충격 및 자기장으로부터 반도체 칩의 회로를 보호해주는 역할을 수행한다. 또한, 반도체 칩이 최적의 상태에서 설계된 기능을 수행할 수 있도록 최적의 내부적 환경을 유지해 주는 역할을 수행한다.In general, the semiconductor package has a form in which the lead frame is connected to the IC chip by bonding wires, and serves to protect the circuit of the semiconductor chip from external impact and magnetic fields. In addition, it plays a role of maintaining an optimal internal environment so that a semiconductor chip can perform a function designed in an optimal state.

에어 캐비티형 패키지라 함은 반도체 칩의 활성 표면에 패키지 재료의 직접적인 접촉이 없도록 패키지 내부에 공동을 형성한 형태로서, 그 내부 공간이 외부와 완전히 차단된 패키징(Hermetic seal)을 구현할 수 있으므로, 반도체 칩의 보호에 효과적인 형태이다.An air cavity type package is formed by forming a cavity inside the package so that the active surface of the semiconductor chip does not have direct contact with the package material.As a semiconductor package can be realized, a hermetic seal can be realized in which the interior space is completely blocked from the outside. It is an effective form of chip protection.

그러나 기존의 에어 캐비티형 패키지를 형성하는 공정에 있어서는, 식각 또는 스크린 프린팅을 통해 에어 캐비티를 형성하는 공정을 수행하고, 전극 패드(본딩 패드)를 개방 또는 노출시키기 위한 식각 공정을 별도로 수행한다.However, in the process of forming an existing air cavity type package, a process of forming an air cavity through etching or screen printing is performed, and an etching process for opening or exposing an electrode pad (bonding pad) is performed separately.

또한, 상술한 필터 등을 완제품화 함에 있어서, 기존의 방식은 전극 금속을 아래 방향으로 제조하기 어려워 별도의 세라믹 또는 플라스틱으로 만들어진 케이스에 실장한 후에야 완제품화될 수 있다는 문제점이 있다.In addition, in completing the above-described filter and the like, there is a problem that the conventional method is difficult to manufacture the electrode metal in the downward direction can be completed after mounting in a case made of a separate ceramic or plastic.

따라서, 본 발명은 간단한 제조 공정으로, 전극 금속이 아래 방향으로 형성된 에어 캐비티형 웨이퍼 레벨 패키지를 실현할 수 있도록 하는 것을 목적으로 한다.Accordingly, an object of the present invention is to make it possible to realize an air cavity wafer level package in which an electrode metal is formed in a downward direction by a simple manufacturing process.

상기한 목적을 달성하기 위한 본 발명에 따른 에어 캐비티형 웨이퍼 레벨 패키징 방법은, 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계; 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계; 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계; 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계; 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계; 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계; 상기 비아홀에 제3 전도성 물질을 충전하는 단계; 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계; 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계; 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계; 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계;를 포함한다.Air cavity type wafer level packaging method according to the present invention for achieving the above object comprises the steps of preparing a first substrate having a first electrode pattern formed on one surface; Preparing a second substrate and depositing a second conductive material on one surface of the second substrate; A second electrode pattern corresponding to the first electrode pattern and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns are formed on the second conductive material of the second substrate. Forming; Forming the second electrode pattern and the support part on the second conductive material by using the resist pattern; Bonding a first substrate to the second electrode pattern and the support formed on the second substrate; Forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; Filling a third conductive material into the via hole; Forming solder or bumps on the filled third conductive material; Sawing the first substrate in a form containing an outer edge of the support; Depositing a shielding material on an outer edge of the support portion exposed by the first substrate and the sawing; And sawing the second substrate in a form including an outer edge of the support.

또한, 상기 제2 전도성 물질은 Ti, Cu, Al, Ni, Ag를 포함하는 그룹으로부터 선택되고, 상기 제2 전도성 물질은 스퍼터링 또는 증발(evaporation) 공정에 의해 증착되는 것이 바람직하다.In addition, the second conductive material is preferably selected from the group comprising Ti, Cu, Al, Ni, Ag, and the second conductive material is preferably deposited by a sputtering or evaporation process.

또한, 상기 레지스트 패턴은 형성하고자 하는 상기 제2 전극 패턴 및 지지부의 형태로 상기 제2 기판의 상기 제2 전도성 물질을 노출시키는 것이 바람직하다.In addition, the resist pattern may expose the second conductive material of the second substrate in the form of the second electrode pattern and the support portion to be formed.

또한, 상기 제2 전극 패턴 및 지지부는, Ni 전해도금에 의해 형성되고, 상기 Ni 전해도금에 형성된 상기 제2 전극 패턴 및 지지부 상에 AuSn 또는 AgSn이 2차 전해도금되는 것이 바람직하다.The second electrode pattern and the support part may be formed by Ni electroplating, and AuSn or AgSn may be secondary electroplated on the second electrode pattern and the support part formed on the Ni electroplating.

또한, 상기 비아홀은 건식 식각에 의해 형성되고, 상기 비아홀 내에 충전되는 상기 제3 전도성 물질은 전해도금법으로 형성되는 것이 바람직하다.In addition, the via hole is formed by dry etching, and the third conductive material filled in the via hole is preferably formed by an electroplating method.

또한, 상기 솔더는 AuSn 또는 AgSn를 포함하고, 상기 범프는 Au를 포함하는 것이 바람직하다.In addition, it is preferable that the solder contains AuSn or AgSn, and the bumps include Au.

또한, 상기 차폐용 물질로는 Ti/Cu/Ni 물질 및 Ti/Ni/Au 물질을 포함한다.In addition, the shielding material includes a Ti / Cu / Ni material and a Ti / Ni / Au material.

또한, 상기 제1 기판은 압전소자용 압전기판이고, 상기 제2 기판은 Si 웨이퍼인 것이 바람직하다.In addition, it is preferable that the first substrate is a piezoelectric substrate for piezoelectric elements, and the second substrate is a Si wafer.

이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

에어 캐비티형 패키징 방법에 있어서, 종래의 공정에서는 패키징 기판상에 식각 또는 스크린 프린팅을 통해 에어 캐비티를 형성하는 공정 및 전극 패드(본딩 패드)를 개방 또는 노출시키기 위한 식각 공정을 수행하고, 별도로 제조되고 쏘잉된 압전 기판을 본딩하는 공정을 수행하였다. In the air cavity type packaging method, in the conventional process, a process of forming an air cavity through etching or screen printing on a packaging substrate and an etching process for opening or exposing an electrode pad (bonding pad) are performed, and are separately manufactured. A process of bonding the sawed piezoelectric substrate was performed.

또한, 칩을 완성함에 있어서, 종래의 방법에서는 금속 전극을 아래 방향으로 제조하기 어렵기 때문에 별도의 세라믹 또는 플라스틱으로 만들어진 케이스에 실장한 후 제품화했다.In addition, in completing the chip, it is difficult to manufacture the metal electrode in the downward direction in the conventional method, so that it is commercialized after mounting in a case made of a separate ceramic or plastic.

그러나 본 발명은 이러한 공정을 단순화시킨 것으로서, 패키징 기판(SI 기판; 이하, 제2 기판)에 전해도금을 통해 금속 전극 및 에어 캐비티를 형성하기 위한 폐 다각형의 지지부를 동시에 형성하고, 이후 회로 패턴이 형성된 기판(이하, 제1 기판)을 상기 형성한 금속 전극 및 지지부에 본딩하고 칩 단위로 절단함으로써 공정을 완료시킨다. 따라서, 금속 전극 및 지지부를 동시에 형성할 수 있어 칩의 제조 공정을 단순화할 수 있게 된다. However, the present invention simplifies this process, and simultaneously forms a support of the closed polygon for forming the metal electrode and the air cavity through electroplating on the packaging substrate (SI substrate; The process is completed by bonding the formed substrate (hereinafter referred to as a first substrate) to the formed metal electrode and the supporting portion and cutting them in chip units. Therefore, the metal electrode and the support portion can be formed at the same time, thereby simplifying the manufacturing process of the chip.

도 1 내지 9는 본 발명에 따른 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방 법을 나타낸 도면이다. 먼저, 상면 및 하면을 가지며, 적어도 하면에 제1 전극 패턴(도시하지 않음)이 형성된 제1 기판(10)을 준비한다. 또한, 제1 기판(10)에 대향하여 배치될 제2 기판(20)을 준비한다. 이때, 제1 기판(10)은 SAW 필터, TCXO(Temperature Compensation Crystal Oscillator; 온도 보상형 수정 발진기), FBAR(Film Bulk Acoustic Resonator) 필터에 대한 회로 패턴이 형성되어 있는 기판을 포함한다. 또한, 제2 기판(20)은 상면 및 하면을 포함하며, Si 기판일 수 있다. 이후, 제2 기판(20)의 하면에는 전자 기기의 프린트 기판에 실장되기 위한 전도성 솔더 또는 범프가 형성되며 상면에는 상기 제1 기판(10)이 상기 전도성 솔더 또는 범프에 도통하는 형태로 본딩된다. 1 to 9 are diagrams showing a method of manufacturing an air cavity wafer level package according to the present invention. First, a first substrate 10 having an upper surface and a lower surface and having a first electrode pattern (not shown) formed on at least the lower surface is prepared. In addition, a second substrate 20 to be disposed opposite to the first substrate 10 is prepared. In this case, the first substrate 10 includes a substrate on which a circuit pattern for a SAW filter, a Temperature Compensation Crystal Oscillator (TCXO), and a Bulk Bulk Acoustic Resonator (FBAR) filter is formed. In addition, the second substrate 20 may include an upper surface and a lower surface, and may be a Si substrate. Subsequently, conductive solder or bumps are formed on the lower surface of the second substrate 20 to be mounted on the printed circuit board of the electronic device, and the first substrate 10 is bonded to the conductive solder or bumps.

제2 기판(20)의 적어도 상면에는 제2 전도성 물질(22)이 도포된다. 이 제2 전도성 물질(22)은 이후 전해 도금에 의해 금속 전극을 형성하기 위한 씨드로서 작용하는 것으로, Ti, Cu, Al, Ni, Ag 등의 금속을 스퍼터링이나 증발(evaporation) 공정으로 형성한다(도 1 참조). The second conductive material 22 is coated on at least an upper surface of the second substrate 20. The second conductive material 22 then serves as a seed for forming a metal electrode by electroplating, and forms a metal such as Ti, Cu, Al, Ni, Ag, etc. by sputtering or evaporation ( See FIG. 1).

그리고 제1 기판(10)에 형성된 전극 패턴인 제1 전극 패턴 중에서 이후의 프린트 기판으로 연결될 전극에 대응하는 형태의 제2 전극 패턴(26a)과, 상기 제1 전극 패턴 및/또는 제2 전극 패턴(26a)을 포함하는 형태를 가지며 동시에 상기 제1 전극 패턴 및/또는 제2 전극 패턴(26a)을 둘러싸는 폐 다각형 형태를 갖는 지지부(26b)를 형성하기 위한 레지스트(24)를 상기 제2 기판(20) 상의 제2 전도성 물질(22) 상에 형성한다(도 2 참조). 이때 레지스트(24)는 상기한 형태들 부분에서 상기 제2 전도성 물질(22)을 노출시키는 방식으로 형성된다. The second electrode pattern 26a and the first electrode pattern and / or the second electrode pattern of the first electrode pattern formed on the first substrate 10 corresponding to the electrode to be connected to the subsequent printed board. And a resist 24 for forming the support portion 26b having a shape including a portion 26a and having a closed polygonal shape surrounding the first electrode pattern and / or the second electrode pattern 26a. On the second conductive material 22 on 20 (see FIG. 2). The resist 24 is then formed in such a way that it exposes the second conductive material 22 in the above-described portions.

상기 레지스트에 의해 노출된 제2 전도성 물질(22)을 씨드로 하여, 상기 제2 전도성 물질(22)상에 Ni 전해도금을 수행함으로써 제2 전극 패턴(26a) 및 지지부를 형성한다. 이 전해 도금에 의해 형성되는 제2 전극 패턴(26a) 및 지지부(26b)는 동일한 높이로 형성될 수 있다. 또한, 필요에 따라서는 상기 형성된 제2 전극 패턴(26a) 및 지지부(26b) 상에 AuSn 또는 AgSn 등의 물질을 2차 전해도금에 의해 추가로 형성할 수도 있다. 이러한 2차 전해도금에 의해 형성하는 물질은, 이후 제1 기판(10)과 제2 기판(20)을 상기 제2 전극 패턴(26a) 및 지지부(26b)를 통해 서로 본딩하는 경우의 접착성을 확보하기 위한 것이다. 이와 같은 Ni 전해도금 및/또는 2차 전해도금이 완료하면, 레지스트(24)를 제거하여 제2 전극 패턴(26a) 및 지지부(26b)의 형성을 완료한다(도 3 참조).Using the second conductive material 22 exposed by the resist as a seed, Ni electroplating is performed on the second conductive material 22 to form the second electrode pattern 26a and the supporting part. The second electrode pattern 26a and the support part 26b formed by this electroplating may be formed at the same height. If necessary, a material such as AuSn or AgSn may be further formed on the formed second electrode pattern 26a and the support part 26b by secondary electroplating. Subsequently, the material formed by the secondary electroplating may have an adhesive property when the first substrate 10 and the second substrate 20 are bonded to each other through the second electrode pattern 26a and the support part 26b. It is to secure. When such Ni electroplating and / or secondary electroplating is completed, the resist 24 is removed to complete formation of the second electrode pattern 26a and the support 26b (see FIG. 3).

제2 기판(20)상에 제2 전극 패턴(26a) 및 지지부(26b)의 형성이 완료되면, 제1 기판(10)과 제2 기판(20)을 본딩한다. 이러한 본딩에 의해 제1 기판(10)과 제2 기판(20)은, 폐 다각형 형태의 지지부(26b)에 의해 제1 전극 패턴 및/또는 제2 전극 패턴(26a)을 외부에 대해 밀폐되는 상태로 만들 수 있게 된다. When the formation of the second electrode pattern 26a and the support part 26b on the second substrate 20 is completed, the first substrate 10 and the second substrate 20 are bonded. By this bonding, the first substrate 10 and the second substrate 20 are in a state in which the first electrode pattern and / or the second electrode pattern 26a are sealed to the outside by the support part 26b having a closed polygonal shape. You can make it.

제1 기판(10)과 제2 기판(20)의 본딩 후, 제2 기판(20)의 일부를 포토리소그래피 공정으로 식각하여 제2 전극 패턴(26a) 부분에 대응하는 위치에 비아홀(28)을 형성함으로써, 제2 전극 패턴(26a)을 노출시킨다(도 4 참조). 이러한 노출을 위한 비아홀(28)의 형성에 있어서, 비아홀(28)의 내부 직경은 대응하는 제2 전극 패턴(26a)을 형성하는 물질의 외부 직경보다 작게 하여, 지지부(26b)에 의해 형성된 밀폐 상태를 파괴하지 않도록 하는 것이 바람직하다. 또한, 비아홀(28)을 형성하기 위한 포토리소그래피 공정은 건식 식각 공정인 것이 바람직하다. After bonding the first substrate 10 and the second substrate 20, a portion of the second substrate 20 is etched by a photolithography process to form the via hole 28 at a position corresponding to the portion of the second electrode pattern 26a. By forming, the second electrode pattern 26a is exposed (see FIG. 4). In the formation of the via hole 28 for such exposure, the inner diameter of the via hole 28 is smaller than the outer diameter of the material forming the corresponding second electrode pattern 26a, so that the sealed state formed by the support portion 26b. It is desirable not to destroy it. In addition, the photolithography process for forming the via hole 28 is preferably a dry etching process.

이와 같이 형성된 비아홀(28)에, 전해도금 방법을 이용하여 제3 전도성 물질(30)을 충전한다(도 5 참조). 그리고 충전된 제3 전도성 물질(30)상에 솔더 또는 범프(32)를 형성한다(도 6 참조). 이때의 솔더와 범프(32)는 각각 AuSn 또는 AgSn, Sn을 포함하는 물질인 것이 바람직하다. The via hole 28 thus formed is filled with the third conductive material 30 using the electroplating method (see FIG. 5). Then, solder or bumps 32 are formed on the filled third conductive material 30 (see FIG. 6). At this time, the solder and bump 32 is preferably a material containing AuSn or AgSn, Sn.

이후, 제1 기판(10)을 소망하는 형태로 쏘잉한다(도 7 참조). 이러한 쏘잉(sawing)에 의해 제1 기판(10)의 측면(쏘잉면) 및/또는 하면이 외부에 노출되는 상태가 된다. 이때, 쏘잉이 지지부(26b)의 외연과 일치하는 형태로 이루어지거나 외연보다 안쪽으로 축소된 형태로 이루어진다면 상기 제1 기판(10)의 하면은 노출되지 않을 수도 있다. 한편, 이 경우에도 지지부(26b)에 의해 둘러싸인 내부는 밀폐를 유지하도록 한다.Thereafter, the first substrate 10 is sawed in a desired shape (see FIG. 7). By such sawing, the side surface (sawing surface) and / or the lower surface of the first substrate 10 is exposed to the outside. At this time, if the sawing is made in the form coinciding with the outer edge of the support portion 26b or reduced inwardly than the outer edge may not be exposed on the lower surface of the first substrate (10). On the other hand, even in this case, the inside surrounded by the support part 26b is to maintain the sealing.

그리고 제1 기판(10)의 상면 및 측면(및/또는 하면), 지지부(26b)의 외연에 차폐용 물질(34)을 증착한다(도 8 참조). 이때 증착되는 차폐용 물질(34)은 Ti/Cu/Ni 또는/및 Ti/Ni/Au을 포함하여 이루어진다. 이후 마지막 공정으로 제2 기판(20)을 소망하는 형태(제1 기판을 쏘잉한 형태와 같은 형태일 수 있다)로 쏘잉함으로써 개별적인 형태의, 에어 캐비티형 웨어퍼 레벨 패키징된 칩이 완성된다. Then, the shielding material 34 is deposited on the top and side surfaces (and / or the bottom surface) of the first substrate 10 and the outer edge of the support portion 26b (see FIG. 8). The shielding material 34 deposited at this time includes Ti / Cu / Ni or / and Ti / Ni / Au. The final process is then sawing the second substrate 20 in the desired form (which may be the same form as the sawing of the first substrate) to complete the individual, air cavity type wafer level packaged chip.

이러한 방법을 포함하는 본 발명에 의하면, 패키징 기판과 압전 기판을 연결하기 위한 금속 전극과, 이 기판들 사이를 서로 지지함과 동시에 금속전극을 밀폐하기 위한 지지부를 하나의 공정으로 동시에 형성할 수 있게 된다. 또한, 별도의 와이어를 이용하지 않으면서도 아래 방향을 향하는 전극을 형성할 수 있게 된다. 따라서, 칩의 제조 공정 수를 줄일 수 있게 되고, 그에 따라 제조 비용을 감소시킬 수 있게 된다.According to the present invention including such a method, it is possible to simultaneously form a metal electrode for connecting a packaging substrate and a piezoelectric substrate and a support portion for sealing the metal electrodes while simultaneously supporting the substrates in one process. do. In addition, it is possible to form an electrode facing downward without using a separate wire. Therefore, it is possible to reduce the number of manufacturing processes of the chip, thereby reducing the manufacturing cost.

Claims (14)

삭제delete a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 제2 전도성 물질은, Ti, Cu, Al, Ni, Ag를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And the second conductive material is selected from the group consisting of Ti, Cu, Al, Ni, Ag. 제 2 항에 있어서,The method of claim 2, 상기 제2 전도성 물질은, 스퍼터링 또는 증발(evaporation) 공정에 의해 증착되는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And the second conductive material is deposited by a sputtering or evaporation process. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 레지스트 패턴은, 형성하고자 하는 상기 제2 전극 패턴 및 지지부의 형태로 상기 제2 기판의 상기 제2 전도성 물질을 노출시키는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And the resist pattern exposes the second conductive material of the second substrate in the form of the second electrode pattern and the support to be formed. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 제2 전극 패턴 및 지지부는, Ni 전해도금에 의해 형성되는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.The second electrode pattern and the support portion is formed by Ni electroplating method of manufacturing an air cavity type wafer level package. 제 5 항에 있어서,The method of claim 5, wherein 상기 Ni 전해도금에 형성된 상기 제2 전극 패턴 및 지지부 상에 AuSn 또는 AgSn을 2차 전해도금하는 단계를 더 포함하는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And further electroplating AuSn or AgSn on the second electrode pattern and the support formed on the Ni electroplating. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 비아홀은 건식 식각에 의해 형성되는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.The via hole is a method of manufacturing an air cavity type wafer level package, characterized in that formed by dry etching. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며, l) sawing said second substrate in a form containing an outer edge of said support, 상기 비아홀 내에 충전되는 상기 제3 전도성 물질은, 다마신 공정 또는 LTCC 공정으로 형성되는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And the third conductive material filled in the via hole is formed by a damascene process or an LTCC process. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 솔더는 AuSn 또는 AgSn를 포함하는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And wherein said solder comprises AuSn or AgSn. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 범프는 Au를 포함하는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And wherein the bumps comprise Au. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 차폐용 물질은 Ti/Cu/Ni 물질을 포함하는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.The shielding material is a method of manufacturing an air cavity wafer level package, characterized in that the Ti / Cu / Ni material. a) 일면에 제1 전극 패턴이 형성된 제1 기판을 준비하는 단계;a) preparing a first substrate having a first electrode pattern formed on one surface thereof; b) 제2 기판을 준비하고, 상기 제2 기판의 일면에 제2 전도성 물질을 증착하는 단계;b) preparing a second substrate and depositing a second conductive material on one surface of the second substrate; c) 상기 제1 전극 패턴에 대응하는 제2 전극 패턴과, 상기 제1 및 제2 전극 패턴을 둘러싸는 폐 다각형 형태를 갖는 지지부를 형성하기 위한 레지스트 패턴을 상기 제2 기판의 상기 제2 전도성 물질상에 형성하는 단계;c) a second electrode pattern corresponding to the first electrode pattern, and a resist pattern for forming a support part having a closed polygonal shape surrounding the first and second electrode patterns, the second conductive material of the second substrate; Forming on a phase; d) 상기 레지스트 패턴을 이용하여 상기 제2 전도성 물질상에 상기 제2 전극 패턴 및 지지부를 형성하는 단계;d) forming the second electrode pattern and the support on the second conductive material using the resist pattern; e) 제1 기판을 상기 제2 기판에 형성된 상기 제2 전극 패턴 및 지지부 상에 본딩하는 단계;e) bonding a first substrate on the second electrode pattern and the support formed on the second substrate; f) 상기 제2 기판의 일부에 비아홀을 형성하여 상기 제2 전극 패턴의 일부를 노출시키는 단계;f) forming a via hole in a portion of the second substrate to expose a portion of the second electrode pattern; g) 상기 비아홀에 제3 전도성 물질을 충전하는 단계;g) filling a third conductive material into the via hole; h) 상기 충전된 제3 전도성 물질에 솔더 또는 범프를 형성하는 단계;h) forming solder or bumps on the filled third conductive material; i) 상기 지지부의 외연을 내포하는 형태로 상기 제1 기판을 쏘잉하는 단계;i) sawing the first substrate in a form containing an outer edge of the support; j) 상기 제1 기판 및 상기 쏘잉에 의해 노출된 상기 지지부의 외연에 차폐용 물질을 증착하는 단계;j) depositing a shielding material on the periphery of the support exposed by the sawing and the first substrate; l) 상기 지지부의 외연을 내포하는 형태로 상기 제2 기판을 쏘잉하는 단계를 포함하며,l) sawing said second substrate in a form containing an outer edge of said support, 상기 차폐용 물질은 Ti/Ni/Au 물질을 포함하는 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.The shielding material is a manufacturing method of the air cavity wafer level package, characterized in that the Ti / Ni / Au material. 제 2 항, 제 4 항, 제 5 항, 및 제 7 항 내지 제 11 항 중의 어느 한 항에 있어서, The method according to any one of claims 2, 4, 5, and 7 to 11, 상기 제1 기판은 압전소자용 압전기판인 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And said first substrate is a piezoelectric substrate for piezoelectric elements. 제 2 항, 제 4 항, 제 5 항, 및 제 7 항 내지 제 11 항 중의 어느 한 항에 있어서, The method according to any one of claims 2, 4, 5, and 7 to 11, 상기 제2 기판은 Si 웨이퍼인 것을 특징으로 하는 에어 캐비티형 웨이퍼 레벨 패키지의 제조 방법.And the second substrate is a Si wafer.
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KR20070039679A (en) * 2005-10-10 2007-04-13 삼성전기주식회사 Wafer level chip scale package of image sensor and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040083985A (en) * 2003-03-26 2004-10-06 (주)에스팩솔루션 Air Cavity Wafer Level Package and method for manufacturing thereof
KR20070039679A (en) * 2005-10-10 2007-04-13 삼성전기주식회사 Wafer level chip scale package of image sensor and manufacturing method thereof

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