KR100874006B1 - Ｄｆｔ 장치 및 그 제어 방법 - Google Patents

Abstract

본 발명은 통신 시스템에서 다양한 크기의 DFT(Discrete Fourier Transform)를 지원하는 DFT 장치 및 그 제어 방법에 관한 것으로, 통신 시스템에서의 DFT 장치에 있어서, 다수 개의 레이딕스 엔진으로 구성되며, 데이터가 임의의 레이딕스 엔진으로 입력 시에, 모든 제어 값을 초기화하고 레이딕스 엔진의 벡터 값을 판독하며, 레이딕스 엔진의 크기와 벡터 값이 동일한지를 확인하며, 레이딕스 엔진 크기와 벡터 값이 동일한 경우, 레이딕스 엔진을 구동하며, 이때 각 사용자별 데이터를 저장하고, 각 PCI(Peripheral Component Interconnect)의 데이터의 출력 순서를 지정하고, 코사인 및 사인 계수를 생성하고, 코사인 및 사인 계수의 출력을 지정하고, 각 데이터와 코사인 및 사인 계수를 각각 복합 곱셈 연산하고, 복합 곱셈 연산된 값들을 합산시켜 다음 스테이지로 출력하도록 함으로써, 곱셈기(Complex Multiplier)의 연산량을 최소화시키면서 다양한 자원의 DFT 입력 벡터를 처리할 수 있다.

DFT 엔진, 레이딕스 엔진, 곱셈기

Description

ＤＦＴ 장치 및 그 제어 방법{DFT Device and Operating Method thereof}

도 1은 본 발명의 실시예에 따른 DFTs(Discrete Fourier Transforms)-OFDMA(Orthogonal Frequency Division Multiple Access) 시스템의 송신단을 나타낸 구성 블록도이다.

도 2는 본 발명의 실시예에 따른 DFTs-OFDMA 시스템의 DFT(Discrete Fourier Transform) 장치를 나타낸 구성 블록도이다.

도 3은 본 발명의 실시예에 따른 DFT 장치의 내부 구성을 간략하게 나타낸 블록도이다.

도 4는 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 첫 번째 스테이지(Stage)로 레이딕스(Radix)-5로 구성된 DFT 장치를 나타낸 구성 블록도이다.

도 5는 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 레이딕스-3으로 구성된 DFT 장치를 나타낸 구성 블록도이다.

도 6은 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 DFT 장치의 제어 방법을 나타낸 순서도이다.

본 발명은 DFT(Discrete Fourier Transform) 장치 및 그 제어 방법에 관한 것으로, 특히 통신 시스템에서 다양한 크기의 DFT를 지원하는 DFT 장치 및 그 제어 방법에 관한 것이다.

기존의 OFDMA(Orthogonal Frequency Division Multiple Access)와 같은 다중 반송파(Multi-carrier) 시스템은, 고정된 FFT(Fast Fourier Transform) 엔진을 이용하여 송신 신호 및 수신 신호를 주파수 도메인에서 시간 도메인으로 변환시켜 주었다. 특히, 기존의 OFDMA 시스템은, 부반송파 간의 직교(Orthogonal)한 특성을 이용하여 심볼 매핑(Symbol Mapping)된 신호를 부반송파 매핑(Sub-carrier Mapping)시킨 후에, IFFT(Inverse Fast Fourier Transform)을 수행하여 주파수 도메인신호를 시간 도메인(Time Domain)신호로 변경시켜 준다. 그러나 기존의 OFDMA 시스템은, 부반송파 간의 직교한 특성을 이용하므로 PAPR(Peak to Average Power Ratio)로 인한 단점이 발생하게 된다.

반면에, 3GPP(Generation Partnership Project) LTE(Long Term Evolution)에서의 DFTs-OFDMA 시스템은, 기존 OFDMA 시스템의 PAPR로 인한 단점을 보완하기 위해 제시된 전송 방법이다. DFTs-OFDMA 시스템은, 기존 OFDMA 시스템의 문제점인 PAPR을 감소시키기 위해서, 각 전송데이터별로 DFT-스프레딩(Spreading)을 수행하여 각 단말의 송신신호 위상의 쏠림 현상을 방지하도록 한다.

DFTs-OFDMA 시스템은, 심볼 매핑 이후에 심볼 매핑된 시신호를 각 단말의 송신 자원(Resource)의 크기(Size)에 맞추어 DFT를 수행하여 송신 데이터의 위상을 DFT 엔진 내에서 스프레딩시켜 주도록 한다. 이에, 스프레딩된 신호는 기존의 OFDMA 시스템보다 PAPR을 감소시켜 주는 이득이 있다. 또한, DFT된 신호는 IFFT 엔진으로 부반송파 매핑된 후에, CP(Cyclic Prefix)를 IFFT의 출력에 덧붙여 상향링크로 전송된다.

다시 말해서, DFTs-OFDMA 방식은, 일반적인 OFDMA 방식의 문제점인 PAPR을 감소시키기 위해서, 심볼 매핑 이후에, IFFT 이전에 각 단말의 자원 개수에 맞추어 DFT를 수행하여 각 심볼의 위상을 스프레딩시켜 준다. 이때, 기존의 DFT 엔진이나 FFT 엔진은, 고정된 크기의 엔진 연산량을 줄이는 방향으로 진행되었다.

그러나 DFTs-OFDMA 시스템은 FFT 이외에 다양한 크기의 DFT 엔진을 지원해야 한다. 즉, DFTs-OFDMA 시스템의 DFT 엔진은 다양한 자원의 단말 데이터에 따른 DFT를 수행해야 한다.

그리고 DFTs-OFDMA 전송방식을 상향링크에 접목시킬 때, 각 단말의 송신단에서 자원의 요구사항에 따라 DFT의 크기가 변경되고 기지국 수신단에서는 다수의 단말이 데이터가 하나의 OFDMA 심볼로 전송되고 이 심볼을 FFT한 이후에 각 단말의 자원별로 DFT를 수행해야 하는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 통신 시스템에서 다양한 크기의 DFT를 지원하는 DFT 장치 및 그 제어 방법을 제공하는 것이다.

또한, 본 발명은 연산량을 최소화시키면서 다양한 자원의 DFT 입력 벡터를 처리할 수 있는 DFT 장치를 구현하는 것을 목적으로 한다.

또한, 본 발명은 3GPP LTE에서 상향링크 전송 방식으로 제안되고 있는 DFTs- OFDMA 전송방식에 적합하게 사용되도록 하는데 그 목적이 있다.

이러한 과제를 해결하기 위해, 본 발명에 따르면, 고정된 크기의 FFT 장치를 구현하는 것이 아니라, 다양한 크기의 DFT를 지원하는 DFT 장치를 구현한다. 이때, DFT 장치는 다양한 자원 개수를 지원한다.

본 발명의 한 특징에 따르면, 통신 시스템에서의 DFT 장치에 있어서, 다수 개의 레이딕스 엔진으로 구성되며, 각 레이딕스 엔진은, 각 사용자별 데이터를 저장하는 메모리, 메모리에 저장된 각 데이터의 출력 순서를 지정하고, 코사인 및 사인 계수를 생성하는 어드레스 계산기, 코사인 및 사인 계수의 출력을 지정하는 코사인 및 사인 생성기, 메모리로부터 출력되는 각 데이터와 코사인 및 사인 생성기에서 지정한 코사인 및 사인 계수를 복합 곱셈 연산하는 곱셈기, 그리고 곱셈기에서 연산된 값들을 합산하는 합산기를 포함하는 DFT 장치를 제공한다.

이때, 어드레스 계산기는, 입력 어드레스 값에 따라 메모리에 저장된 데이터의 출력 순서를 지정하고, 지정된 순서에 따라 메모리에 저장된 데이터를 출력시켜 준다. 또한, 어드레스 계산기는, 두 트위들 팩터의 어드레스 매핑을 제어하여 하나의 트위들 팩터로 합쳐 코사인 및 사인 계수를 생성한다.

그리고 레이딕스 엔진은, 다수 개의 자원을 구성하기 위한 최소 공배수 집합의 배수로 이루어진다.

본 발명의 다른 특징에 따르면, 통신 시스템에서의 DFT 장치의 제어 방법에 있어서, 데이터가 DFT 장치 내 임의의 레이딕스 엔진으로 입력 시에, 모든 제어 값 을 초기화하고 레이딕스 엔진의 벡터 값을 판독하는 단계, 레이딕스 엔진의 크기와 벡터 값이 동일한지를 확인하는 단계, 그리고 레이딕스 엔진 크기와 벡터 값이 동일한 경우, 레이딕스 엔진을 구동하는 단계를 포함하는 제어 방법을 제공한다. 이때, 벡터 값은, 레이딕스 엔진의 각 PCI(Peripheral Component Interconnect)의 데이터 크기에 따른 공배수 조합 벡터의 값이다.

그리고 이 제어 방법은, 각 사용자별 데이터를 저장하는 단계, 각 PCI의 데이터의 출력 순서를 지정하는 단계, 코사인 및 사인 계수를 생성하는 단계, 코사인 및 사인 계수의 출력을 지정하는 단계, 각 데이터와 코사인 및 사인 계수를 각각 복합 곱셈 연산하는 단계, 그리고 복합 곱셈 연산된 값들을 합산시켜 다음 스테이지로 출력하는 단계를 더 포함한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

이제 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 자원 개수가 변경 가능한 DFT 장치의 구조, 메모리 할당 및 트위들 팩터(Twiddle Factor)의 구성과, 그것의 제어 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 DFTs-OFDMA 시스템의 송신단 구조를 나타낸 도면이다.

본 발명의 실시예에 따른 DFTs-OFDMA 시스템의 송신단은, 도 1에 도시한 바와 같이, 각 부스트림의 심볼 매핑을 수행하는 심볼 매퍼(101), 심볼 매핑된 부스트림에 대해서 DFT를 수행하는 DFT 엔진(102), DFT 엔진(102)에 의해서 나온 신호들을 부반송파들로 매핑하는 부반송파 매퍼(103), 매핑된 부반송파들에 대해서 IFFT를 수행하는 IFFT(104), IFFT(104)에 의해서 나온 신호들에 CP를 덧붙여 송신 안테나를 통해서 송신하는 CP(105)를 포함한다.

이때, 본 발명의 실시예에 따른 DFTs-OFDMA 시스템의 DFT 엔진(102)은, DFTs-OFDMA 방식에 적용 가능한 구조로, 쿨리-터키(Cooly-Tukey) 알고리즘을 바탕으로 구현한다. 본 발명의 실시예에 따르면, DFT 엔진(102)을 쿨리-터키 알고리즘을 바탕으로 구현하였으나, 본 발명은 이에 국한된 것이 아니라, 쿨리-터키 알고리즘과 동등한 정도의 DFT 연산 감소를 확보할 수 있는 어떠한 알고리즘이라도 무방하다는 점을 잘 이해해야 한다.

본 발명의 실시예에 따르면, 쿨리-터키 알고리즘에 의한 DFT 연산 감소법을 기반으로 멀티-UE(User Equipment), 멀티-자원(Multi-resource)을 할당할 시에 적용 가능한 DFT 엔진(102)을 구현함으로써, 기존의 쿨리-터키 알고리즘보다 DFT의 크기만큼 복합 곱셈기(Complex Multiplier)의 연산량을 감소시킬 수 있다.

이때, 본 발명의 실시예에 따른 쿨리-터키 알고리즘은, DFT 엔진(102)의 DFT 길이(Length)가 'N'이고 'N'을 구성하는 소인수가 'N1', 'N2'라고 가정할 때, DFT 엔진(102)에서의 DFT 복합 곱셈기의 연산량을 'N*(N-1)'에서 'N*(N1+N2+1)'로 줄어들게 한다. 여기서, DFT 입력 신호를 'x[n]'이라 하고, DFT 출력 신호를 'X[k]'라 할 때, 'X[k]'는 아래의 수학식 1과 같이 유도된다.

여기서, 'G'는 DFT 엔진(102) 내부에 구성되는 'N1'의 레이딕스 엔진(Radix Engine) 이후의 처리결과 값이며, '

'는 'G'에 '

'을 곱한 결과 값이다. '

'는 트위들 팩터로 '

'의 값을 가지며, 도 4 및 도 5에 도시된 어드레스 계산기(320) 내 코사인/사인(Cosine & Sine) 신호 생성 테이블에서의 오른쪽 값에 해당된다. '

'는 'G'를 구할 때에 사용되는 트위들 팩터이며, 도 4 및 도 5에 도시된 어드레스 계산기(320) 내 코사인/사인 신호 생성 테이블에서의 가운데 값에 해당된다.

본 발명의 실시예에 따른 DFT 엔진(102)은, 상술한 두 트위들 팩터(즉, '

'와 '

')의 어드레스 매핑(Address Mapping)을 제어하여 1개의 트위들 팩터로 합쳐 사용하도록 한다. 즉, 본 발명의 실시예에 따른 DFT 엔진(102)은, 각 스테이지별 어드레스 계산기(Address Calculator)(320) 내의 코사인/사인 신호 생성 테이블(도 4 및 도 5 참고)에서와 같은 두 인덱스(Index)(즉, '

'에 해당되는 어드레스 값과 '

'에 해당되는 어드레스 값)를 합쳐 1개의 트위들 팩터로 생성시켜, 도 4 및 5에 도시된 코사인/사인 신호 생성기(330) 내의 코사인 및 사인 테이블(설명의 편의상으로 도면에는 도시하지 않음)에 저장하여 사용하도록 한다.

이에, 본 발명의 실시예에 따르면, 상술한 두 개의 트위들 팩터가 1개로 변경되고, 1개의 복합 곱셈(Complex Multiple) 연산을 수행하게 되므로, 'N'의 DFT 연산에 소요되는 총 복합 곱셈 연산은 'N*(N1+N2)'로 'N'만큼 연산량의 감소를 가진다.

그리고 본 발명의 실시예에 따른 DFT 엔진(102)은, '25'의 배수로 이루어진 부반송파 그룹(Sub-carrier Group)을 DFT하는 역할을 수행한다. 3GPP LTE의 상향링크는, 20M 시스템인 경우에 2048 FFT를 사용하고 '25'의 배수로 이루어진 자원 블록(Resource Block)을 1 ~ 48개로 구성한다. 이때, 1 ~ 48개로 구성된 자원 블록은 각 단말별로 다를 수 있으며, 각 단말의 자원의 총 합은 48개까지 구성될 수 있음을 잘 이해해야 한다.

다시 말해서, 단말의 송신단에서 1개의 단말이 송신할 수 있는 최대 자원의 크기는 '25*48 = 1200'이며, 기지국의 수신단에서 각 수신 자원의 합은 1200 부반송파이다. 상향링크에 전송될 수 있는 1 ~ 48개의 자원은, 2, 3, 5의 배수로만 이루어진 숫자 조합으로 이루어진 경우만 전송한다. 본 발명의 실시예는 상술한 자원 개수의 조합으로 이루어진 DFT 엔진(102)을 구현하여 단말의 송신단 및 기지국의 수신단에 사용하도록 한다.

도 2는 본 발명의 실시예에 따른 DFTs-OFDMA 시스템의 DFT 장치에 대한 구성도이다.

본 발명의 실시예에 따른 DFT 엔진(102)은, '(1 ~ 48)*25'의 부반송파를 갖는 DFT를 구성하기 위해서 2, 3, 5의 배수로 이루어진다. '(1 ~ 48)*25'의 자원을 구성하기 위한 최소 공배수의 집합은, 2, 3, 5이다.

즉, 본 발명의 실시예에 따른 DFT 엔진(102)은, 도 2에 도시된 바와 같이, 자원 활용을 최대한으로 수행할 수 있도록 하기 위해서, 2, 3, 4, 5의 레이딕스 엔진(201 ~ 209)으로 구성한다. 본 발명의 실시예에 사용된 데이터 메모리(Data Memory)는 '5N'만큼의 데이터 메모리를 필요로 한다.

또한, 2의 지수배가 연속적으로 할당되는 경우, 본 발명의 실시예에 따른 DFT 엔진(102)은, 레이딕스-4의 엔진(207, 208)을 이용한다. 이때, 레이딕스-2의 엔진(109)을 레이딕스-4 엔진(207, 208)으로 확장하는 것은, 기본 데이터 메모리의 활용이 레이딕스 엔진들 중의 최대인 레이딕스-5 엔진(201 ~ 203)을 기준으로 설정되므로, 추가 메모리 자원을 요구하지 않아도 되기 때문이다.

그리고 본 발명의 실시예에 따른 DFT 엔진(102)은, 상술한 트위들 팩터가 1개의 레이딕스 엔진(201 ~ 209)을 통과할 때에 1번만 복합 곱셈기를 통과하도록 한다. 이에, 'N=a*b*c'인 DFT 엔진(102)의 기본 복합 곱셈기의 연산량이, 'N*(a+b+c+1)'에서 'N*(a+b+c)'로 'N'만큼 감소된다.

다시 말해서, 1개의 레이딕스 엔진(201 ~ 209) 내에서 복합 곱셈 연산이 레이딕스 엔진 크기만큼 이루어진 후에, 2차 트위들 팩터가 곱해진다. 이때, 두 번째 트위들 팩터의 어드레스를 첫 번째 트위들 팩터를 추정함과 동시에 연산하도록 한다. 또한, 레이딕스 엔진 크기만큼 한번의 복합 곱셈만을 사용하도록 한다. 이에, N-DFT 크기인 경우, 총 N만큼의 연산량을 감소시킬 수 있게 된다.

도 3은 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 DFT 장치의 내부 구성을 간략하게 나타낸 블록도이다.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 DFT 엔진(102)의 각 레이딕스 엔진(201 ~ 209)은, 스테이지 메모리(Stage Memory)(310), 어드레스 계산기(320), 코사인/사인(Cosine & Sine) 신호 생성기(330), 곱셈기(340), 합산 기(350)를 포함한다.

스테이지 메모리(310)는 각 UE별 데이터를 저장하고, 어드레스 계산기(320)에서 지정한 순서에 따라 각 UE별 데이터를 순차적으로 곱셈기(340)로 출력한다.

어드레스 계산기(320)는 내부 입력 어드레스 테이블의 입력 어드레스 값에 따라 스테이지 메모리(310)에 저장된 각 데이터의 출력 순서를 지정하고, 지정된 순서에 따라 스테이지 메모리(310)에 저장된 각 데이터를 곱셈기(340)로 출력하도록 한다. 또한, 어드레스 계산기(320)는 내부 코사인/사인 신호 생성 테이블 내의 두 인덱스(즉, '

'에 해당되는 어드레스 값과 '

'에 해당되는 어드레스 값)를 합쳐 1개의 트위들 팩터를 생성하고, 생성된 트위들 팩터를 코사인 및 사인 계수로 코사인/사인 신호 생성기(330) 내의 코사인 및 사인 테이블에 저장한다.

코사인/사인 신호 생성기(330)는 내부의 코사인 및 사인 테이블로부터 지정한 순서에 따라 순차적으로 코사인 및 사인 계수를 읽어 곱셈기(340)로 출력한다.

곱셈기(340)는 스테이지 메모리(310)로부터 출력되는 각 데이터와 코사인/사인 신호 생성기(330)에서 지정한 코사인 및 사인 계수를 각각 복합 곱셈 연산을 수행하여 그 결과 값들을 합산기(350)로 출력한다.

합산기(350)는 곱셈기(340)의 출력 값들을 합산시켜 다음의 스테이지로 출력한다.

도 4는 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 레이딕스-5로 구성된 DFT 장치에 대한 구성도이다.

본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 첫 번째 DFT 스테이지의 동작 프로세스를 도 4를 참고하여 살펴보면 다음과 같다. 이때, 첫 번째 스테이지의 DFT 엔진은, 도 2에 도시된 첫 번째 레이딕스-5 엔진(201)이다.

도 4에 있어서, PCI(Peripheral Component Interconnect)는 각 UE별 데이터를 의미하며, '턴 수(Trun_num)'는 레이딕스 엔진 크기를 의미하며, 싸이클 수(Cycle_num)는 'N/(레이딕스 엔진 크기)'의 값을 가진다. 또한, 'N'은 DFT 길이를 나타낸다.

첫 번째 스테이지 메모리(310)는 각 UE별 데이터를 저장하게 되며, 어드레스 계산기(320)는 첫 번째 스테이지 메모리(310)에 저장되는 입력 데이터의 출력 순서를 지정해 준다. 이에, 1200개의 데이터 메모리(즉, 첫 번째 스테이지 메모리(310))로부터 1개의 UE의 데이터가 부반송파 매핑된 위치에서, 첫 번째 스테이지 메모리(310)는 순차적으로 저장된 데이터를 어드레스 계산기(320)에서 지정한 순서대로 출력하게 된다.

그리고 코사인/사인 신호 생성기(330)는 내부의 코사인 및 사인 테이블로부터 지정된 순서에 따라 코사인 및 사인 계수를 읽어오게 된다. 이때, 코사인/사인 신호 생성기(330)는 'N'의 코사인 및 사인 테이블을 가진다. 또한, 코사인 및 사인 테이블로부터 읽어오는 코사인 및 사인 계수는 코사인/사인 신호 생성기(330)에서 지정한 순서로 읽어오게 된다.

이에 따라, 레이딕스-5 엔진으로 구성된 첫 번째 스테이지(201)의 각 곱셈기(340)는, 첫 번째 스테이지 메모리(310)에 저장된 데이터를 순차적으로 'N/5'의 배수로 읽어온 후, 읽어온 각 데이터를 코사인/사인 신호 생성기(330)에서 지정한 코사인 및 사인 계수와 복합 곱셈 연산을 수행한다.

그런 다음에, 레이딕스-5 엔진으로 구성된 첫 번째 스테이지(201)의 각 합산기(350)는, 각 곱셈기(340)의 출력 값들을 합산시켜 다음의 두 번째 스테이지(202)로 출력한다.

그리고 M개의 싸이클을 지나가는 동안에, 매번 5번의 레이딕스-5 연산이 이루어지게 된다. 이때, 코사인 및 사인 어드레스 제어(Cosine & Sine Address Control)(즉, 어드레스 매핑 제어)는 턴 수와 싸이클 수의 정수배로 동작되며, 추가적인 어드레스 제어 없이 모듈로우(Modulo) 연산만이 수행된다.

도 5는 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 레이딕스-3으로 구성된 DFT 장치에 대한 구성도이다.

본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 넷 번째 DFT 스테이지의 동작 프로세스는 도 5에 나타낸 바와 같으며, 넷 번째 스테이지의 DFT 엔진은 도 2에 도시된 레이딕스-3 엔진(204)이다.

도 5도 역시 도 4에 도시된 바와 같은 동작 프로세스를 가지며, 각 PCI별 메모리의 인덱스(Index)는 앞선 스테이지의 부반송파 시작 인덱스(Sub-carrier Start Index)와 동일하다.

도 4 및 도 5에 도시된 바와 같이, 각 스테이지별로 턴 수와 싸이클 수가 DFT 엔진(102) 내의 레이딕스-M 엔진(201 ~ 209)에 따라서 표현된다. 턴 수와 싸이클 수가 각 스테이지마다 변경되며, 각 스테이지별 레이딕스 엔진(201 ~ 209)은 'PCI[K]_m[i]'로 K번째 PCI에 대하여 i번째 인덱스에 해당하는 레이딕스 엔진을 사용한다.

한 예로, 'PCI[0]_total = 75'는 '0'번째 PCI가 '75'를 가지며, 'PCI[0]_m[0:1] = {5.5.3}', 즉 '75'는 '5*5*3'의 곱으로 이루어진 수이다. 'PCI[0]'이 완전히 DFT되기 위해서는, 레이딕스-5 엔진(201 ~ 202)을 2번 통과하고 레이딕스-3 엔진(204)을 1번 통과해야 한다.

다른 예로, 'PCI[1]_total = 125'는 '1'번째 PCI가 '125'를 가지며, 'PCI[1]_m[0:2] = {5.5.5}', 즉 '125'는 '5*5*5'의 곱으로 이루어진 수이다. 'PCI[1]'이 완전히 DFT되기 위해서는, 레이딕스-5 엔진(201 ~ 203)을 3번 통과해야 한다.

또 다른 예로, 'PCI[2]_total = 150'은 '2'번째 PCI가 '150'을 가지며, 'PCI[2]_m[0:3] = {5.5.3.2}', 즉 '150'은 '5*5*3*2'의 곱으로 이루어진 수이다. 'PCI[2]'가 완전히 DFT되기 위해서는, 레이딕스-5 엔진(201 ~ 202)을 2번 통과하고 레이딕스-3 엔진(204)을 1번 통과하고 레이딕스-2 엔진(209)을 1번 통과해야 한다.

아래에서는 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 DFT 장치의 제어 방법에 대해서 도 6의 순서도를 참조하여 설명한다. 여기서, 도 6은 본 발명의 실시예에 따른 DFTs-OFDMA 시스템에서 DFT 장치의 제어 방법을 나타낸 순서도이다.

우선 처음으로 데이터가 'N' 스테이지로 입력되었을 경우에, 'N' 스테이지는 입력되는 데이터를 내부 스테이지 메모리(310)의 각 PCI로 저장하고 신호 처리에 필요한 모든 제어 값을 초기화시켜 준다(S601). 이때, 'N' 스테이지는 각 PCI의 데 이터 크기에 따른 공배수 조합 벡터의 값을 읽어온다(S602).

그런 후에, 'N' 스테이지에서 그때의 레이딕스 엔진 크기와, 'N' 스테이지에서 각 PCI 별 레이딕스 엔진 값(즉, 'N' 스테이지의 벡터 값)이 같은지를 확인하여, 그 레이딕스 엔진을 구동할지에 대한 여부를 판단한다(S603).

만약에, 상술한 단계 S603에서 레이딕스 엔진 크기와 'N' 스테이지의 벡터 값이 동일하지 않으면, 스테이지 값(N_stage)을 하나 증가시키고(S604), 상술한 단계 S603으로 다시 복귀하여 다음 스테이지에서 타깃 레이딕스 엔진의 구동 여부를 다시 판단하도록 한다. 여기서, 'N_stage'는 임의의 입력 벡터가 'N' 스테이지를 지나 신호 처리될 때의 스테이지 번호를 말한다.

반면에, 상술한 단계 S603에서 레이딕스 엔진 크기와 'N' 스테이지의 벡터 값이 동일하면, 레이딕스 엔진을 구동시켜 준다(S605). 이에, 'N' 스테이지의 벡터 값과 레이딕스 엔진 크기가 같을 때에 구동되는 레이딕스 엔진은, 각 PCI의 데이터의 출력 순서를 지정하기 위한 입력 어드레스 값, 그리고 상술한 바와 같이 DFT 연산에 필요한 코사인 및 사인 계수(즉, DFT 처리 결과 값을 얻기 위한 코사인 및 사인 계수)를 생성한다(S606).

그러면, 곱셈기(340)는 입력 어드레스 값에 따라 출력되는 각 PCI의 데이터와 생성한 코사인 및 사인 계수를 각각 복합 곱셈 연산을 수행하여 그 결과 값들을 합산기(350)로 출력하며(S607), 합산기(350)는 곱셈기(340)의 출력 값들을 합산시켜 다음 스테이지로 출력한다(S608).

이상, 본 발명의 실시예는 DFTs-OFDMA 전송 방식에서 다양한 자원의 크기에 활용 가능한 DFT 장치의 구조를 제시하고 그 연산량을 최소화하는 것을 설명하였다. 또한, 본 발명의 실시예를 통하여 20M DFTs_OFDMA 전송 시스템의 1200 부반송파를 처리할 수 있는 DFT 장치를 구현할 수 있으며, 자원 개수만큼 복합 곱셈 연산의 개수를 줄일 수 있음을 설명하였다.

그리고 본 발명의 실시예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하기 위한 프로그램, 그 프로그램이 기록된 기록 매체 등을 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이 본 발명의 실시예에 의하면, 쿨리-터키 알고리즘을 기반으로 다양한 크기의 DFT를 지원하는 엔진을 구현하도록 함으로써, 기존의 쿨리-터키 알고리즘보다 DFT의 크기만큼 곱셈기의 연산량을 최소화시키면서 다양한 자원의 DFT 입력 벡터를 처리할 수 있다.

Claims (13)

1. 통신 시스템에서의 DFT(Discrete Fourier Transform) 장치에 있어서,

   다수 개의 레이딕스 엔진으로 구성되며,

   상기 각 레이딕스 엔진은,

   각 사용자별 데이터를 저장하는 메모리,

   상기 메모리에 저장된 각 데이터의 출력 순서를 지정하고, 코사인 및 사인 계수를 생성하는 어드레스 계산기,

   상기 코사인 및 사인 계수의 출력을 지정하는 코사인 및 사인 생성기,

   상기 메모리로부터 출력되는 각 데이터와 상기 코사인 및 사인 생성기에서 지정한 코사인 및 사인 계수를 복합 곱셈 연산하는 곱셈기, 그리고

   상기 곱셈기에서 연산된 값들을 합산하는 합산기

   를 포함하는 DFT 장치.
2. 제1항에 있어서,

   상기 어드레스 계산기는,

   입력 어드레스 값에 따라 상기 메모리에 저장된 데이터의 출력 순서를 지정하고, 지정된 순서에 따라 상기 메모리에 저장된 데이터를 출력시켜 주는 DFT 장치.
3. 제1항에 있어서,

   상기 어드레스 계산기는,

   두 트위들 팩터의 어드레스 매핑을 제어하여 하나의 트위들 팩터로 합쳐 상기 코사인 및 사인 계수를 생성하는 DFT 장치.
4. 제3항에 있어서,

   상기 어드레스 매핑 제어는, 턴 수와 싸이클 수의 정수배로 동작되는 DFT 장치.
5. 제1항에 있어서,

   상기 각 레이딕스 엔진은,

   다수 개의 자원을 구성하기 위한 최소 공배수 집합의 배수로 이루어진 DFT 장치.
6. 제5항에 있어서,

   상기 배수는 2, 3, 5의 배수인 DFT 장치.
7. 통신 시스템에서의 DFT(Discrete Fourier Transform) 장치의 제어 방법에 있어서,

   데이터가 상기 DFT 장치 내 임의의 레이딕스 엔진으로 입력 시에, 모든 제어 값을 초기화하고 상기 레이딕스 엔진의 각 PCI(Peripheral Component Interconnect)의 데이터의 크기에 따른 공배수 조합 벡터의 값에 해당하는 상기 레이딕스 엔진의 벡터 값을 판독하는 단계,

   상기 레이딕스 엔진 크기와 상기 벡터 값이 동일한 경우, 미리 정해진 계수를 생성하는 단계,

   상기 각 PCI의 데이터와 상기 계수를 각각 곱셈 연산하는 단계, 그리고

   상기 곱셈 연산된 값들을 합산시켜 다음 스테이지로 출력하는 단계

   를 포함하는 제어 방법.
8. 제7항에 있어서,

   상기 계수는,

   코사인 및 사인 계수인 제어 방법.
9. 제8항에 있어서,

   상기 각 PCI의 데이터의 출력 순서를 지정하는 단계, 그리고

   상기 코사인 및 사인 계수의 출력을 지정하는 단계를 더 포함하고,

   상기 곱셈 연산하는 단계는

   상기 각 데이터와 상기 코사인 및 사인 계수를 각각 복합 곱셈 연산하는 제어 방법.
10. 제9항에 있어서,

    상기 각 PCI의 데이터의 출력 순서를 지정하는 단계는,

    입력 어드레스 값을 생성하는 단계,

    상기 입력 어드레스 값에 따라 상기 각 PCI의 데이터의 출력 순서를 지정하는 단계, 그리고

    상기 지정된 순서에 따라 상기 각 PCI의 데이터를 출력하는 단계

    를 포함하는 제어 방법.
11. 제8항에 있어서,

    상기 계수를 생성하는 단계는,

    두 트위들 팩터의 어드레스 매핑을 제어하여 하나의 트위들 팩터로 합쳐 상기 코사인 및 사인 계수를 생성하는 제어 방법.
12. 제7항에 있어서,

    상기 레이딕스 엔진 크기와 상기 벡터 값이 동일한 경우, 상기 레이딕스 엔진을 구동할지에 대한 여부를 판단하는 단계를 더 포함하는 제어 방법.
13. 제7항에 있어서,

    상기 레이딕스 엔진 크기와 상기 벡터 값이 동일하지 않는 경우, 스테이지 값을 하나 증가시켜 다음 스테이지에서 타깃 레이딕스 엔진의 구동 여부를 다시 판단하는 단계를 더 포함하는 제어 방법.

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