KR100873615B1 - Oscillator - Google Patents

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Abstract

본 발명의 오실레이터는 공급 전원을 인가받아, 상기 공급 전원의 레벨이 반영된 바이어스 전압을 출력하는 바이어스부, 상기 바이어스부의 출력 신호인 상기 바이어스 전압을 입력받고, 순차적으로 연결된 복수의 인버터로 구성되어 오실레이션 동작을 수행하는 링 오실레이션부, 및 상기 복수의 인버터 사이에 각각 연결되고 상기 바이어스 전압을 입력받아 가변되는 캐패시턴스를 제공하도록 구성된 캐패시터로 포함하는 딜레이부로 구성된다.

Figure R1020070003435

오실레이터, 오실레이션 주기

The oscillator of the present invention is configured to include a plurality of inverters sequentially connected to a bias unit that receives a supply power, outputs a bias voltage reflecting the level of the supply power, and receives the bias voltage that is an output signal of the bias unit. And a delay unit including a ring oscillation unit performing an operation and a capacitor connected between the plurality of inverters and configured to provide a variable capacitance by receiving the bias voltage.

Figure R1020070003435

Oscillator, Oscillation Cycle

Description

오실레이터{Oscillator}Oscillator

도 1은 종래 기술에 따른 오실레이터를 나타낸 회로도,1 is a circuit diagram showing an oscillator according to the prior art,

도 2는 본 발명에 따른 오실레이터의 블록도,2 is a block diagram of an oscillator according to the present invention;

도 3은 도 2에 도시한 오실레이터에 구동부를 추가한 블록도,3 is a block diagram in which a driving unit is added to the oscillator shown in FIG. 2;

도 4는 도 2에 도시한 링 오실레이션부의 일 실시예를 나타낸 블록도,4 is a block diagram illustrating an embodiment of a ring oscillation unit shown in FIG. 2;

도 5는 도 2에 도시한 바이어스부의 일 실시예를 나타낸 블록도,5 is a block diagram illustrating an embodiment of a bias unit shown in FIG. 2;

도 6은 도 3에 도시한 오실레이터의 일 실시예를 나타낸 상세 회로도,FIG. 6 is a detailed circuit diagram illustrating an embodiment of the oscillator illustrated in FIG. 3;

도 7은 도 6에 도시한 오실레이터의 전원 전압 변화에 대한 오실레이션 주기 변화량을 나타낸 그래프이다. FIG. 7 is a graph showing an oscillation cycle change amount with respect to a power supply voltage change of the oscillator shown in FIG. 6.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 바이어스부 110 : 풀업부100: bias portion 110: pull-up portion

120 : 풀다운부 130 : 엔바이어스부120: pull-down part 130: envius part

140 : 피바이어스부 200 : 링 오실레이션부140: via bias portion 200: ring oscillation portion

210 : 발진부 220 : 전원 공급 통로210: oscillation unit 220: power supply passage

230 : 전원 패스 통로 300 : 딜레이부230: power pass passage 300: delay unit

400 : 구동부 500 : 출력 버퍼400: driving unit 500: output buffer

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 오실레이터에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor integrated circuits, and more particularly, to an oscillator.

종래의 링 오실레이터는 기본적으로 다수개의 인버터를 로직 게이트로 하여 직렬로 연결되는 폐회로를 구성하여, 인가되는 신호를 발진시키고 있는 것으로 홀수개의 인버터를 사용하고 있다. 여기서, 각 인버터들의 시정수로서 지연 시간을 조절하여 발진 주파수를 얻고 있다.The conventional ring oscillator basically uses an odd number of inverters by constructing a closed circuit connected in series using a plurality of inverters as logic gates to generate an applied signal. Here, the oscillation frequency is obtained by adjusting the delay time as the time constant of each inverter.

도 1은 종래 기술에 따른 오실레이터를 나타낸 상세 회로도이다.1 is a detailed circuit diagram illustrating an oscillator according to the prior art.

도시한 것과 같이, 인에이블 신호(SREN)에 따라 상기 오실레이터를 구동시키는 구동부(400), 상기 오실레이터에 흐르는 전류량을 조절하는 바이어스부(100), 오실레이션을 수행하는 링 오실레이션부(200), 상기 링 오실레이션부의 주기 및 딜레이를 조절하는 캐패시터들로 구성된 딜레이부(300) 및 상기 링오실레이션부(200)의 출력을 버퍼링하는 출력 버퍼(500)로 구성된다.As shown, the driver 400 for driving the oscillator according to the enable signal SREN, the bias unit 100 for adjusting the amount of current flowing through the oscillator, the ring oscillation unit 200 for performing oscillation, The delay unit 300 includes capacitors for adjusting the period and delay of the ring oscillation unit, and an output buffer 500 for buffering the output of the ring oscillation unit 200.

도 1에 도시한 오실레이터의 동작 원리는 다음과 같다.The operating principle of the oscillator shown in FIG. 1 is as follows.

상기 인에이블 신호(SREN)가 하이이면 상기 구동부(400)의 엔모스 트랜지스터(NM1,NM2)와 피모스 트랜지스터(PM1,PM2,PM3)가 턴온되어 상기 링 오실레이션부(200)내의 인버터들(IV1~IV5)의 출력을 하이 또는 로우 레벨로 고정시켜준다. 따라서 상기 제3 피모스 트랜지스터(PM3)가 턴온되므로 상기 링 오실레이션부(200)내의 제5 인버터(IV5)의 출력은 하이 레벨이므로 상기 오실레이터의 출력(OSC)은 상기 출력 버퍼(500)를 통해 로우 레벨로 고정된다.When the enable signal SREN is high, the NMOS transistors NM1 and NM2 of the driver 400 and the PMOS transistors PM1, PM2, and PM3 are turned on to turn on the inverters in the ring oscillation unit 200. Fix the output of IV1 ~ IV5) to high or low level. Therefore, since the third PMOS transistor PM3 is turned on, the output of the fifth inverter IV5 in the ring oscillation unit 200 is at a high level, so that the output OSC of the oscillator is provided through the output buffer 500. Fixed to low level.

상기 인에이블 신호(SREN)가 로우 이면 상기 최종단의 인버터(IV5)의 출력이 최선단의 인버터(IV1)의 입력으로 인가되어 상기 링 오실레이션부내(200)의 인버터들(IV1~IV5)의 출력 신호가 로우와 하이를 반복하므로 상기 오실레이터는 일정 주기를 갖는 신호를 생성한다.When the enable signal SREN is low, the output of the inverter IV5 of the last stage is applied to the input of the inverter IV1 of the uppermost stage so that the inverters IV1 to IV5 of the 200 in the ring oscillation unit 200 are applied. Because the output signal repeats low and high, the oscillator produces a signal with a constant period.

종래 기술의 문제점은 오실레이터 신호(OSC)를 일정한 주기로 만들기 위해 디램 내부 전원 중에 하나인 코아 전압(Vcore)을 상기 바이어스부(100)와 상기 링 오실레이션부(200)에 공급하지만 제품에 공급되는 전압이 점점 더 낮아짐에 따라 상기 코아 전압(Vcore)이 약간만 변동해도 소자 특성에 변화가 심해 오실레이터 신호(OSC)의 주기가 크게 변화되는 현상이 발생된다(도 7의 S1 참조). 그에 따라 셀프 리프레쉬 특성을 조절하기가 용이하지 않다.A problem of the related art is to supply a core voltage Vcore, which is one of DRAM internal power supplies, to the bias unit 100 and the ring oscillation unit 200 in order to make an oscillator signal OSC at a constant cycle, but to supply a product. As the core voltage Vcore fluctuates only slightly, a change in device characteristics is severe, and the period of the oscillator signal OSC is greatly changed (see S1 in FIG. 7). Therefore, it is not easy to adjust the self refresh characteristic.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 공급 전압의 변동이 발생되더라도 주기 변동이 작은 오실레이터를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object of the present invention is to provide an oscillator having a small period variation even when a variation in supply voltage occurs.

상술한 기술적 과제를 달성하기 위한 본 발명의 오실레이터는 공급 전원을 인가받아, 상기 공급 전원의 레벨이 반영된 바이어스 전압을 출력하는 바이어스부; 상기 바이어스부의 출력 신호인 상기 바이어스 전압을 입력받고, 순차적으로 연결된 복수의 인버터로 구성되어 오실레이션 동작을 수행하는 링 오실레이션부; 및 상기 복수의 인버터 사이에 각각 연결되고 상기 바이어스 전압을 입력받아 가변되는 캐패시턴스를 제공하도록 구성된 캐패시터로 구성된 딜레이부를 포함한다.An oscillator of the present invention for achieving the above-described technical problem is a bias unit for receiving a power supply, and outputs a bias voltage reflecting the level of the power supply; A ring oscillation unit configured to receive the bias voltage, which is an output signal of the bias unit, and be configured with a plurality of inverters sequentially connected to perform an oscillation operation; And a delay unit configured to be connected between the plurality of inverters, the capacitor being configured to provide a variable capacitance by receiving the bias voltage.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명에 따른 오실레이터의 블록도이다.2 is a block diagram of an oscillator according to the present invention.

도시한 것과 같이, 본 발명에 따른 오실레이터는 바이어스부(100), 링 오실레이션부(200) 및 딜레이부(300)로 구성된다.As shown, the oscillator according to the present invention includes a bias unit 100, a ring oscillation unit 200, and a delay unit 300.

상기 바이어스부(100)는 공급 전원(Vint)을 인가 받아 일정한 전압(V1,V2)을 발생시켜 상기 링 오실레이션부(200)에 공급한다. 상기 링 오실레이션부(200)의 전류량은 상기 바이어스부(100)에서 공급되는 전압(V1,V2)에 의해 조절할 수 있다. 상기 바이어스부(100)는 일정 전압을 출력하는 일반적인 바이어스 회로로 구현할 수 있다.The bias unit 100 receives a supply power supply Vint to generate constant voltages V1 and V2 to supply the ring oscillation unit 200. The current amount of the ring oscillation unit 200 may be adjusted by the voltages V1 and V2 supplied from the bias unit 100. The bias unit 100 may be implemented as a general bias circuit that outputs a predetermined voltage.

상기 링 오실레이션부(200)는 순차적으로 연결된 로직 게이트, 즉 인버터를 포함하고 상기 링 오실레이션부(200)의 출력이 상기 링 오실레이션부(200)의 입력으로 인가되는 폐회로로 구성된다. 상기 링 오실레이션부(200)는 로우 레벨과 하이 레벨의 일정 주기를 갖고 반복하는 신호를 생성하도록 구성된다. 상기 링 오실레이션부(200)는 예를 들면, 홀수개의 인버터로 폐회로를 구성하여 구현할 수 있다. The ring oscillation unit 200 includes a closed circuit in which a logic gate, that is, an inverter, is sequentially connected, and an output of the ring oscillation unit 200 is applied as an input of the ring oscillation unit 200. The ring oscillation unit 200 is configured to generate a signal that repeats with a predetermined period of a low level and a high level. For example, the ring oscillation unit 200 may be implemented by forming a closed circuit using an odd number of inverters.

상기 딜레이부(300)는 상기 바이어스부(100)의 출력을 공급받는 캐패시터로 구성되고, 상기 링 오실레이션부(200)내의 상기 로직 게이트 사이에 위치한다. 상기 딜레이부(300)는 상기 공급 전원(Vint)에 의해 영향을 받는 바이어스부(100)의 출력을 공급받으므로 상기 공급 전원(Vint)의 변동에 따라 상기 딜레이부(300)내의 캐패시턴스의 변동이 생긴다. 따라서, 상기 딜레이부(300)는 상기 공급 전원(Vint)이 높은 경우에는 캐패시턴스를 크게 하여 상기 오실레이터의 주기가 상기 공급 전원(Vint)에 의해서 빠르게 되는 것을 지연시키고, 상기 공급 전원(Vint)이 낮은 경우에는 캐패시턴스를 작게 하여 상기 오실레이터의 주기가 상기 공급 전원(Vint)에 의해서 느리게 되는 것을 막아주는 역할을 하게 되어, 결국, 상기 공급 전원(Vint) 변화에 따른 오실레이터의 주기의 변화를 작게 한다. 이에 대해, 이후 딜레이부(300)의 상세 구성을 통해 보다 자세히 설명할 것이다. The delay unit 300 includes a capacitor supplied with the output of the bias unit 100, and is located between the logic gates in the ring oscillation unit 200. Since the delay unit 300 receives the output of the bias unit 100 affected by the supply power Vint, the variation of the capacitance in the delay unit 300 is changed according to the change of the supply power Vint. Occurs. Accordingly, when the supply power Vint is high, the delay unit 300 delays the period of the oscillator from being accelerated by the supply power Vint when the supply power Vint is high, and the supply power Vint is low. In this case, the capacitance is reduced to prevent the period of the oscillator from being slowed down by the power supply Vint, and thus, the variation of the cycle of the oscillator according to the change of the supply power Vint is reduced. This will be described later in more detail through the detailed configuration of the delay unit 300.

도 3은 도 2에 도시한 오실레이터에 구동부(400)를 추가한 블록도이다.3 is a block diagram in which the driver 400 is added to the oscillator illustrated in FIG. 2.

상기 구동부(400)는 제어 신호(SREN)에 따라 상기 링 오실레이션부(200)를 구동시킨다. 상기 제어 신호(SREN)가 인에이블됨에 따라 상기 구동부(400)에 의해 상기 링 오실레이션부(200)는 로우와 하이를 반복하는 신호를 발생시키고 상기 제어 신호(SREN)가 디스에이블됨에 따라 상기 구동부(400)에 의해 상기 링 오실레이션부(200)는 로우 또는 하이로 고정된다.The driver 400 drives the ring oscillation unit 200 according to a control signal SREN. As the control signal SREN is enabled, the ring oscillation unit 200 generates a signal of repeating low and high by the driver 400 and the driver as the control signal SREN is disabled. By 400, the ring oscillation unit 200 is fixed to low or high.

도 4는 도 2에 도시된 링 오실레이션부(200)의 일 실시예를 나타낸 블록도이다. 4 is a block diagram illustrating an exemplary embodiment of the ring oscillation unit 200 illustrated in FIG. 2.

상기 링 오실레이션부(200)는 발진부(210), 전원 공급 통로(220) 및 전원 패스 통로(230)로 구성된다.The ring oscillation unit 200 includes an oscillation unit 210, a power supply passage 220, and a power path passage 230.

상기 발진부(210)는 홀수개의 인버터를 순차적으로 연결하고 최종단의 인버터의 출력을 최선단의 인버터의 입력에 연결되도록 구성된다. 따라서, 상기 발진부(210)는 로우와 하이를 반복하는 일정 주기의 신호를 생성하게 된다.The oscillator 210 is configured to sequentially connect the odd number of inverters and to connect the output of the inverter of the last stage to the input of the inverter of the highest stage. Thus, the oscillator 210 generates a signal of a predetermined period of repeating the low and high.

상기 전원 공급 통로(220)는 상기 바이어스부(100)의 출력(V2)을 입력 받아 그에 따라 상기 공급 전원(Vint)으로부터 상기 발진부(210)에 전류를 유입시키고, 상기 전원 패스 통로(230)는 상기 바이어스부(100)의 출력(V1)을 입력 받아 그에 따라 상기 발진부(210)로부터 상기 접지 라인으로 전류 패스를 제공한다. 즉, 상기 전원 공급 통로(220) 및 상기 전원 패스 통로(230)는 상기 바이어스부(100)의 출력 레벨에 따라 상기 발진부(210)에 공급하는 전류량을 증감시킬수 있다.The power supply passage 220 receives the output V2 of the bias unit 100 and accordingly flows current into the oscillator 210 from the supply power Vint, and the power path passage 230 The output V1 of the bias unit 100 is input to thereby provide a current path from the oscillator 210 to the ground line. That is, the power supply passage 220 and the power path passage 230 may increase or decrease the amount of current supplied to the oscillator 210 according to the output level of the bias unit 100.

도 5는 도 2에 도시된 바이어스부(100)의 일 실시예를 나타낸 블록도이다. FIG. 5 is a block diagram illustrating an exemplary embodiment of the bias unit 100 shown in FIG. 2.

상기 바이어스부(100)는 풀업부(110), 풀다운부(120), 엔바이어스부(Nbias,130) 및 피바이어스부(Pbias140)로 구성된다.The bias unit 100 includes a pull-up unit 110, a pull-down unit 120, an en- bias unit 130, and a p-bias unit Pbias140.

상기 풀다운부(120)는 상기 바이어스부(100)의 출력인 제1 전압(V1)을 풀다운시키는 엔모스 트랜지스터로 구성하고, 상기 풀업부(110)는 상기 제1 전압(V1)을 풀업시키는 피모스 트랜지스터로 구성한다. 상기 풀다운부(120)와 상기 풀업부(110)는 일반적인 바이어스 회로로 구현할 수 있다. 예를 들면, 본 실시예와 같이 상기 풀업부(120)는 피모스 트랜지스터를 직렬 연결하여 구성하고, 상기 풀다운부(110)는 엔모스 트랜지스터를 직렬 연결하여 구성하면, 상기 풀업부(120)와 상기 풀다운부(110)의 각각의 구동 능력에 따라 상기 제1 전압(V1)의 레벨이 결정된다.The pull-down unit 120 includes an NMOS transistor that pulls down the first voltage V1 that is the output of the bias unit 100, and the pull-up unit 110 avoids pulling up the first voltage V1. It consists of MOS transistors. The pull-down unit 120 and the pull-up unit 110 may be implemented by a general bias circuit. For example, when the pull-up unit 120 is configured by connecting PMOS transistors in series, and the pull-down unit 110 is configured by connecting NMOS transistors in series, the pull-up unit 120 is connected to the pull-up unit 120. The level of the first voltage V1 is determined according to the driving capability of the pull-down unit 110.

상기 엔바이어스부(130)는 상기 제1 전압(V1)을 게이트에 입력 받고 접지 라인에 소스가 연결된 엔모스 트랜지스터로 구성한다. 상기 엔바이어스부(130)는 상기 링 오실레이션부(200)에 상기 제1 전압(V1)을 공급한다.The n-bias unit 130 includes an NMOS transistor having the first voltage V1 input to a gate and a source connected to a ground line. The bias unit 130 supplies the first voltage V1 to the ring oscillation unit 200.

상기 피바이어스부(140)는 상기 엔바이어스부(130)의 엔모스 트랜지스터의 드레인에 드레인이 연결되고 게이트와 드레인을 연결하고 상기 공급 전원(Vint)을 소스에 입력받는 피모스 트랜지스터로 구성한다. 상기 피바이어스부(140)는 상기 링 오실레이션부(200)에 상기 피바이어스부(140)내의 피모스 트랜지스터의 게이트 전압인 즉, 제2 전압(V2)을 공급한다.The P bias unit 140 includes a PMOS transistor having a drain connected to the drain of the NMOS transistor of the N bias unit 130, a gate and a drain connected thereto, and receiving the supply power Vint to a source. The P bias unit 140 supplies the ring oscillation unit 200 with the gate voltage of the PMOS transistor in the P bias unit 140, that is, the second voltage V2.

도 6은 본 발명의 일 실시예에 따른 오실레이터의 일 실시예를 나타낸 상세 회로도이다.6 is a detailed circuit diagram illustrating an embodiment of an oscillator according to an embodiment of the present invention.

도 6을 참조하면, 오실레이터(100)는 바이어스부(100), 링 오실레이션부(200), 딜레이부(300), 구동부(400) 및 버퍼부(500)를 포함한다. 상기 바이어스부(100)는 상술한 바와 같이, 풀업부(110), 풀다운부(120), 엔바이어스부(130), 및 피바이어스부(140)로 구성될 수 있다. 풀업부(110)는 게이트에 접지 라인이 연결되고, 공급 전원(Vint)와 풀다운부(120) 사이에 직렬 연결되는 복수의 피모스 트랜지스터(PM2,PM3,...,PMx)로 구성된다. 풀다운부(120)는 풀업부(110)와 접지 라인 사이에 연결되는 제1 엔모스 트랜지스터(NM1)으로 구성된다. 제1 엔모스 트랜지스터(NM1)은 게이트와 드레인이 상호 연결된 형태로 구성되고, 제 1 전압(V1)을 출력한다. 엔바이어스부(130)는 풀다운부(120)의 출력 신호인 제 1 전압(V1)에 의해 구동되는 제2 엔모스 트랜지스터(NM2)로 구성되며, 그것의 게이트는 제 1 전압(V1)을 인가받고, 그것의 드레인은 상기 피바이어스부(140)와 연결되며, 그것의 소스는 접지 라인과 연결된다. 피바이어스부(140)는 제1 피모스 트랜지스터(P1)으로 구성되며, 그것의 게이트와 드레인은 서로 공통 연결되고, 소스는 공급 전원(Vint)을 공급받도록 구성된다. Referring to FIG. 6, the oscillator 100 includes a bias unit 100, a ring oscillation unit 200, a delay unit 300, a driver 400, and a buffer unit 500. As described above, the bias unit 100 may include a pull-up unit 110, a pull-down unit 120, an en- bias unit 130, and a p-bias unit 140. The pull-up unit 110 includes a plurality of PMOS transistors PM2, PM3,..., PMx connected to the gate by a ground line and connected in series between the power supply Vint and the pull-down unit 120. The pull-down unit 120 includes a first NMOS transistor NM1 connected between the pull-up unit 110 and the ground line. The first NMOS transistor NM1 has a form in which a gate and a drain are connected to each other, and outputs a first voltage V1. The n-bias unit 130 includes a second NMOS transistor NM2 driven by the first voltage V1, which is an output signal of the pull-down unit 120, and a gate thereof applies the first voltage V1. Receiving its drain is connected to the feed bias portion 140 and its source is connected to the ground line. The P-bias unit 140 is configured of the first PMOS transistor P1, the gate and the drain thereof are commonly connected to each other, and the source is configured to receive the supply power supply Vint.

상기 링 오실레이션부(200)는 발진부(210), 전원 공급 통로(220) 및 전원 패스 통로(230)로 구성될 수 있다. 상기 발진부(210)는 순차적으로 연결된 홀수개의 인버터(IV1~IV5)로 구성되고, 최종단의 인버터(IV5)의 출력을 최선단의 인버터(IV1)의 입력에 연결하여 구성한다.The ring oscillation unit 200 may be configured of an oscillator 210, a power supply passage 220, and a power pass passage 230. The oscillator 210 is composed of an odd number of inverters IV1 to IV5 sequentially connected, and is configured by connecting the output of the inverter IV5 of the final stage to the input of the inverter IV1 of the highest stage.

상기 전원 공급 통로(220)는 발진기를 구성하는 상기 인버터(IV1~IV5)에 각각 대응하여, 상기 인버터(IV1~IV5)에 공급 전원(Vint)을 제공하도록 구성된다. 이러한 전원 공급 통로(220)는 상기 인버터(IV1~IV5)와 대응하는 수의 피모스 트랜지스터(PM11,PM12,PM13,PM14,PM15)로 구성될 수 있다. 피모스 트랜지스터(PM11,PM12,PM13,PM14,PM15)들은 각각 제 2 전압(V2)에 의해 턴온되며, 각각의 소스로 부터 입력받은 공급 전원(Vint)을 대응하는 인버터(IV1~IV5)에 제공한다. The power supply passage 220 is configured to provide supply power Vint to the inverters IV1 to IV5 respectively corresponding to the inverters IV1 to IV5 constituting the oscillators. The power supply passage 220 may include a plurality of PMOS transistors PM11, PM12, PM13, PM14, and PM15 corresponding to the inverters IV1 to IV5. The PMOS transistors PM11, PM12, PM13, PM14, and PM15 are turned on by the second voltage V2, respectively, and supply the supply power Vint received from each source to the corresponding inverters IV1 to IV5. do.

상기 전원 패스 통로(230)는 상기 각각의 인버터(IV1~IV5)와 대응하여, 상기 대응하는 인버터(IV1~IV5)와 접지 라인 사이에 연결되는 엔모스 트랜지스터(NM3~NM7)로 구성된다. 각각의 엔모스 트랜지스터(NM3~NM7)는 그것의 게이트가 상기 바이어스부(100)의 출력인 상기 제1 전압(V1)을 제공받고, 그것의 드레인은 상기 대응하는 인버터(IV1~IV5)들과 연결되고, 그것의 소스는 접지 라인과 연결된다. The power path passage 230 includes NMOS transistors NM3 to NM7 connected between the corresponding inverters IV1 to IV5 and a ground line to correspond to the respective inverters IV1 to IV5. Each of the NMOS transistors NM3 to NM7 is provided with the first voltage V1 whose gate is the output of the bias unit 100, and its drain is connected to the corresponding inverters IV1 to IV5. Its source is connected to the ground line.

상기 구동부(400)는 상기 제어 신호(SREN)와 상기 제어 신호(SREN)의 반전 신호를 각각 입력받아 상기 링 오실레이션부(200)의 인버터(IV1~IV5)의 출력단을 번갈아 가면서 풀다운과 풀업시키는 엔모스 트랜지스터(NM8,NM9)와 피모스 트랜지스터(PM16~PM18)로 구성된다. 구동부(400)을 구성하는 피모스 트랜지스터(PM16~PM18)는 반전된 제어 신호(SREN)에 응답하여, 홀수번째 인버터(IV1,IV3,IV5)의 출력단에 공급 전원(Vint)을 제공하도록 연결된다. 구동부(400)을 구성하는 엔모스 트랜지스터(NM8,NM9)는 제어 신호(SREN)에 응답하여, 짝수번째 인버터(IV2,IV4)의 출력단에 접지 전압을 제공하도록 연결된다. The driving unit 400 receives the control signal SREN and the inverted signal of the control signal SREN, respectively, to alternately pull down and pull up the output terminals of the inverters IV1 to IV5 of the ring oscillation unit 200. It consists of NMOS transistors NM8 and NM9 and PMOS transistors PM16-PM18. The PMOS transistors PM16 to PM18 constituting the driving unit 400 are connected to provide the supply power Vint to the output terminals of the odd-numbered inverters IV1, IV3, and IV5 in response to the inverted control signal SREN. . The NMOS transistors NM8 and NM9 constituting the driving unit 400 are connected to provide ground voltages to the output terminals of the even-numbered inverters IV2 and IV4 in response to the control signal SREN.

상기 딜레이부(300)는 상기 링 오실레이션부(200)를 구성하는 인버터들(IV1~IV5) 사이에 각각 위치되는 피모스 트랜지스터(PM19~PM22)와 엔모스 트랜지스터(NM10~NM13)로 구성된다. 도면을 통해 보다 자세히 설명하면, 상기 피모스 트랜지스터(PM19~PM22)와 엔모스 트랜지스터(NM10~NM13)는 각각 쌍을 이루어 인버터들(IV1~IV5) 사이, 즉, 인버터(IV1~IV5)의 출력단에 각각 연결된다. 이때, 각각의 피모스 트랜지스터(PM19~PM22)는 제 1 전압(V1)을 게이트 전압으로 인가받으며, 그것의 소스 및 드레인은 대응하며 쌍을 이루는 엔모스 트랜지스터(NM10~NM13)의 소스 드레인과 각각 연결되면서, 그들(피모스 트랜지스터의 소스 및 드레인) 역시 서로 연결된다. 이렇게 소스-드레인이 상호 연결됨에 의해 상기 피모스 트랜지스터(PM19~PM22)는 공지된 바와 같이 피모스 캐패시터로서 구동하게 된다. 한편, 상기 피모스 트랜지스터(PM19~PM22)와 쌍을 이루는 엔모스 트랜지스터(NM10~NM13) 각각은 제 2 전압(V2)을 게이트 전압으로 입력받고, 그것의 소스 및 드레인은 대응하며 쌍을 이루는 피모스 트랜지스터(PM19~PM22)의 소스 드레인과 각각 연결되면서, 그들(엔모스 트랜지스터의 소스 및 드레인)간도 서로 연결된다. 이에 따라 엔모스 트랜지스터(NM10~NM13) 역시 소스-드레인이 상호 연결됨에 의해 엔모스 캐패시터로서 구동하게 된다.
버퍼부(500)는 피모스 트랜지스터 및 엔모스 트랜지스터로 구성된 인버터일 수 있으며, 링 오실레이터(200)의 출력을 반전 증폭하는 버퍼링을 수행한다. The delay unit 300 includes PMOS transistors PM19 to PM22 and NMOS transistors NM10 to NM13 respectively positioned between the inverters IV1 to IV5 constituting the ring oscillation unit 200. . In detail, the PMOS transistors PM19 to PM22 and the NMOS transistors NM10 to NM13 are paired, respectively, between the inverters IV1 to IV5, that is, the output terminals of the inverters IV1 to IV5. Are each connected to. In this case, each of the PMOS transistors PM19 to PM22 receives the first voltage V1 as a gate voltage, and its source and drain correspond to the source drain of the paired NMOS transistors NM10 to NM13, respectively. As they are connected, they (the source and drain of the PMOS transistor) are also connected to each other. As the source-drain is connected to each other, the PMOS transistors PM19 to PM22 are driven as PMOS capacitors as is known. On the other hand, each of the NMOS transistors NM10 to NM13 paired with the PMOS transistors PM19 to PM22 receives a second voltage V2 as a gate voltage, and its source and drain correspond to each other. While connected to the source and drain of the MOS transistors PM19 to PM22, respectively, they (the source and the drain of the NMOS transistor) are also connected to each other. Accordingly, the NMOS transistors NM10 to NM13 are also driven as NMOS capacitors by the source-drain interconnects.
The buffer unit 500 may be an inverter including a PMOS transistor and an NMOS transistor, and performs buffering to invert and amplify the output of the ring oscillator 200.

도 6에 도시한 오실레이터의 동작 원리는 다음과 같다.The operating principle of the oscillator shown in FIG. 6 is as follows.

상기 제어 신호(SREN)가 하이인 경우, 상기 구동부(400)의 엔모스 및 피모스 트랜지스터(NM8,NM9,PM16~PM18)가 모두 구동되어, 홀수번째 인버터(IV1,IV3,IV5)의 출력은 하이로, 짝수번째 인버터(IV2,IV4)는 로우 레벨로 고정된다. 이에 따라, 마지막 인버터(IV5)의 출력이 하이임에 따라, 버퍼부(500)는 로우 레벨의 오실레이터 출력 신호(OSC)를 출력한다. When the control signal SREN is high, both the NMOS and PMOS transistors NM8, NM9, PM16 to PM18 of the driving unit 400 are driven to output the odd-numbered inverters IV1, IV3, and IV5. High, even-numbered inverters IV2 and IV4 are fixed at a low level. Accordingly, as the output of the last inverter IV5 is high, the buffer unit 500 outputs the low level oscillator output signal OSC.

이때, 상기 발진부(210)는 상기 제어 신호(SREN)가 로우인 경우 상기 바이어스부(100)에 의해 생성된 상기 제1 전압(V1) 및 상기 제2 전압(V2)을 제공받아, 상기 전원 패스 통로(230) 및 상기 전원 공급 통로(220)를 통해 오실레이션 동작을 수행한다.In this case, when the control signal SREN is low, the oscillator 210 receives the first voltage V1 and the second voltage V2 generated by the bias unit 100, and passes the power path. The oscillation operation is performed through the passage 230 and the power supply passage 220.

여기서, 본 실시예의 상기 딜레이부(300)는 종래와 달리 상대적으로 전압 변동이 작은 상기 제1 전압(V1)과 상기 제2 전압(V2)을 제공받도록 설계된다. 이에 따라, 상기 공급 전원(Vint)의 변동이 생기더라도 상기 오실레이터의 주기의 변동은 종래 기술에 비해 작게 된다. Here, the delay unit 300 of the present embodiment is designed to be provided with the first voltage V1 and the second voltage V2 having relatively small voltage fluctuations, unlike the prior art. Accordingly, even if the fluctuation of the power supply Vint occurs, the fluctuation of the period of the oscillator is smaller than in the prior art.

또한, 본 실시예의 딜레이부(300)는 공급 전원(Vint)의 변화에 따라 오실레이터의 주기 변동을 줄일 수 있도록, 공급 전원(Vint)의 변화에 대응하여 딜레이부(300)를 구성하는 캐패시터들의 캐패시턴스를 조절하도록 구성된다.
일반적으로 공급 전원(Vint)이 상대적으로 감소되면 딜레이부(300)의 딜레이값이 커져 오실레이터의 주기 변동의 원인이 된다. 그런데, 본 발명의 실시예와 같이, 공급 전원(Vint)에 의해 생성되는 제 1 및 제 2 전압(V1,V2)이 딜레이부(300) 즉, 피모스 캐패시터(PM19∼PM22) 및 엔모스 캐패시터(NM10∼NM13)의 게이트 전압으로 인가되면, 그것들의 캐패시턴스가 모스 캐패시터의 원리에 의해 감소된다.
보다 구체적으로 설명하면, 공급 전원(Vint)이 감소되면, 풀업부(110) 및 풀다운부(120)에 의해 생성되는 제 1 전압(V1)은 동반 감소되는 반면, 피바이어스부(140)에 의해 생성되는 제 2 전압(V2)은 상대적으로 높아진다. 이에 따라, 딜레이부(300)를 구성하는 피모스 캐패시터들(PM19∼PM22)에는 상대적으로 증대된 제 2 전압(V1)이 인가되고, 엔모스 캐패시터들(NM10∼NM13)에는 상대적으로 감소된 제 1 전압(V2)이 인가되면, 피모스 캐패시터의 캐패시턴스는 게이트 전압이 낮을수록 증대되고, 엔모스 캐패시터의 캐패시턴스는 게이트 전압이 클수록 증대되는 모스 캐패시터의 원리(게이트 바이어스에 대해 약간의 변화는 있다)에 의해 피모스 캐패시터(PM19∼PM22) 및 엔모스 캐패시터(NM10∼NM13)의 캐패시턴스는 모두 감소된다. 이에 따라, 공급 전원(Vint)의 감소에 의해 증대되었던 딜레이값이 상기 캐패시턴스의 감소에 의해 일정한 값을 갖도록 보상된다.
한편, 공급 전원(Vint)이 상대적으로 증대되면 제 1 전압(V1)은 이에 비례하여 증대되는 한편, 제 2 전압(V2)는 엔바이어스부(130)의 구동력 증대로 상대적으로 감소된다. 그러면, 딜레이부(300)를 구성하는 피모스 캐패시터들(PM19∼PM22)에는 상대적으로 감소된 제 2 전압(V2)이 인가되고, 엔모스 캐패시터들(NM10∼NM13)에는 상대적으로 증대된 제 1 전압(V1)이 인가되어, 피모스 캐패시터(PM19∼PM22) 및 엔모스 캐패시터(NM10∼NM13)의 캐패시턴스는 모두 증대된다. 이에 따라, 공급 전원(Vint)의 증대에 의해 감소되었던 딜레이 값이 상기 캐패시턴스의 증대에 의해 일정한 값을 갖도록 보상된다. In addition, the delay unit 300 according to the present embodiment has a capacitance of the capacitors constituting the delay unit 300 in response to the change in the supply power Vint so as to reduce the cycle variation of the oscillator according to the change in the supply power Vint. It is configured to adjust.
In general, when the supply power Vint is relatively reduced, the delay value of the delay unit 300 increases, which causes a cycle variation of the oscillator. However, as in the embodiment of the present invention, the first and second voltages V1 and V2 generated by the power supply Vint are delayed by the delay unit 300, that is, the PMOS capacitors PM19 to PM22 and the NMOS capacitor. When applied at gate voltages of NM10 to NM13, their capacitance is reduced by the principle of a MOS capacitor.
In more detail, when the supply power Vint is reduced, the first voltage V1 generated by the pull-up unit 110 and the pull-down unit 120 decreases together, while being fed by the biasing unit 140. The generated second voltage V2 becomes relatively high. Accordingly, the second voltage V1, which is relatively increased, is applied to the PMOS capacitors PM19 to PM22 constituting the delay unit 300, and the relatively reduced amount is applied to the NMOS capacitors NM10 to NM13. When one voltage V2 is applied, the capacitance of the PMOS capacitor is increased as the gate voltage is lower, and the capacitance of the NMOS capacitor is increased as the gate voltage is larger (there is a slight change in gate bias). As a result, the capacitances of the PMOS capacitors PM19 to PM22 and the NMOS capacitors NM10 to NM13 are both reduced. Accordingly, the delay value, which has been increased by the decrease in the supply power supply Vint, is compensated to have a constant value by the decrease in the capacitance.
On the other hand, when the power supply Vint is relatively increased, the first voltage V1 is increased in proportion thereto, while the second voltage V2 is relatively decreased due to the increase in the driving force of the n-bias unit 130. Then, a relatively reduced second voltage V2 is applied to the PMOS capacitors PM19 to PM22 constituting the delay unit 300, and a relatively increased first voltage to the NMOS capacitors NM10 to NM13. The voltage V1 is applied, and the capacitances of the PMOS capacitors PM19 to PM22 and the NMOS capacitors NM10 to NM13 both increase. Accordingly, the delay value, which has been reduced by the increase in the supply power supply Vint, is compensated to have a constant value by the increase in the capacitance.

도 7은 도 6에 도시한 오실레이터의 전원 전압(Vint) 변화에 대한 오실레이션 주기 변화량을 종래 기술과 비교하여 나타낸 그래프이다.FIG. 7 is a graph showing an oscillation cycle change amount with respect to the power supply voltage Vint change of the oscillator shown in FIG.

도시한 것과 같이, 종래 기술(S1 그래프)에 비해 본 발명(S2 그래프)에 의한 오실레이터는 상기 전원 전압(Vint) 변화에 대한 주기 변화량이 적음을 알수 있다.As shown, the oscillator according to the present invention (S2 graph) compared to the prior art (S1 graph) it can be seen that the amount of cycle change with respect to the change in the power supply voltage (Vint) is less.

즉, 종래 기술에 의해 상기 딜레이부(300)내의 모스 캐패시터의 공급 전압은 피모스 트랜지스터인 경우 상기 전원 전압(Vint)이고, 엔모스 트랜지스터인 경우 접지 전압인 경우에 비해 본 발명에 의해 상기 딜레이부(300)내의 모스 캐패시터의 공급 전압은 피모스 트랜지스터(PM19~PM22)인 경우 상기 엔바이어스부(130)의 출 력(V1)이고, 엔모스 트랜지스터(NM10~NM13)인 경우 상기 피바이어스부(140)의 출력(V2)으로 상기 전원 전압(Vint)의 변동에 따라 상기 오실레이터의 출력신호(OSC)의 주기 변화율이 적음을 알 수 있다.That is, according to the prior art, the supply voltage of the MOS capacitor in the delay unit 300 is the power supply voltage Vint in the case of a PMOS transistor, and the delay unit in accordance with the present invention as compared to the ground voltage in the case of an NMOS transistor. In the case of PMOS transistors PM19 to PM22, the supply voltage of the MOS capacitor within 300 is the output V1 of the biasing unit 130, and in the case of NMOS transistors NM10 to NM13, the Pbias unit ( It can be seen that the periodic change rate of the output signal OSC of the oscillator is small according to the change of the power supply voltage Vint to the output V2 of 140.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 오실레이터는 공급 전원의 변동이 발생하더라도 오실레이터의 주기의 변동이 적은 안정적인 오실레이션을 동작을 수행하는 효과가 있다.The oscillator according to the present invention has an effect of performing a stable oscillation operation with a small variation in the cycle of the oscillator even if a change in the power supply occurs.

Claims (14)

공급 전원을 인가받아, 상기 공급 전원의 레벨이 반영된 바이어스 전압을 출력하는 바이어스부;A bias unit which receives a supply power and outputs a bias voltage reflecting the level of the supply power; 상기 바이어스부의 출력 신호인 상기 바이어스 전압을 입력받고, 순차적으로 연결된 복수의 인버터로 구성되어 오실레이션 동작을 수행하는 링 오실레이션부; 및A ring oscillation unit configured to receive the bias voltage, which is an output signal of the bias unit, and be configured with a plurality of inverters sequentially connected to perform an oscillation operation; And 상기 복수의 인버터 사이에 각각 연결되고 상기 바이어스 전압을 입력받아 가변되는 캐패시턴스를 제공하도록 구성된 캐패시터로 구성된 딜레이부를 포함하는 오실레이터.An oscillator comprising a delay unit configured to provide a capacitance that is connected between the plurality of inverters and is configured to receive and vary the bias voltage. 제 1 항에 있어서,The method of claim 1, 상기 링 오실레이션부와 연결되어, 제어 신호에 따라 상기 링 오실레이션부를 구동시키는 구동부를 더 포함하는 것을 특징으로 하는 오실레이터.And a driving unit connected to the ring oscillation unit to drive the ring oscillation unit according to a control signal. 제 1 항에 있어서,The method of claim 1, 상기 딜레이부의 캐패시터는,The capacitor of the delay unit, 상기 바이어스 전압을 입력받는 게이트, 상기 인버터들 사이에 배치되면서 상호 연결되어 소스 및 드레인을 포함하는 것을 특징으로 하는 오실레이터.And a source and a drain connected to each other while being disposed between the gate receiving the bias voltage and the inverters. 제 1 항에 있어서,The method of claim 1, 상기 링 오실레이션부는,The ring oscillation unit, 상기 순차적으로 연결된 인버터로 구성되는 발진부;An oscillator comprising the sequentially connected inverters; 상기 바이어스 전압에 따라 상기 공급 전원으로부터 상기 발진부로 흐르는 전류량을 가변시키는 전원 공급 통로; 및A power supply passage for varying an amount of current flowing from the power supply to the oscillation unit according to the bias voltage; And 상기 바이어스 전압에 따라 상기 발진부로부터 접지 라인으로 흐르는 전류량을 가변시키는 전원 패스 통로를 포함하며,A power path passage for varying an amount of current flowing from the oscillator to the ground line according to the bias voltage; 상기 인버터는 홀수개가 구비되어, 최종단의 인버터의 출력이 최선단의 인버터의 입력에 연결되는 것을 특징으로 하는 오실레이터. The inverter is provided with an odd number, characterized in that the output of the inverter of the last stage is connected to the input of the inverter of the highest stage. 제 4 항에 있어서,The method of claim 4, wherein 상기 바이어스 전압은 제1 전압 및 제2 전압을 포함하고, The bias voltage includes a first voltage and a second voltage, 상기 바이어스부는,The bias unit, 상기 제1 전압을 풀다운시키는 엔모스 트랜지스터로 구성된 풀다운부;A pull down part configured of an NMOS transistor configured to pull down the first voltage; 상기 제1 전압을 풀업시키는 피모스 트랜지스터로 구성된 풀업부;A pull-up part including a PMOS transistor configured to pull up the first voltage; 상기 전원 패스 통로에 상기 제1 전압을 공급하는 엔모스 트랜지스터로 구성된 엔바이어스부; 및An n-bias unit configured of an NMOS transistor for supplying the first voltage to the power path path; And 상기 전원 공급 통로에 상기 제2 전압을 공급하는 피모스 트랜지스터로 구성된 피바이어스부로 구성된 것을 특징으로 하는 오실레이터.An oscillator comprising a P-bias section consisting of a PMOS transistor for supplying the second voltage to the power supply passage. 제 5 항에 있어서,The method of claim 5, wherein 상기 딜레이부의 캐패시터는, The capacitor of the delay unit, 상기 제1 전압이 인가되는 게이트, 상기 인버터들 사이에 연결되면서 서로 상호 연결된 소스 및 드레인을 포함하는 피모스 트랜지스터인 것을 특징으로 하는 오실레이터.And a PMOS transistor including a gate to which the first voltage is applied and a source and a drain connected to each other while being connected between the inverters. 제 5 항에 있어서,The method of claim 5, wherein 상기 딜레이부의 캐패시터는, The capacitor of the delay unit, 상기 제2 전압이 인가되는 게이트, 상기 인버터들 사이에 연결되면서 서로 상호 연결된 소스 및 드레인을 포함하는 엔모스 트랜지스터인 것을 특징으로 하는 오실레이터.An NMOS transistor comprising a gate to which the second voltage is applied and a source and a drain connected to each other while being connected between the inverters. 제 5 항에 있어서,The method of claim 5, wherein 상기 엔바이어스부는,The bias portion, 상기 제1 전압을 게이트에 인가받고 접지 전압을 소스에 인가받는 엔모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.And an NMOS transistor configured to receive the first voltage at a gate and a ground voltage at a source. 제 8 항에 있어서,The method of claim 8, 상기 피바이어스부는,The feed bias unit, 상기 엔바이어스부의 엔모스 트랜지스터의 드레인에 드레인이 연결되고, 게이트와 드레인이 연결되며 소스에 상기 공급 전원을 공급받아 드레인에서 상기 제2 전압을 출력하는 피모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.And a PMOS transistor having a drain connected to a drain of the NMOS transistor of the n-bias portion, a gate connected to a drain, and receiving the supply power to a source to output the second voltage from the drain. 제 4 항에 있어서,The method of claim 4, wherein 상기 전원 공급 통로는,The power supply passage, 상기 링 오실레이션부를 구성하는 인버터들과 각각 대응되어 설치되는 피모스 트랜지스터로서,As a PMOS transistor respectively installed corresponding to the inverters constituting the ring oscillation unit, 상기 피모스 트랜지스터는 상기 제2 전압을 인가받는 게이트, 상기 공급 전원을 인가받는 소스, 및 상기 대응하는 인버터와 연결되는 드레인을 포함하는 것을 특징으로 하는 오실레이터.And the PMOS transistor comprises a gate to which the second voltage is applied, a source to which the supply power is applied, and a drain connected to the corresponding inverter. 제 4 항에 있어서,The method of claim 4, wherein 상기 전원 패스 통로는,The power path passage, 상기 링 오실레이션부를 구성하는 인버터들과 각각 대응되어 설치되는 엔모스 트랜지스터로서, An NMOS transistor installed in correspondence with the inverters constituting the ring oscillation unit, 상기 엔모스 트랜지스터는 상기 제1 전압을 인가받는 게이트, 상기 대응하는 인버터와 전기적으로 연결되는 드레인, 및 접지 라인과 연결되는 소스를 포함하는 것을 특징으로 하는 오실레이터.And the NMOS transistor includes a gate to which the first voltage is applied, a drain electrically connected to the corresponding inverter, and a source connected to a ground line. 제 2 항에 있어서,The method of claim 2, 상기 구동부는,The driving unit, 상기 제어 신호와 상기 제어 신호의 반전 신호를 각각 입력 받아 상기 링오실레이션부내의 상기 인버터의 출력단을 번갈아 가면서 풀다운 및 풀업시키는 엔모스 트랜지스터와 피모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.And an NMOS transistor and a PMOS transistor configured to receive the control signal and the inverted signal of the control signal, respectively, to pull down and pull up alternately the output terminal of the inverter in the ring oscillation unit. 제 1 항에 있어서,The method of claim 1, 상기 링 오실레이션부의 출력을 버퍼링하는 출력버퍼를 추가로 구비하는 것을 특징으로 하는 오실레이터.And an output buffer for buffering the output of the ring oscillation unit. 제 6 항에 있어서,The method of claim 6, 상기 딜레이부의 캐패시터는, The capacitor of the delay unit, 상기 제2 전압이 인가되는 게이트, 상기 딜레이부의 캐패시터를 구성하는 피모스 트랜지스터의 소스와 연결되는 소스, 및 상기 딜레이부의 캐패시터를 구성하는 피모스 트랜지스터의 드레인과 연결되는 드레인으로 구성되는 엔모스 트랜지스터를 더 포함하며, An NMOS transistor comprising a gate to which the second voltage is applied, a source connected to a source of a PMOS transistor constituting the delay unit capacitor, and a drain connected to a drain of a PMOS transistor constituting the delay unit capacitor; More, 상기 엔모스 트랜지스터의 소스 및 드레인은 서로 전기적으로 연결된 것을 특징으로 하는 오실레이터.And the source and the drain of the NMOS transistor are electrically connected to each other.
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