KR100866260B1 - Method for fabricating asymmetric ldd mosfet - Google Patents

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박병국
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재단법인서울대학교산학협력재단
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Abstract

A method for fabricating an asymmetric LDD MOSFET using a sidewall gate is provided to control the length of a gate and deposition and etch of a gate material to make the size small and to obtain ultra fine device. A method for fabricating an asymmetric LDD MOSFET using a sidewall gate comprises a step for deposing and etching a dummy layer on a semiconductor substrate to form a sidewall gate; a step for forming a LDD; a step for forming an insulating layer sidewall spacer or a second sidewall gate; a step for removing completely the dummy layer; a step for forming a second source/drain.

Description

비대칭 엘디디 모스펫의 제조방법{METHOD FOR FABRICATING ASYMMETRIC LDD MOSFET} Manufacturing Method of Asymmetrical LED MOSFET {METHOD FOR FABRICATING ASYMMETRIC LDD MOSFET}

도 1은 종래 대칭 LDD 구조를 갖는 MOSFET의 단면도이다.1 is a cross-sectional view of a MOSFET having a conventional symmetric LDD structure.

도 2a 내지 도 2d는 종래 비대칭 LDD 구조를 갖는 MOSFET의 제조방법을 보여주는 공정도이다.2A to 2D are flowcharts illustrating a method of manufacturing a MOSFET having a conventional asymmetric LDD structure.

도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 비대칭 LDD 구조를 갖는 MOSFET의 제조방법을 보여주는 공정도이다.3A to 3F are flowcharts illustrating a method of manufacturing a MOSFET having an asymmetric LDD structure according to the first embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 제 2 실시예에 따른 비대칭 LDD 구조를 갖는 MOSFET의 제조방법을 보여주는 공정도이다.4A to 4F are flowcharts illustrating a method of manufacturing a MOSFET having an asymmetric LDD structure according to a second embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 반도체기판 20 : 더미층(dummy layer)10: semiconductor substrate 20: dummy layer

30 : 마스크층 40 : 게이트 절연막30 mask layer 40 gate insulating film

50 : 측벽 게이트, 제 1 측벽게이트 52 : 제 2 측벽게이트50: sidewall gate, first sidewall gate 52: second sidewall gate

60 : LDD 영역 70 : 절연막 측벽 스페이서60: LDD region 70: insulating film sidewall spacer

72 : 소스 영역 74 : 드레인 영역72: source region 74: drain region

본 발명은 MOSFET의 제조방법에 관한 것으로, 보다 상세하게는 측벽 게이트를 이용한 비대칭 LDD MOSFET의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a MOSFET, and more particularly, to a method for manufacturing an asymmetric LDD MOSFET using sidewall gates.

최근 MOSFET의 크기는 우수한 성능과 scaling 특성 때문에 시간이 갈수록 작아지는 추세에 있다. 그러나 소자의 크기(channel length)가 아주 작아질 때 몇 가지 중요한 문제에 봉착하게 된다. 그런 문제들 가운데 중요시 여겨지는 것 중 하나가 MOSFET의 드레인(drain) 끝 부분에서 이온화 충돌(impact ionization)에 의하여 발생하는 breakdown이다. 이온화 충돌은 일반적으로 드레인 쪽의 전기장의 세기가 대략 105 V/cm 값을 초과했을 때 발생하며 그것으로 인해 드레인 전류는 급속히 증가하게 된다. 그래서 드레인 쪽의 전기장의 세기를 줄이기 위해서 제안된 구조가 도 1과 같은 LDD(Lightly Doped Drain)를 갖는 MOSFET이다. In recent years, the size of MOSFET has become smaller over time because of its excellent performance and scaling characteristics. However, when the device's channel length becomes very small, it encounters some important problems. One of the issues that matters is the breakdown caused by impact ionization at the drain end of the MOSFET. Ionization collisions usually occur when the strength of the electric field on the drain side exceeds approximately 10 5 V / cm, which causes the drain current to increase rapidly. Therefore, the proposed structure to reduce the strength of the electric field on the drain side is a MOSFET having a lightly doped drain (LDD) as shown in FIG.

그런데, LDD 구조를 갖는 MOSFET은 LDD를 통하여 전기장의 세기는 줄일 수 있었으나, LDD 영역의 기생 저항(parasitic resistance)으로 인해 드레인 전류는 상당히 감소하게 되는 문제가 발생 되었다.However, in the MOSFET having the LDD structure, the electric field strength can be reduced through the LDD. However, the parasitic resistance of the LDD region causes the drain current to decrease considerably.

이러한 문제로 결국, 최근 High-speed 기술을 요구하는 반도체 산업의 동향으로 봤을 때, 받아들일 수 있을 정도의 열 전자(hot-carrier)에 대한 신뢰성(reliability)을 유지하면서 동시에 최대의 전류 구동능력을 가질 수 있도록 LDD 영역을 최적화하는 것이 중요하게 되었다.As a result, the current trend in the semiconductor industry that demands high-speed technology, while maintaining an acceptable hot-carrier (reliability) while maintaining the maximum current driving capability It is important to optimize the LDD region to have it.

상기 열 전자의 신뢰성 및 드레인 전류를 동시에 증가시키는 해결책으로 제안된 것이 소스(source) 부분에는 LDD 영역이 없는 비대칭(asymmetric) LDD 구조를 갖도록 설계하여 MOSFET을 제조하는 것이다. Proposed as a solution to increase the reliability and drain current of the thermal electron at the same time to manufacture a MOSFET by designing an asymmetric (LDD) structure having no LDD region in the source portion.

이와 같은 비대칭 LDD 구조를 갖는 MOSFET을 제조하기 위해서 종래에는, 도 2a 내지 도 2d에 도시된 바와 같이, 먼저 반도체 기판(100) 상부에 게이트 절연막(200) 및 게이트(300)를 순차 형성한 후에 감광막(400)을 이용하여 소스 영역 부분을 가리고 LDD 영역(500)을 형성하기 위한 이온주입을 진행하고, 그 이후 구조 전면에 절연막(600)을 증착하고 비등방성 식각을 통한 측벽(sidewall) 공정을 진행하여 드레인 쪽에만 절연막 측벽(600a)을 형성한 다음, 감광막(400)을 제거하고 소스(720)/드레인(740) 형성을 위한 이온주입을 함으로써, 비대칭 LDD(500a) 구조를 구현하여 왔다.In order to manufacture a MOSFET having such an asymmetric LDD structure, conventionally, as shown in FIGS. 2A to 2D, the gate insulating film 200 and the gate 300 are sequentially formed on the semiconductor substrate 100, and then the photoresist film is sequentially formed. Ion implantation is performed to cover the source region and to form the LDD region 500 by using the 400, and then deposit an insulating film 600 on the entire surface of the structure and perform a sidewall process through anisotropic etching. Therefore, the insulating film sidewall 600a is formed only on the drain side, and then the photosensitive film 400 is removed and ion implantation is performed to form the source 720 / drain 740, thereby implementing the asymmetric LDD 500a structure.

그러나, 상기 종래 비대칭 LDD 구조를 갖는 MOSFET을 제조하기 위한 방법(공정)은 소자의 게이트 길이를 줄이는데 일정한 한계점을 가지고 있었다. 즉, 종래 방법은 도 2a에서 볼 수 있듯이 게이트(300)를 형성한 후 감광막(400)을 사용하여 사진 공정을 통하여 소스 영역만 가리게 되는데, 이때 감광막(400)이 정확하게 게이트(300) 위에 정렬(alignment) 되어야 하지만, 채널 길이가 nano-scale로 아주 짧아지게 되면 정렬오차(alignment error) 문제가 발생하게 되었다. However, the conventional method for manufacturing a MOSFET having an asymmetric LDD structure has a certain limitation in reducing the gate length of the device. That is, in the conventional method, as shown in FIG. 2A, only the source region is covered by the photo process using the photoresist film 400 after forming the gate 300, wherein the photoresist film 400 is accurately aligned on the gate 300. However, if the channel length becomes very short to nano-scale, an alignment error problem occurs.

따라서, 상기 종래 비대칭 LDD 구조를 갖는 MOSFET 제조방법으로는 극미세 채널 길이를 갖는 MOSFET을 구현하는 데는 한계가 있어 이를 극복하기 위한 새로운 공정 방법이 요구되어 왔다.Therefore, the MOSFET manufacturing method having the conventional asymmetric LDD structure has a limitation in implementing a MOSFET having an extremely fine channel length, and a new process method for overcoming this has been required.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 측벽 게이트를 이용한 비대칭 LDD MOSFET의 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing an asymmetric LDD MOSFET using sidewall gates in order to solve the problems as described above.

상기 목적을 달성하기 위하여, 본 발명에 의한 LDD MOSFET의 제조방법은 반도체 기판 상부에 식각 가능한 더미층(dummy layer) 및 마스크층을 순차적으로 적층하는 단계와; 상기 마스크층을 사진식각공정으로 마스크 패턴을 형성하고, 상기 마스크 패턴에 따라 상기 더미층을 식각하는 단계와; 상기 마스크 패턴을 식각하고, 상기 식각으로 노출된 구조 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 제 1 게이트 물질을 증착하는 단계와; 상기 제 1 게이트 물질을 식각하여 제 1 측벽 게이트를 형성하고, 상기 제 1 측벽 게이트를 이용하여 제 1 이온주입공정으로 LDD를 형성하는 단계와; 상기 구조 전면에 제 2 게이트 물질을 증착하고 식각하여 제 2 측벽 게이트를 형성하는 단계와; 상기 제 2 측벽 게이트의 형성으로 노출된 게이트 절연막과 더미층 패턴을 식각하여 제거하고, 상기 제 2 측벽 게이트를 이용하여 제 2 이온주입공정으로 소스/드레인을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, the manufacturing method of the LDD MOSFET according to the present invention comprises the steps of sequentially stacking an etchable dummy layer (mask) and a mask layer on the semiconductor substrate; Forming a mask pattern on the mask layer by a photolithography process, and etching the dummy layer according to the mask pattern; Etching the mask pattern, forming a gate insulating film over the etch-exposed structure, and depositing a first gate material on the gate insulating film; Etching the first gate material to form a first sidewall gate, and forming an LDD by a first ion implantation process using the first sidewall gate; Depositing and etching a second gate material over the structure to form a second sidewall gate; And removing the gate insulating layer and the dummy layer pattern exposed by the formation of the second sidewall gate, and forming a source / drain by a second ion implantation process using the second sidewall gate. do.

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이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

[제 1 [First 실시예Example ]]

본 발명에 의한 LDD MOSFET의 제조방법은, 도 3a 내지 도 3f에 도시된 바와 같이, 공정을 진행한다.In the method of manufacturing the LDD MOSFET according to the present invention, as shown in FIGS. 3A to 3F, a process is performed.

먼저, 도 3a와 같이, 반도체 기판(10) 상부에 식각 가능한 더미층(dummy layer; 20) 및 마스크층(30)을 순차적으로 적층한다.First, as shown in FIG. 3A, an etchable dummy layer 20 and a mask layer 30 are sequentially stacked on the semiconductor substrate 10.

여기서, 더미층(dummy layer; 20)은 나중에 식각을 통해서 없앨 수 있는 임의 물질층으로, 질화막(nitride) 등이 사용될 수 있고, 차후 측벽 게이트가 형성될 수 있도록 충분한 두께로 증착한다.In this case, the dummy layer 20 is a layer of any material that can be removed later through etching, and a nitride layer or the like may be used, and is deposited to a sufficient thickness so that a sidewall gate may be formed later.

그리고, 마스크층(30)은 상기 더미층(20) 식각시 마스크로 사용되어 차후 소스 영역으로 형성될 부분을 확보하기 위한 것으로, 상기 더미층(20)으로 사용된 물질과 식각 선택비를 고려하여 적당한 두께로 증착한다.In addition, the mask layer 30 is used as a mask when etching the dummy layer 20 to secure a portion to be formed as a source region later, in consideration of the material and the etching selectivity used as the dummy layer 20. Deposit to a suitable thickness.

상기 더미층(20) 및 마스크층(30)의 증착은 공지의 화학기상증착(CVD) 공정으로 할 수 있다.Deposition of the dummy layer 20 and the mask layer 30 may be a known chemical vapor deposition (CVD) process.

다음, 도 3b와 같이, 상기 마스크층(30)을 사진식각공정 등으로 마스크 패턴(30a)을 형성하고, 상기 마스크 패턴(30a)에 따라 상기 더미층(20)을 식각한다.Next, as shown in FIG. 3B, the mask pattern 30a is formed by the photolithography process, and the dummy layer 20 is etched according to the mask pattern 30a.

여기서, 마스크 패턴(30a)의 형성 및 더미층(20) 식각은 공지의 건식 또는 습식 식각 공정을 이용할 수 있다.Here, the mask pattern 30a may be formed and the dummy layer 20 may be etched using a known dry or wet etching process.

다만, 더미층(20)이 마스크 패턴(30a)에 따라 수직으로 완전 식각되도록 비등방성 식각을 하여, 마스크 패턴(30a)과 동일한 더미층 패턴(20a)이 반도체 기판(10) 상부에 형성되도록 해야 한다.However, the anisotropic etching is performed such that the dummy layer 20 is completely etched vertically according to the mask pattern 30a so that the same dummy layer pattern 20a as the mask pattern 30a is formed on the semiconductor substrate 10. do.

이어, 도 3c와 같이, 상기 마스크 패턴(30a)을 공지의 습식 식각으로 제거하고, 상기 식각으로 노출된 구조 전면에 게이트 절연막(40)을 형성하고, 상기 게이트 절연막(40) 상부에 게이트 물질을 증착하고, 상기 게이트 물질을 식각하여 측벽 게이트(50)를 형성하고, 상기 측벽 게이트를 이용하여 제 1 이온주입공정으로 LDD(60)를 형성한다.Subsequently, as shown in FIG. 3C, the mask pattern 30a is removed by a known wet etching, a gate insulating film 40 is formed on the entire structure exposed by the etching, and a gate material is formed on the gate insulating film 40. The gate material is etched to form sidewall gates 50, and the LDD 60 is formed by a first ion implantation process using the sidewall gates.

여기서, 게이트 절연막(40)의 형성은 공지의 산화공정을 이용할 수 있고, 상기 게이트 물질은 폴리실리콘이나 금속으로 할 수 있으며, 폴리실리콘으로 할 경우에는 게이트 물질 증착시 별도 POCl3 도핑이나 n형 또는 p형의 불순물이 섞여 있는 폴리실리콘층으로 형성할 수도 있으나, 측벽 게이트(50) 형성 후 제 1 이온주입공정시 측벽 게이트(50)에도 n형 또는 p형의 불순물이 주입되게 할 수도 있다.Here, the gate insulating film 40 may be formed using a known oxidation process, and the gate material may be made of polysilicon or metal. In the case of polysilicon, when the gate material is deposited, POCl 3 doping or n-type or Although it may be formed of a polysilicon layer in which p-type impurities are mixed, n-type or p-type impurities may be implanted into the sidewall gate 50 during the first ion implantation process after the sidewall gate 50 is formed.

상기 게이트 물질의 식각은 비등방성 식각을 할 수 있는 일체의 식각장비가 이용될 수 있는데, RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching), 또는 ICP(Inductively Coupled Plasma) 등이 많이 이용되고 있다. The etching of the gate material may be any etching apparatus capable of anisotropic etching, such as RIE (Reactive Ion Etching), MERIE (Magnetically Enhanced Reactive Ion Etching), or ICP (Inductively Coupled Plasma) It is becoming.

본 실시예에서는 상기 게이트 물질의 증착 두께와 상기 게이트 물질의 식각을 조절함으로써 원하는 극미세 소자의 채널길이도 구현할 수 있는 장점이 있다.In this embodiment, the desired channel length of the ultrafine device can be realized by controlling the deposition thickness of the gate material and the etching of the gate material.

그리고, 상기 측벽 게이트를 이용한 제 1 이온주입공정은 불순물의 도핑 농도(도즈량) 및 도핑 에너지를 조절하여 저 농도로 낮은 접합을 이루며 반도체 기판에 불순물이 주입되어 LDD(60)를 형성하도록 한다.In the first ion implantation process using the sidewall gate, the doping concentration (dose amount) and the doping energy of the impurity are controlled to form a low junction at low concentration, and the impurity is implanted into the semiconductor substrate to form the LDD 60.

다음, 도 3d와 같이, 상기 구조 전면에 절연막을 증착하고 비등방성 식각을 통하여 절연막 측벽 스페이서(70)를 형성한다.Next, as shown in FIG. 3D, an insulating film is deposited on the entire surface of the structure and an insulating film sidewall spacer 70 is formed through anisotropic etching.

여기서, 절연막은 TEOS 등을 사용할 수 있으며, 절연막의 비등방성 식각은 공지의 식각장비를 이용할 수 있다.Here, TEOS may be used as the insulating film, and anisotropic etching of the insulating film may use a well-known etching equipment.

이어, 도 3e와 같이, 상기 절연막 측벽 스페이서(70)의 형성으로 노출된 더미층 패턴(20a)을 식각하여 제거하고, 상기 절연막 측벽 스페이서(70)를 이용하여 제 2 이온주입공정으로 소스(72)/드레인(74)을 형성한다.Next, as shown in FIG. 3E, the dummy layer pattern 20a exposed by the formation of the insulating film sidewall spacer 70 is etched and removed, and the source 72 is subjected to the second ion implantation process using the insulating film sidewall spacer 70. ) / Drain 74 is formed.

여기서, 더미층 패턴(20a)의 식각은 공지의 습식 식각 공정을 이용할 수 있으나, 상기 절연막 측벽 스페이서(70) 및 게이트 산화막 패턴(40a)은 식각되지 않도록 한다.Here, the etching of the dummy layer pattern 20a may use a well-known wet etching process, but the insulating layer sidewall spacer 70 and the gate oxide pattern 40a are not etched.

그리고, 상기 제 2 이온주입공정은 소스/드레인 형성을 위한 공지의 이온주입공정이나, 상기 제 1 이온주입공정보다 불순물의 도즈량과 도핑 에너지를 크게 하여 깊은 접합을 가지며 전기적 저항이 작게 되도록 한다.In the second ion implantation process, a known ion implantation process for source / drain formation or a larger dosing amount and doping energy of impurities than the first ion implantation process has a deep junction and a small electrical resistance.

마지막으로, 도 3f와 같이, 상기 제 2 이온주입공정 이후 주입된 불순물을 확산시켜 원하는 소스(72a)/드레인(74a) 영역을 형성하기 위한 어닐링 공정을 더 진행하는 것이 바람직하다.Finally, as shown in FIG. 3F, it is preferable to further perform an annealing process for forming a desired source 72a / drain 74a region by diffusing impurities implanted after the second ion implantation process.

여기서, 어닐링 공정은 소스/드레인 영역의 불순물을 전기적으로 활성화시키고 공정 중에 발생하는 격자결함을 치유하기 위하여 행해지나, 일종의 열 공정이므로 불순물이 확산을 통하여 재분포하게 되어 소스와 드레인 영역의 모양이 약간 변화하게 된다(72a, 74a). 따라서, 적정한 소스(72a)/드레인(74a) 영역을 형성하기 위해서는 본 단계의 어닐링 공정은 800 내지 1000℃에서 20초 내지 2분간 수행하는 것이 적당하다.Here, the annealing process is performed to electrically activate impurities in the source / drain regions and to heal the lattice defects generated during the process. However, since the annealing process is a thermal process, impurities are redistributed through diffusion, so that the shape of the source and drain regions is slightly different. Change (72a, 74a). Therefore, in order to form an appropriate source 72a / drain 74a region, the annealing process of this step is preferably performed for 20 seconds to 2 minutes at 800 to 1000 ° C.

[제 2 [Second 실시예Example ]]

본 발명에 의한 LDD MOSFET의 또 다른 제조방법은 제 1 실시예와 같이 측벽 게이트(50)를 이용하여 LDD(60)을 형성하는 측면은 유사하나 제 1 실시예의 절연막 측벽 스페이서(70) 대신 제 2 측벽 게이트(52)를 이용하여 소스(72)/드레인(74) 영 역을 형성하는 것에 차이가 있다.Another method of manufacturing the LDD MOSFET according to the present invention is similar to that of the first embodiment in which the side of the LDD 60 is formed by using the sidewall gate 50, but the second side of the insulating film sidewall spacer 70 of the first embodiment is similar. There is a difference in forming the source 72 / drain 74 region using the sidewall gate 52.

본 제 2 실시예에 의한 LDD MOSFET의 제조방법은, 도 4a 내지 도 4f에 도시된 바와 같다.The manufacturing method of the LDD MOSFET according to the second embodiment is as shown in Figs. 4A to 4F.

먼저, 제 1 실시예와 같이, 반도체 기판(10) 상부에 식각 가능한 더미층(dummy layer; 20) 및 마스크층(30)을 순차적으로 적층하고(도 4a), 상기 마스크층(30)을 사진식각공정으로 마스크 패턴(30a)을 형성하고, 상기 마스크 패턴(30a)에 따라 상기 더미층(20)을 식각한다(도 4b).First, as in the first embodiment, an etchable dummy layer 20 and a mask layer 30 are sequentially stacked on the semiconductor substrate 10 (FIG. 4A), and the mask layer 30 is photographed. A mask pattern 30a is formed by an etching process, and the dummy layer 20 is etched according to the mask pattern 30a (FIG. 4B).

이어, 도 4c와 같이, 상기 마스크 패턴(30a)을 공지의 습식 식각으로 제거하고, 상기 식각으로 노출된 구조 전면에 게이트 절연막(40)을 형성하고, 상기 게이트 절연막(40) 상부에 제 1 게이트 물질을 증착하고, 상기 제 1 게이트 물질을 식각하여 제 1 측벽 게이트(50)를 형성하고, 상기 제 1 측벽 게이트(50)를 이용하여 제 1 이온주입공정으로 LDD(60)를 형성한다.Next, as shown in FIG. 4C, the mask pattern 30a is removed by a known wet etching, a gate insulating film 40 is formed on the entire structure exposed by the etching, and a first gate is formed on the gate insulating film 40. A material is deposited, the first gate material is etched to form a first sidewall gate 50, and the LDD 60 is formed by a first ion implantation process using the first sidewall gate 50.

여기서, 게이트 절연막(40)의 형성, 제 1 게이트 물질의 증착 및 식각, 제 1 이온주입공정 등은 제 1 실시예에서 설명한 바와 같다.Here, the formation of the gate insulating film 40, the deposition and etching of the first gate material, the first ion implantation process, and the like are the same as those described in the first embodiment.

다음, 도 4d와 같이, 상기 구조 전면에 제 2 게이트 물질을 증착하고 식각하여 제 2 측벽 게이트(52)를 형성한다.Next, as shown in FIG. 4D, a second gate material is deposited on the entire surface of the structure and etched to form a second sidewall gate 52.

이때, 제 2 게이트 물질의 증착 및 식각은 제 1 게이트 물질의 증착 및 식각과 동일하나, 차후 드레인 영역 형성을 감안하여 적정한 제 2 측벽 게이트(52)가 형성되도록 해야 한다.In this case, the deposition and etching of the second gate material is the same as the deposition and etching of the first gate material, but in order to form a drain region in the future, an appropriate second sidewall gate 52 should be formed.

이어, 도 4e와 같이, 상기 제 2 측벽 게이트(52)의 형성으로 노출된 게이트 절연막(40)과 더미층 패턴(20a)을 순차로 식각하여 제거하고, 상기 제 2 측벽 게이트(52)를 이용하여 제 2 이온주입공정으로 소스(72)/드레인(74)을 형성한다.Subsequently, as shown in FIG. 4E, the gate insulating layer 40 and the dummy layer pattern 20a exposed by the formation of the second sidewall gate 52 are sequentially etched and removed, and the second sidewall gate 52 is used. To form a source 72 / drain 74 by a second ion implantation process.

여기서, 더미층 패턴(20a)의 식각은 공지의 습식 식각 공정을 이용할 수 있으나, 상기 제 2 측벽 게이트(52) 및 게이트 산화막 패턴(40a)은 식각되지 않도록 한다.Here, the etching of the dummy layer pattern 20a may use a known wet etching process, but the second sidewall gate 52 and the gate oxide pattern 40a may not be etched.

그리고, 상기 제 2 이온주입공정은 소스/드레인 형성을 위한 공지의 이온주입공정이나, 상기 제 1 이온주입공정보다 불순물의 도즈량과 도핑 에너지를 크게 하여 깊은 접합을 가지며 전기적 저항이 작게 되도록 한다.In the second ion implantation process, a known ion implantation process for source / drain formation or a larger dosing amount and doping energy of impurities than the first ion implantation process has a deep junction and a small electrical resistance.

마지막으로, 도 4f와 같이, 상기 제 2 이온주입공정 이후 주입된 불순물을 확산시켜 원하는 소스(72a)/드레인(74a) 영역을 형성하기 위한 어닐링 공정을 더 진행하는 것이 바람직하다.Finally, as shown in FIG. 4F, it is preferable to further perform an annealing process for forming a desired source 72a / drain 74a region by diffusing impurities implanted after the second ion implantation process.

여기서, 어닐링 공정은 제 1 실시예와 동일한 이유로 같은 공정조건으로 수행함이 바람직하다.Here, the annealing process is preferably performed under the same process conditions for the same reason as in the first embodiment.

이상으로, 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 기술적 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정은 본 발명 권리범위에 속함은 당연한 것이다.As described above, preferred embodiments of the present invention have been described in detail, but it is apparent to those skilled in the art that various changes and modifications can be made within the technical scope of the present invention, and such changes and modifications are within the scope of the present invention. .

본 발명에 따라, 측벽 게이트를 이용하여 비대칭 LDD를 용이하게 형성할 수 있고, 게이트 길이 또한 게이트 물질의 증착 및 식각을 조절함으로써 얼마든지 작게 할 수 있으므로 극미세 소자 구현이 가능한 효과가 있다.According to the present invention, an asymmetric LDD can be easily formed using sidewall gates, and the gate length can be made as small as possible by controlling the deposition and etching of the gate material.

Claims (6)

삭제delete 삭제delete 반도체 기판 상부에 식각 가능한 더미층(dummy layer) 및 마스크층을 순차적으로 적층하는 단계와;Sequentially stacking an etchable dummy layer and a mask layer on the semiconductor substrate; 상기 마스크층을 사진식각공정으로 마스크 패턴을 형성하고, 상기 마스크 패턴에 따라 상기 더미층을 식각하는 단계와;Forming a mask pattern on the mask layer by a photolithography process, and etching the dummy layer according to the mask pattern; 상기 마스크 패턴을 식각하고, 상기 식각으로 노출된 구조 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에 제 1 게이트 물질을 증착하는 단계와;Etching the mask pattern, forming a gate insulating film over the etch-exposed structure, and depositing a first gate material on the gate insulating film; 상기 제 1 게이트 물질을 식각하여 제 1 측벽 게이트를 형성하고, 상기 제 1 측벽 게이트를 이용하여 제 1 이온주입공정으로 LDD를 형성하는 단계와;Etching the first gate material to form a first sidewall gate, and forming an LDD by a first ion implantation process using the first sidewall gate; 상기 구조 전면에 제 2 게이트 물질을 증착하고 식각하여 제 2 측벽 게이트를 형성하는 단계와;Depositing and etching a second gate material over the structure to form a second sidewall gate; 상기 제 2 측벽 게이트의 형성으로 노출된 게이트 절연막과 더미층 패턴을 식각하여 제거하고, 상기 제 2 측벽 게이트를 이용하여 제 2 이온주입공정으로 소스/드레인을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법.And removing the gate insulating layer and the dummy layer pattern exposed by the formation of the second sidewall gate, and forming a source / drain by a second ion implantation process using the second sidewall gate. Method of manufacturing an asymmetric LDD MOSFET. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 게이트 물질 및 상기 제 2 게이트 물질은 폴리실리콘 또는 금속인 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법.And wherein the first gate material and the second gate material are polysilicon or metal. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 이온주입공정에서 주입되는 불순물의 농도 및 주입에너지는 상기 제 1 이온주입공정에서 주입되는 불순물의 농도 및 주입에너지보다 각각 더 큰 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법.The impurity concentration and implantation energy of the impurity implanted in the second ion implantation process is greater than the impurity concentration and implantation energy of the implanted first ion implantation process, respectively. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,The method according to any one of claims 3 to 5, 상기 제 2 이온주입공정 이후 주입된 불순물을 확산시켜 원하는 소스/드레인 영역을 형성하기 위한 어닐링 공정이 더 포함된 것을 특징으로 하는 비대칭 LDD MOSFET의 제조방법.A method of manufacturing an asymmetric LDD MOSFET further comprising an annealing process for diffusing impurities implanted after the second ion implantation process to form a desired source / drain region.
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