KR100865555B1 - Precharge voltage supplying circuit - Google Patents

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KR100865555B1 KR1020070063927A KR20070063927A KR100865555B1 KR 100865555 B1 KR100865555 B1 KR 100865555B1 KR 1020070063927 A KR1020070063927 A KR 1020070063927A KR 20070063927 A KR20070063927 A KR 20070063927A KR 100865555 B1 KR100865555 B1 KR 100865555B1
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Abstract

A precharge voltage supplying circuit is provided to precharge a bit line and a bit bar line with a precharge voltage level during power-up. A control signal generation part(10) generates a control signal in response to a power-up signal and a clock enable signal, and enables the control signal during power-up period, and enables the control signal according to the clock enable signal when the power-up period ends. A precharge voltage control part(20) includes a bleeder circuit, and controls a precharge voltage by driving the bleeder circuit in response to the control signal. The control signal is enabled when the power-up signal is enabled.

Description

프리차지 전압 공급 회로{PRECHARGE VOLTAGE SUPPLYING CIRCUIT}Precharge Voltage Supply Circuit {PRECHARGE VOLTAGE SUPPLYING CIRCUIT}

도 1 은 종래 기술에 의한 프리차지 전압 공급 회로의 블럭도이다.1 is a block diagram of a precharge voltage supply circuit according to the prior art.

도 2 는 본 발명의 일 실시예에 의한 프리차지 전압 공급 회로의 블럭도이다.2 is a block diagram of a precharge voltage supply circuit according to an embodiment of the present invention.

도 3 은 도 2 의 제어신호 생성부의 회로도이다.3 is a circuit diagram of a control signal generator of FIG. 2.

도 4 는 도 2 의 프리차지 전압 제어부의 회로도이다.4 is a circuit diagram of the precharge voltage controller of FIG. 2.

도 5 는 본 발명의 다른 실시예에 의한 프리차지 전압 공급 회로의 블럭도이다.5 is a block diagram of a precharge voltage supply circuit according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 제어신호 생성부10: control signal generator

20 : 프리차지 전압 제어부20: precharge voltage control unit

30 : 균등화부30: equalization unit

40 : 프리차지 전압 공급부40: precharge voltage supply unit

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 프리차지 전압 공급 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a precharge voltage supply circuit.

최근 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 특히, 디램(DRAM) 반도체 장치의 경우, 반도체 장치를 구성하는 게이트의 피치(pitch) 사이즈가 감소함에 따라 반도체 메모리 장치의 제조공정 결과 워드라인과 비트라인 간에 브릿지(bridge) 현상이 발생할 가능성이 점점 더 높아지고 있다.Recently, as the integration of semiconductor devices is advanced, the area occupied by each portion of the semiconductor device is gradually decreasing. In particular, in the case of a DRAM semiconductor device, as the pitch size of the gate constituting the semiconductor device decreases, as a result of the manufacturing process of the semiconductor memory device, a bridge phenomenon between word lines and bit lines is more likely to occur. It's getting higher.

도 1 은 종래 기술에 의한 프리차지 전압 공급 회로의 블럭도이다.1 is a block diagram of a precharge voltage supply circuit according to the prior art.

도 1에 도시한 바와 같이, 종래 기술에 의한 프리차지 전압 공급 회로는 클럭 인에이블 신호(CKE)에 응답하여 프리차지 전압(VBLP)을 출력하는 프리차지 전압 공급부(100)로 구성한다.As shown in FIG. 1, the conventional precharge voltage supply circuit includes a precharge voltage supply unit 100 that outputs a precharge voltage VBLP in response to a clock enable signal CKE.

이러한 프리차지 전압 공급 회로는 노멀 액티브 상태에서는 '하이'가 되고 파워 다운 모드(Power Down Mode)에서는 '로우'가 되는 클럭 인에이블 신호(CKE)에 응답하여 프리차지 전압(VBLP)을 출력한다.The precharge voltage supply circuit outputs the precharge voltage VBLP in response to the clock enable signal CKE which becomes 'high' in the normal active state and 'low' in the power down mode.

그러나, 이러한 프리차지 전압 공급 회로는 파워-업(Power-up) 시 클럭 인에이블 신호(CKE)가 '로우' 또는 '하이' 둘 중 하나가 될 수 있으므로, 프리차지 전압(VBLP)이 정상적으로 공급되지 않아 비트라인 및 비트바라인이 프리차지 되지 않 게 되어 디램이 오동작하는 문제점이 있다.However, since the clock enable signal CKE may be either 'low' or 'high' at power-up, the precharge voltage VBLP is normally supplied. Since the bit line and the bit bar line are not precharged, the DRAM malfunctions.

따라서, 본 발명이 이루고자 하는 기술적 과제는 파워-업 시 비트라인 및 비트바라인을 프리차지 전압 레벨로 정상적으로 프리차지 시키는 프리차지 전압 공급 회로를 제시한다.Accordingly, the technical problem to be achieved by the present invention is to provide a precharge voltage supply circuit that normally precharges the bit line and the bit bar line to the precharge voltage level during power-up.

또한, 본 발명이 이루고자 하는 기술적 과제는 비트라인과 워드라인의 브리지로 인한 누설 전류를 감소시키는 프리차지 전압 공급 회로를 제시한다.In addition, the technical problem to be achieved by the present invention proposes a precharge voltage supply circuit for reducing the leakage current caused by the bridge of the bit line and word line.

상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 프리차지 전압 공급 회로는 파워-업 신호와 클럭 인에이블 신호에 응답하여 제어신호를 생성하되, 파워-업 구간에서 상기 제어신호를 인에이블시켜 출력하고, 파워-업 구간이 종료되면 상기 클럭 인에이블 신호에 따라 상기 제어신호를 인에이블시켜 출력하는 제어신호 생성부와; 블리더 회로를 포함하고, 상기 제어신호에 응답하여 블리더 회로를 구동시켜 프리차지 전압을 제어하는 프리차지 전압 제어부를 포함한다.According to an embodiment of the present invention, a precharge voltage supply circuit generates a control signal in response to a power-up signal and a clock enable signal, and enables the control signal in a power-up period. A control signal generation unit configured to output the control signal according to the clock enable signal when the power-up period ends; And a precharge voltage controller configured to control the precharge voltage by driving the bleeder circuit in response to the control signal.

본 발명에서, 상기 제어신호는 파워-업 신호가 인에이블되면 활성화되는 신호이다.In the present invention, the control signal is a signal that is activated when the power-up signal is enabled.

본 발명에서, 상기 제어신호 생성부는 파워-업 구간이 종료되면, 클럭 인에이블 신호에 따라 블리더 회로를 구동하는 제어신호를 인에이블시켜 출력한다.In the present invention, when the power-up period ends, the control signal generation unit enables and outputs a control signal for driving the bleeder circuit according to the clock enable signal.

그리고, 본 발명의 다른 실시예에 따른 프리차지 전압 공급 회로는 파워-업 신호 및 클럭 인에이블 신호에 응답하여 프리차지 전압을 공급하되, 파워-업 구간에서 상기 프리차지 전압을 공급하고, 파워-업 구간이 종료되면 상기 클럭 인에이블 신호에 따라 상기 프리차지 전압을 공급하는 프리차지 전압 공급부와; 상기 프리차지 전압을 이용하여 비트라인과 비트바라인을 프리차지 하는 균등화부를 포함한다.The precharge voltage supply circuit according to another embodiment of the present invention supplies a precharge voltage in response to a power-up signal and a clock enable signal, and supplies the precharge voltage in a power-up period. A precharge voltage supply unit configured to supply the precharge voltage according to the clock enable signal when an up period ends; An equalization unit precharges a bit line and a bit bar line by using the precharge voltage.

그리고, 본 발명의 또 다른 실시예에 따른 프리차지 전압 공급 회로는 파워-업 신호와 클럭 인에이블 신호에 응답하여 제어신호를 생성하되, 파워-업 구간에서 상기 제어신호를 인에이블시켜 출력하고, 파워-업 구간이 종료되면 상기 클럭 인에이블 신호에 따라 상기 제어신호를 인에이블시켜 출력하는 제어신호 생성부와; 상기 제어신호에 응답하여 프리차지 전압을 제어하는 프리차지 전압 제어부와; 상기 프리차지 전압을 이용하여 비트라인과 비트바라인을 프리차지 하는 균등화부를 포함한다.The precharge voltage supply circuit according to another embodiment of the present invention generates a control signal in response to a power-up signal and a clock enable signal, and enables and outputs the control signal in a power-up period. A control signal generator configured to enable and output the control signal according to the clock enable signal when a power-up period ends; A precharge voltage controller configured to control a precharge voltage in response to the control signal; An equalization unit precharges a bit line and a bit bar line by using the precharge voltage.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2 는 본 발명의 일 실시예에 의한 프리차지 전압 공급 회로의 블럭도이고, 도 3 은 도 2 의 제어신호 생성부의 회로도이며, 도 4 는 도 2 의 프리차지 전압 제어부의 회로도이다.2 is a block diagram of a precharge voltage supply circuit according to an embodiment of the present invention, FIG. 3 is a circuit diagram of a control signal generator of FIG. 2, and FIG. 4 is a circuit diagram of a precharge voltage controller of FIG. 2.

도 2 에 도시한 바와 같이, 본 발명은 파워-업 신호(PWRUP)와 클럭 인에이블 신호(CKE) 및 모드 레지스터 셋팅 신호(MRSP8)에 응답하여 제어신호(BLEEDER_OFF, BLEEDER_OFFB)를 생성하는 제어신호 생성부(10)와, 상기 파워-업 신호(PWRUP) 인가시 활성되되는 상기 제어신호에 응답하여 프리차지 전압(VBLP)을 제어하는 프리차지 전압 제어부(20)와, 상기 프리차지 전압을 이용하여 비트라인과 비트바라인을 프리차지 하는 균등화부(30)를 포함한다.As shown in FIG. 2, the present invention generates a control signal for generating control signals BLEEDER_OFF and BLEEDER_OFFB in response to a power-up signal PWRUP, a clock enable signal CKE, and a mode register setting signal MRSP8. The precharge voltage controller 20 controls the precharge voltage VBLP in response to the control signal activated when the power-up signal PWRUP is applied, and the precharge voltage. An equalizer 30 precharges the bit line and the bit bar line.

일반적으로 파워-업 신호(PWRUP)는 파워-업 구간에서 로우 레벨로 인에이블되는 신호이고, 모드 레지스터 셋팅 신호(MRSP8)는 파워-업 신호(PWRUP)가 인가된 후 일정 시간(200us)이 경과하면 활성화되는 신호이다.In general, the power-up signal PWRUP is a signal that is enabled at a low level in the power-up period, and the mode register setting signal MRSP8 is a predetermined time (200us) after the power-up signal PWRUP is applied. Signal is activated.

상기 제어신호 생성부(10)는 파워-업 신호(PWRUP) 및 모드 레지스터 셋팅 신 호(MRSP8)에 응답하여 구동하는 제어부(11)와, 상기 제어부(11)의 출력신호와 클럭 인에이블 신호(CKE)의 반전신호에 응답하여 부정 논리곱 연산하는 연산부(12)와, 상기 연산부(12)의 출력신호를 버퍼링하여 제어신호를 출력하는 신호생성부(13)를 포함한다. The control signal generator 10 is driven in response to a power-up signal PWRUP and a mode register setting signal MRSP8, and an output signal and a clock enable signal of the controller 11 And an arithmetic operation unit 12 performing an AND logic operation in response to the inversion signal of the CKE, and a signal generation unit 13 for buffering the output signal of the operation unit 12 and outputting a control signal.

상기 제어부(11)는 파워-업 신호(PWRUP)에 응답하여 풀-업 구동하는 풀-업 구동부(P11)와, 모드 레지스터 셋팅 신호(MRSP8)에 응답하여 풀-다운 구동하는 풀-다운 구동부(N11)를 포함하고, 상기 풀-업 구동부(P11) 및 풀-다운 구동부(N11)의 출력신호를 래치하는 래치부(111)를 더 포함한다.The control unit 11 includes a pull-up driving unit P11 for pull-up driving in response to a power-up signal PWRUP, and a pull-down driving unit for pull-down driving in response to a mode register setting signal MRSP8 ( And a latch unit 111 for latching output signals of the pull-up driving unit P11 and the pull-down driving unit N11.

상기 프리차지 전압 제어부(20)는 상기 제어신호(BLEEDER_OFF, BLEEDER_OFFB)에 응답하여 프리차지 전압(VBLP)을 상기 균등화부(30)로 인가하는 제1블리더 회로(21)와, 턴-온 전압 레벨이 각기 다른 복수의 제어신호(BLEEDER_S,BLEEDER_M, BLEEDER_L, BLEEDER_XL)에 응답하여 프리차지 전압(VBLP)을 상기 균등화부(30)로 인가하는 제2블리더 회로(22)를 포함한다.The precharge voltage controller 20 may include a first bleeder circuit 21 for applying a precharge voltage VBLP to the equalizer 30 in response to the control signals BLEEDER_OFF and BLEEDER_OFFB, and a turn-on voltage. And a second bleeder circuit 22 for applying the precharge voltage VBLP to the equalizer 30 in response to a plurality of control signals BLEEDER_S, BLEEDER_M, BLEEDER_L, and BLEEDER_XL having different levels.

상기 제1블리더 회로(21)는 상기 제어신호(BLEEDER_OFF)에 응답하여 프리차지 전압(VBLP)을 상기 균등화부(30)로 인가하는 제1드라이버(N1)와, 상기 제어신호의 반전신호(BLEEDER_OFFB)에 응답하여 프리차지 전압(VBLP)을 상기 균등화부(30)로 인가하는 제2드라이버(P1)를 포함한다.The first bleeder circuit 21 applies a first driver N1 to apply the precharge voltage VBLP to the equalizer 30 in response to the control signal BLEEDER_OFF, and an inverted signal of the control signal. And a second driver P1 for applying the precharge voltage VBLP to the equalizer 30 in response to BLEEDER_OFFB.

상기 제2블리더 회로(22)는 턴-온 전압 레벨이 각기 다른 복수의 제어신호(BLEEDER_S,BLEEDER_M, BLEEDER_L, BLEEDER_XL)에 응답하여 프리차지 전압을 상기 균등화부(30)로 인가하는 턴-온 저항이 각기 다른 제3,4,5,6드라이 버(N2,N3,N4,N5)를 포함하여 구성한다.The second bleeder circuit 22 applies a precharge voltage to the equalizer 30 in response to a plurality of control signals BLEEDER_S, BLEEDER_M, BLEEDER_L, and BLEEDER_XL having different turn-on voltage levels. The resistors include third, fourth, fifth, and sixth drivers N2, N3, N4, and N5 having different resistances.

도 5 는 본 발명의 다른 실시예에 의한 프리차지 전압 공급 회로의 블럭도이다.5 is a block diagram of a precharge voltage supply circuit according to another embodiment of the present invention.

도 5 에 도시한 바와 같이, 본 발명은 파워-업 신호(PWRUP) 및 클럭 인에이블 신호(CKE)에 응답하여 프리차지 전압(VBLP)을 제어하는 프리차지 전압 공급부(40)와, 상기 프리차지 전압(VBLP)을 이용하여 비트라인과 비트바라인을 프리차지 하는 균등화부(30)를 포함하여 구성한다.As shown in FIG. 5, the present invention provides a precharge voltage supply unit 40 for controlling a precharge voltage VBLP in response to a power-up signal PWRUP and a clock enable signal CKE. The equalization unit 30 precharges the bit line and the bit bar line using the voltage VBLP.

상기 프리차지 전압 공급부(40)는 도 3과 도 4에 도시한 파워-업 신호(PWRUP)와 클럭 인에이블 신호(CKE) 및 모드 레지스터 셋팅 신호(MRSP8)에 응답하여 제어신호(BLEEDER_OFF, BLEEDER_OFFB)를 생성하는 제어신호 생성부(10)와, 상기 파워-업 신호(PWRUP) 인가시 활성되되는 상기 제어신호에 응답하여 프리차지 전압(VBLP)을 제어하는 프리차지 전압 제어부(20)를 포함한다.The precharge voltage supply unit 40 controls the control signals BLEEDER_OFF and BLEEDER_OFFB in response to the power-up signal PWRUP, the clock enable signal CKE, and the mode register setting signal MRSP8 shown in FIGS. 3 and 4. And a precharge voltage controller 20 to control a precharge voltage VBLP in response to the control signal activated when the power-up signal PWRUP is applied. .

이와 같이 구성된 본 발명의 동작을 도면을 참조하여 설명하면 다음과 같다.Referring to the drawings the operation of the present invention configured as described above is as follows.

도 2 내지 도 5를 참조하면, 제어신호 생성부(10)의 제어부(11)는 파워-업 신호(PWRUP) 및 모드 레지스터 셋팅 신호(MRSP8)에 응답하여 구동하고, 연산부(12)는 상기 제어부(11)의 출력신호와 클럭 인에이블 신호(CKE)의 반전신호에 응답하여 부정 논리곱 연산한다. 2 to 5, the control unit 11 of the control signal generation unit 10 is driven in response to the power-up signal PWRUP and the mode register setting signal MRSP8, and the operation unit 12 is the control unit 12. In response to the inverted signal of the output signal (11) and the clock enable signal CKE, a negative AND operation is performed.

이어서, 신호생성부(13)는 상기 연산부(112)의 출력신호를 버퍼링하여 제어신호를 출력한다.Subsequently, the signal generation unit 13 buffers the output signal of the operation unit 112 and outputs a control signal.

즉, 제어신호 생성부(10)는 파워-업 신호(PWRUP)와 모드 레지스터 셋팅 신호(MRSP8)에 응답하여 출력단을 풀-업 또는 풀-다운 구동하는데, 파워-업 신호(PWRUP)가 로우 레벨로 인에이블되어 인가될 때 풀-업 구동부(P11)를 통해 B노드를 '로우' 신호로 유지시켜 클럭 인에이블 신호(CKE)가 '로우' 또는 '하이' 로 입력되든 간에 상기 제어신호(BLEEDER_OFF, BLEEDER_OFFB)를 활성화한다.That is, the control signal generator 10 pulls up or pulls down the output terminal in response to the power-up signal PWRUP and the mode register setting signal MRSP8, and the power-up signal PWRUP is at a low level. When the low enable signal is applied, the B-node is maintained as a 'low' signal through the pull-up driving unit P11, so that the control signal BLEEDER_OFF regardless of whether the clock enable signal CKE is input as 'low' or 'high'. , BLEEDER_OFFB) is activated.

그러면, 프리차지 전압 제어부(20)는 상기 제어신호(BLEEDER_OFF, BLEEDER_OFFB)에 응답하여 제1블리더 회로(21)가 턴-온 상태로 유지되므로 프리차지 전압(VBLP)을 상기 균등화부(30)로 인가한다.Then, since the first bleeder circuit 21 is turned on in response to the control signals BLEEDER_OFF and BLEEDER_OFFB, the precharge voltage controller 20 adjusts the precharge voltage VBLP to the equalizer 30. Is applied.

즉, 파워-업 신호(PWRUP)가 로우 레벨로 인에이블되어 인가되면 클럭 인에이블(CKE) 신호에 상관없이 제1블리더 회로(21)의 제1드라이버(N1)와 제2드라이버(P1)를 턴-온 시켜 프리차지 전압(VBLP)을 균등화부(30)로 공급하여 비트라인(BL) 및 비트바라인(/BL)을 프리차지 한다.That is, when the power-up signal PWRUP is enabled and applied at a low level, the first driver N1 and the second driver P1 of the first bleeder circuit 21 may be applied regardless of the clock enable signal CKE. Turn on to supply the precharge voltage VBLP to the equalizer 30 to precharge the bit line BL and the bit bar line / BL.

이어서, 일정 시간이 경과하면 모드 레지스터 셋팅 신호(MRSP8)가 활성화되된다.Subsequently, after a predetermined time elapses, the mode register setting signal MRSP8 is activated.

그러면, 제어신호 생성부(10)의 풀-다운 구동부(N11)가 구동하여 B노드를 '하이' 신호로 유지시킨다.Then, the pull-down driver N11 of the control signal generator 10 is driven to maintain the B node as a 'high' signal.

이때, 상기 제어신호(BLEEDER_OFF, BLEEDER_OFFB)는 클럭 인에이블 신호(CKE)에 동기하여 활성화되고, 제1블리더 회로(21)의 제1드라이버(N1)와 제2드라이버(P1)는 클럭 인에이블 신호(CKE)에 동기하여 턴-온 되어 동작한다.At this time, the control signals BLEEDER_OFF and BLEEDER_OFFB are activated in synchronization with the clock enable signal CKE, and the first driver N1 and the second driver P1 of the first bleeder circuit 21 are clock enabled. Operation is turned on in synchronization with the signal CKE.

이와 같이 본 실시예에 의한 프리차지 전압 공급 회로는 파워-업 구간에서는 클럭 인에에이블 신호(CKE)에 관계없이 제어신호(BLEEDER_OFF, BLEEDER_OFFB)를 활성화시켜 프리차지 전압 제어부(12)의 제1블리더 회로(21)를 구동시켜 균등화부(30)로 프리차지 전압(VBLP)을 공급한다.As described above, the precharge voltage supply circuit according to the present embodiment activates the control signals BLEEDER_OFF and BLEEDER_OFFB in the power-up period regardless of the clock enable signal CKE, thereby enabling the first block of the precharge voltage control unit 12 to operate. The reader circuit 21 is driven to supply the precharge voltage VBLP to the equalizer 30.

그리고, 본 실시예에 의한 프리차지 전압 공급 회로는 파워-업 구간이 종료되면 클럭 인에이블 신호(CKE)에 동기하여 제어신호(BLEEDER_OFF, BLEEDER_OFFB)를 활성화시켜 균등화부(30)로 프리차지 전압(VBLP)을 공급하여 동작한다.The precharge voltage supply circuit according to the present embodiment activates the control signals BLEEDER_OFF and BLEEDER_OFFB in synchronism with the clock enable signal CKE when the power-up period ends, and the precharge voltage is supplied to the equalizer 30. VBLP) to operate.

이러한 블리더 회로의 동작으로 본 발명은 파워-업 시 비트라인 및 비트바라인을 프리차지 전압 레벨로 프리차지 시키고, 비트라인과 워드라인의 브리지로 인한 누설 전류 또한 감소시킨다.With the operation of the bleeder circuit, the present invention precharges the bit line and the bit bar line to the precharge voltage level during power-up, and also reduces the leakage current caused by the bridge between the bit line and the word line.

상술한 바와 같이, 본 발명은 파워-업 시 비트라인과 비트바라인을 정상적인 프리차지 전압 레벨로 프리차지 시키고, 디램의 스탠바이 전류를 줄이기 위한 블리더 회로의 원활한 동작을 통해 비트라인과 워드라인의 브리지로 인한 누설 전류 또한 감소시킨다.As described above, the present invention precharges the bit line and the bit bar line to the normal precharge voltage level during power-up, and smoothly operates the bleeder circuit to reduce the standby current of the DRAM. It also reduces leakage current due to bridges.

Claims (26)

파워-업 신호와 클럭 인에이블 신호에 응답하여 제어신호를 생성하되, 파워-업 구간에서 상기 제어신호를 인에이블시켜 출력하고, 파워-업 구간이 종료되면 상기 클럭 인에이블 신호에 따라 상기 제어신호를 인에이블시켜 출력하는 제어신호 생성부와;Generates a control signal in response to a power-up signal and a clock enable signal, and enables and outputs the control signal in a power-up period, and when the power-up period ends, the control signal according to the clock enable signal. A control signal generator which enables and outputs the control unit; 블리더 회로를 포함하고, 상기 제어신호에 응답하여 블리더 회로를 구동시켜 프리차지 전압을 제어하는 프리차지 전압 제어부;A precharge voltage control unit including a bleeder circuit and controlling a precharge voltage by driving a bleeder circuit in response to the control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제어신호는 상기 파워-업 신호가 인에이블되면 활성화되는 신호인 프리차지 전압 공급 회로.And the control signal is a signal that is activated when the power-up signal is enabled. 제 1 항에 있어서, 상기 제어신호 생성부는The method of claim 1, wherein the control signal generator 상기 파워-업 구간이 종료되면, 상기 클럭 인에이블 신호에 따라 상기 블리더 회로를 구동하기 위한 제어신호를 인에이블시켜 출력하는 프리차지 전압 공급 회로.And a control signal for driving the bleeder circuit in response to the clock enable signal and outputting the control signal when the power-up period ends. 제 1 항에 있어서,The method of claim 1, 상기 제어신호 생성부는 파워-업 신호 및 모드 레지스터 셋팅 신호에 응답하여 구동하는 제어부와;The control signal generator comprises a controller for driving in response to a power-up signal and a mode register setting signal; 상기 제어부의 출력신호와 클럭 인에이블 신호의 반전신호에 응답하여 부정 논리곱 연산하는 연산부와;An arithmetic operation for performing an AND logic operation in response to the inverted signal of the output signal and the clock enable signal of the controller; 상기 연산부의 출력신호를 버퍼링하여 제어신호를 출력하는 신호생성부;A signal generator which buffers an output signal of the calculator and outputs a control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 제어부는 파워-업 신호에 응답하여 풀-업 구동하는 풀-업 구동부와;The control unit includes a pull-up driving unit for pull-up driving in response to a power-up signal; 모드 레지스터 셋팅 신호에 응답하여 풀-다운 구동하는 풀-다운 구동부;A pull-down driving unit for pull-down driving in response to the mode register setting signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 제어부는 상기 풀-업 구동부 및 풀-다운 구동부의 출력신호를 래치하는 래치부;The control unit may include a latch unit configured to latch output signals of the pull-up driving unit and the pull-down driving unit; 를 더 포함하는 프리차지 전압 공급 회로.A precharge voltage supply circuit further comprising. 제 1 항에 있어서,The method of claim 1, 상기 프리차지 전압 제어부는 상기 제어신호에 응답하여 프리차지 전압을 출력하는 제1블리더 회로와;The precharge voltage controller may include a first bleeder circuit configured to output a precharge voltage in response to the control signal; 턴-온 전압 레벨이 각기 다른 복수의 제어신호에 응답하여 프리차지 전압을 출력하는 제2블리더 회로;A second bleeder circuit outputting a precharge voltage in response to a plurality of control signals having different turn-on voltage levels; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1블리더 회로는 상기 제어신호에 응답하여 프리차지 전압을 출력하는 제1드라이버와;The first bleeder circuit may include a first driver configured to output a precharge voltage in response to the control signal; 상기 제어신호의 반전신호에 응답하여 프리차지 전압을 출력하는 제2드라이버;A second driver configured to output a precharge voltage in response to an inversion signal of the control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2블리더 회로는 턴-온 전압 레벨이 각기 다른 복수의 제어신호에 각 각 응답하여 프리차지 전압을 출력하는 턴-온 저항이 각기 다른 제3,4,5,6드라이버;The second bleeder circuit may include: third, fourth, fifth, and sixth drivers having different turn-on resistors for outputting a precharge voltage in response to a plurality of control signals having different turn-on voltage levels; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 파워-업 신호 및 클럭 인에이블 신호에 응답하여 프리차지 전압을 공급하되, 상기 파워-업 구간에서 상기 프리차지 전압을 공급하고, 파워-업 구간이 종료되면 상기 클럭 인에이블 신호에 따라 상기 프리차지 전압을 공급하는 프리차지 전압 공급부와;A precharge voltage is supplied in response to a power-up signal and a clock enable signal, and the precharge voltage is supplied in the power-up period, and when the power-up period ends, the precharge is performed according to the clock enable signal. A precharge voltage supply unit supplying a voltage; 상기 프리차지 전압을 이용하여 비트라인과 비트바라인을 프리차지 하는 균등화부;An equalizer for precharging bit lines and bit bar lines using the precharge voltage; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 10 항에 있어서, 상기 프리차지 전압 공급부는 The method of claim 10, wherein the precharge voltage supply unit 상기 파워-업 신호와 클럭 인에이블 신호에 응답하여 제어신호를 생성하되, 파워-업 구간에서 상기 제어신호를 인에이블시켜 출력하고, 파워-업 구간이 종료되면 상기 클럭 인에이블 신호에 따라 상기 제어신호를 인에이블시켜 출력하는 제어신호 생성부와;A control signal is generated in response to the power-up signal and the clock enable signal. The control signal is output in the power-up period by enabling the control signal, and when the power-up period ends, the control is performed according to the clock enable signal. A control signal generator for enabling and outputting a signal; 상기 제어신호에 응답하여 프리차지 전압을 제어하는 프리차지 전압 제어부;A precharge voltage controller configured to control a precharge voltage in response to the control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 11 항에 있어서,The method of claim 11, 상기 제어신호 생성부는 파워-업 신호 및 모드 레지스터 셋팅 신호에 응답하여 구동하는 제어부와;The control signal generator comprises a controller for driving in response to a power-up signal and a mode register setting signal; 상기 제어부의 출력신호와 클럭 인에이블 신호의 반전신호에 응답하여 부정 논리곱 연산하는 연산부와;An arithmetic operation for performing an AND logic operation in response to the inverted signal of the output signal and the clock enable signal of the controller; 상기 연산부의 출력신호를 버퍼링하여 제어신호를 출력하는 신호생성부;A signal generator which buffers an output signal of the calculator and outputs a control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 12 항에 있어서,The method of claim 12, 상기 제어부는 파워-업 신호에 응답하여 풀-업 구동하는 풀-업 구동부와;The control unit includes a pull-up driving unit for pull-up driving in response to a power-up signal; 모드 레지스터 셋팅 신호에 응답하여 풀-다운 구동하는 풀-다운 구동부;A pull-down driving unit for pull-down driving in response to the mode register setting signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 12 항에 있어서,The method of claim 12, 상기 제어부는 상기 풀-업 구동부 및 풀-다운 구동부의 출력신호를 래치하는 래치부;The control unit may include a latch unit configured to latch output signals of the pull-up driving unit and the pull-down driving unit; 를 더 포함하는 프리차지 전압 공급 회로.A precharge voltage supply circuit further comprising. 제 11 항에 있어서,The method of claim 11, 상기 프리차지 전압 제어부는 상기 제어신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제1블리더 회로와;The precharge voltage control unit includes: a first bleeder circuit configured to apply a precharge voltage to the equalizer in response to the control signal; 턴-온 전압 레벨이 각기 다른 복수의 제어신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제2블리더 회로;A second bleeder circuit for applying a precharge voltage to the equalizer in response to a plurality of control signals having different turn-on voltage levels; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 15 항에 있어서,The method of claim 15, 상기 제1블리더 회로는 상기 제어신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제1드라이버와;The first bleeder circuit includes a first driver for applying a precharge voltage to the equalizer in response to the control signal; 상기 제어신호의 반전신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제2드라이버;A second driver applying a precharge voltage to the equalizer in response to an inverted signal of the control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 15 항에 있어서,The method of claim 15, 상기 제2블리더 회로는 턴-온 전압 레벨이 각기 다른 복수의 제어신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 턴-온 저항이 각기 다른 제3,4,5,6드라이버;The second bleeder circuit includes: third, fourth, fifth, and sixth drivers having different turn-on resistances for applying a precharge voltage to the equalizer in response to a plurality of control signals having different turn-on voltage levels; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 파워-업 신호와 클럭 인에이블 신호에 응답하여 제어신호를 생성하되, 파워-업 구간에서 상기 제어신호를 인에이블시켜 출력하고, 파워-업 구간이 종료되면 상기 클럭 인에이블 신호에 따라 상기 제어신호를 인에이블시켜 출력하는 제어신호 생성부와;Generates a control signal in response to a power-up signal and a clock enable signal, and enables and outputs the control signal in a power-up period, and when the power-up period ends, the control signal according to the clock enable signal. A control signal generator which enables and outputs the control unit; 상기 제어신호에 응답하여 프리차지 전압을 제어하는 프리차지 전압 제어부와;A precharge voltage controller configured to control a precharge voltage in response to the control signal; 상기 프리차지 전압을 이용하여 비트라인과 비트바라인을 프리차지 하는 균등화부;An equalizer for precharging bit lines and bit bar lines using the precharge voltage; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 18 항에 있어서,The method of claim 18, 상기 제어신호는 파워-업 신호가 인에이블되면 활성화되는 신호인 프리차지 전압 공급 회로.And the control signal is a signal that is activated when a power-up signal is enabled. 제 18 항에 있어서, 상기 제어신호 생성부는19. The apparatus of claim 18, wherein the control signal generator 상기 파워-업 구간이 종료되면, 상기 클럭 인에이블 신호에 따라 블리더 회로를 구동하기 위한 제어신호를 인에이블시켜 출력하는 프리차지 전압 공급 회로.And a control signal for driving a bleeder circuit according to the clock enable signal and outputting the control signal when the power-up period ends. 제 18 항에 있어서,The method of claim 18, 상기 제어신호 생성부는 파워-업 신호 및 모드 레지스터 셋팅 신호에 응답하여 구동하는 제어부와;The control signal generator comprises a controller for driving in response to a power-up signal and a mode register setting signal; 상기 제어부의 출력신호와 클럭 인에이블 신호의 반전신호에 응답하여 부정 논리곱 연산하는 연산부와;An arithmetic operation for performing an AND logic operation in response to the inverted signal of the output signal and the clock enable signal of the controller; 상기 연산부의 출력신호를 버퍼링하여 제어신호를 출력하는 신호생성부;A signal generator which buffers an output signal of the calculator and outputs a control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 21 항에 있어서,The method of claim 21, 상기 제어부는 파워-업 신호에 응답하여 풀-업 구동하는 풀-업 구동부와;The control unit includes a pull-up driving unit for pull-up driving in response to a power-up signal; 모드 레지스터 셋팅 신호에 응답하여 풀-다운 구동하는 풀-다운 구동부;A pull-down driving unit for pull-down driving in response to the mode register setting signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 21 항에 있어서,The method of claim 21, 상기 제어부는 상기 풀-업 구동부 및 풀-다운 구동부의 출력신호를 래치하는 래치부;The control unit may include a latch unit configured to latch output signals of the pull-up driving unit and the pull-down driving unit; 를 더 포함하는 프리차지 전압 공급 회로.A precharge voltage supply circuit further comprising. 제 18 항에 있어서,The method of claim 18, 상기 프리차지 전압 제어부는 상기 제어신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제1블리더 회로와;The precharge voltage control unit includes: a first bleeder circuit configured to apply a precharge voltage to the equalizer in response to the control signal; 턴-온 전압 레벨이 각기 다른 복수의 제어신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제2블리더 회로;A second bleeder circuit for applying a precharge voltage to the equalizer in response to a plurality of control signals having different turn-on voltage levels; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 24 항에 있어서,The method of claim 24, 상기 제1블리더 회로는 상기 제어신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제1드라이버와;The first bleeder circuit includes a first driver for applying a precharge voltage to the equalizer in response to the control signal; 상기 제어신호의 반전신호에 응답하여 프리차지 전압을 상기 균등화부로 인가하는 제2드라이버;A second driver applying a precharge voltage to the equalizer in response to an inverted signal of the control signal; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a. 제 24 항에 있어서,The method of claim 24, 상기 제2블리더 회로는 턴-온 전압 레벨이 각기 다른 복수의 제어신호에 각각 응답하여 프리차지 전압을 상기 균등화부로 인가하는 턴-온 저항이 각기 다른 제3,4,5,6드라이버;The second bleeder circuit may include: third, fourth, fifth, and sixth drivers having different turn-on resistances for applying a precharge voltage to the equalizer in response to a plurality of control signals having different turn-on voltage levels; 를 포함하는 프리차지 전압 공급 회로.Precharge voltage supply circuit comprising a.
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