KR100862379B1 - Saw device package and fabrication method thereof - Google Patents

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KR100862379B1
KR100862379B1 KR1020070040219A KR20070040219A KR100862379B1 KR 100862379 B1 KR100862379 B1 KR 100862379B1 KR 1020070040219 A KR1020070040219 A KR 1020070040219A KR 20070040219 A KR20070040219 A KR 20070040219A KR 100862379 B1 KR100862379 B1 KR 100862379B1
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wafer
pattern
forming
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device package
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김현호
임순규
하욥
최상현
박상희
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삼성전기주식회사
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Abstract

A SAW device package and a fabricating method thereof are provided to increase a yield in a package manufacturing process by reducing an influence on an internal pattern thereof. A via(210) is formed in a first wafer(200). A first pattern is formed on one surface of the first wafer. The first pattern is electrically connected with the via. A second pattern is formed on the other surface of the first wafer. A cap is formed to cover at least one of the first pattern and the second pattern. The first pattern and the second pattern include a pattern for composing an IDT(Inter-Digital Transducer). The via forming process includes a process for punching a via hole on the first wafer, and a process for filling up a conductive material in the via hole.

Description

표면탄성파 디바이스 패키지 및 그 제조방법{SAW device package and fabrication method thereof}Surface acoustic wave device package and its manufacturing method {SAW device package and fabrication method

도 1은 종래기술에 의한 웨이퍼 레벨 패키지의 단면도.1 is a cross-sectional view of a wafer level package according to the prior art.

도 2는 본 발명의 제1 실시예에 따른 표면탄성파 디바이스 패키지 제조방법의 순서도.2 is a flow chart of a method for manufacturing a surface acoustic wave device package according to a first embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 표면탄성파 디바이스 패키지 제조방법의 공정도.3 is a process diagram of a method for manufacturing a surface acoustic wave device package according to a first embodiment of the present invention.

도 4는 본 발명의 제2 실시예에 따른 표면탄성파 디바이스 패키지 제조방법의 공정도.Figure 4 is a process diagram of a method for manufacturing a surface acoustic wave device package according to a second embodiment of the present invention.

도 5는 본 발명의 제3 실시예에 따른 표면탄성파 디바이스 패키지 제조방법의 공정도.5 is a process chart of the surface acoustic wave device package manufacturing method according to a third embodiment of the present invention.

도 6은 본 발명의 제4 실시예에 따른 표면탄성파 디바이스 패키지 제조방법의 공정도.6 is a process chart of the method for manufacturing a surface acoustic wave device package according to a fourth embodiment of the present invention.

도 7은 본 발명의 제5 실시예에 따른 표면탄성파 디바이스 패키지 제조방법의 공정도.7 is a process chart of the method for manufacturing a surface acoustic wave device package according to a fifth embodiment of the present invention.

도 8은 본 발명의 제2 실시예에 따른 표면탄성파 디바이스 패키지의 단면도.8 is a cross-sectional view of a surface acoustic wave device package according to a second embodiment of the present invention.

도 9는 본 발명의 제3 실시예에 따른 표면탄성파 디바이스 패키지의 단면도. 9 is a cross-sectional view of a surface acoustic wave device package according to a third embodiment of the present invention.

도 10은 본 발명의 제4 실시예에 따른 표면탄성파 디바이스 패키지의 단면도.10 is a cross-sectional view of a surface acoustic wave device package according to a fourth embodiment of the present invention.

도 11은 본 발명의 제5 실시예에 따른 표면탄성파 디바이스 패키지의 단면도.11 is a cross-sectional view of a surface acoustic wave device package according to a fifth embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

200 : 웨이퍼 210 : 비아200: wafer 210: via

220 : 패턴 230 : 캡220: pattern 230: cap

240 : 접합재 250 : 외부전극240: bonding material 250: external electrode

본 발명은 표면탄성파 디바이스 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a surface acoustic wave device package and a method of manufacturing the same.

웨이퍼를 사용하여 디바이스 패키지 제조과정을 단순화 하기 위한 노력들이 진행되었다. 디바이스 패키지 외부의 배선으로 처리되었던 전기적 연결들이 웨이퍼 내부로 옮겨지게 되었고 이로 인해 패키지의 집적도가 점점 커지고 있으며, 제조공정 중에 발생하는 불량요인이 증가한다. 특히, 표면탄성파 디바이스의 경우에 있어서 실질적인 기능을 수행하는 패턴이 형성된 후에 비아 등이 형성되면 비아 제조과정에서 발생하는 열과 전기가 패턴에 영향을 미쳐 디바이스 패키지의 제조 수율을 저해하는 요인이 된다. Efforts have been made to simplify device package fabrication using wafers. Electrical connections that have been processed by wiring outside the device package have been moved into the wafer, resulting in an increased package density and increased defects during the manufacturing process. In particular, in the case of the surface acoustic wave device, if vias are formed after a pattern which performs a substantial function is formed, heat and electricity generated during the via manufacturing process affect the pattern, thereby inhibiting the manufacturing yield of the device package.

도 1은 종래기술에 의한 웨이퍼 레벨 패키지 도 1은 종래기술에 의한 웨이퍼 레벨 패키지의 단면도이다. 도 1을 참조하면 패턴이 형성된 웨이퍼가 개시된다. 패턴을 커버하는 부재에 전기적 연결을 위한 비아를 포함하고, 커버부재와 웨이퍼는 접합되어 패키지를 구성한다.1 is a wafer level package according to the prior art FIG. 1 is a cross-sectional view of a wafer level package according to the prior art. Referring to FIG. 1, a wafer on which a pattern is formed is disclosed. A via for electrical connection to the member covering the pattern, wherein the cover member and the wafer are joined to form a package.

본 발명은 웨이퍼에 비아를 형성한 후에 패턴을 형성하는 표면탄성파 디바이스 패키지 및 그 제조방법을 제공하는 것이다.The present invention provides a surface acoustic wave device package for forming a pattern after forming a via on a wafer, and a method of manufacturing the same.

본 발명의 일 측면에 따르면, 제1 웨이퍼에 비아를 형성하는 단계, 비아를 형성한 후에 제1 웨이퍼의 일면에 제1 패턴을 형성하는 단계 및 제1 패턴을 커버하는 캡을 형성하는 단계를 포함하는 표면탄성파(surface acoustic wave, SAW) 디바이스 패키지 제조방법이 제공된다.According to one aspect of the invention, forming a via on the first wafer, forming a first pattern on one surface of the first wafer after forming the via and forming a cap covering the first pattern A method of manufacturing a surface acoustic wave (SAW) device package is provided.

비아를 형성하는 단계는 제1 웨이퍼에 비아홀을 천공하는 단계 및 비아홀에 전도성 물질을 충전하는 단계를 포함할 수 있다. 디바이스 패키지 제조방법은 제1 웨이퍼의 타면에 제2 패턴을 형성하는 단계를 더 포함할 수 있다. 또한, 제1 웨이퍼의 타면에, 일면에 제3 패턴이 형성된 제2 웨이퍼를 결합하는 단계를 더 포함할 수 있다.Forming the via may include drilling a via hole in the first wafer and filling the via hole with a conductive material. The device package manufacturing method may further include forming a second pattern on the other surface of the first wafer. The method may further include coupling a second wafer having a third pattern formed on one surface thereof to the other surface of the first wafer.

패키지 제조에 사용되는 제1 웨이퍼는 압전성 웨이퍼일 수 있으며, 탄탈산리 튬(LT, LiTaO3), 니오브산리튬(LN, LiNbO3) 및 석영(Quartz)으로 구성되는 군에서 선택된 하나의 물질로 이루어 진 것일 수 있다. 제1 패턴을 커버하는 캡을 형성하는 단계는 제1 웨이퍼의 일면에 절연성 수지를 도포하는 단계를 포함할 수 있다. 또한 캡을 형성하는 단계는 제1 웨이퍼의 일면에 제3 웨이퍼를 결합하는 단계를 포함할 수 있다. 제 3웨이퍼는 제 1웨이퍼와 동일한 물질로 이루어 질 수 있다. The first wafer used for package manufacture may be a piezoelectric wafer, and is made of one material selected from the group consisting of lithium tantalate (LT, LiTaO 3 ), lithium niobate (LN, LiNbO 3 ), and quartz (Quartz). It may be true. The forming of the cap covering the first pattern may include applying an insulating resin to one surface of the first wafer. In addition, the forming of the cap may include coupling the third wafer to one surface of the first wafer. The third wafer may be made of the same material as the first wafer.

또한, 본 발명의 다른 측면에 따르면, 제1 웨이퍼, 제1 웨이퍼의 일면에 형성된 제1 패턴, 제1 웨이퍼의 타면에 형성된 제2 패턴 및 제1 패턴과 제2 패턴 중 적어도 하나를 커버하는 캡을 포함하고 제1 패턴과 제2 패턴 중 적어도 하나는 IDT(interdigital transducer)를 구성하는 패턴을 포함하는 것을 특징으로 하는 표면탄성파 디바이스 패키지가 제공된다.According to another aspect of the present invention, a cap covering a first wafer, a first pattern formed on one surface of the first wafer, a second pattern formed on the other surface of the first wafer, and at least one of the first pattern and the second pattern And at least one of the first pattern and the second pattern includes a pattern constituting an interdigital transducer (IDT).

표면탄성파 디바이스 패키지는 제1 웨이퍼를 관통하고 제1 패턴 및 제2 패턴 중 적어도 하나에 전기적으로 연결되는 비아를 포함할 수 있다. 제1 웨이퍼는 탄탈산리튬(LT, LiTaO3), 니오브산리튬(LN, LiNbO3) 및 석영(Quartz)으로 구성되는 군에서 선택된 하나의 물질로 이루어질 수 있다.The surface acoustic wave device package may include a via penetrating the first wafer and electrically connected to at least one of the first pattern and the second pattern. The first wafer may be made of one material selected from the group consisting of lithium tantalate (LT, LiTaO 3 ), lithium niobate (LN, LiNbO 3 ), and quartz (Quartz).

제1 웨이퍼의 타면에는 일면에 제3 패턴이 형성된 제2 웨이퍼가 결합될 수 있으며, 양면에 패턴이 형성된 제 2웨이퍼가 제 1웨이퍼의 타면에 결합될 수도 있다. 패턴을 커버하는 캡은 절연성 수지로 이루어질 수 있으며, 제1 웨이퍼와 동일한 물질로 이루어진 웨이퍼가 캡으로 사용될 수 있다. A second wafer having a third pattern formed on one surface thereof may be coupled to the other surface of the first wafer, and a second wafer having a pattern formed on both surfaces thereof may be coupled to the other surface of the first wafer. The cap covering the pattern may be made of an insulating resin, and a wafer made of the same material as the first wafer may be used as the cap.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발 명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features, and advantages other than those described above will become apparent from the following drawings, claims and detailed description of the invention.

이하, 본 발명에 따른 표면탄성파 디바이스 패키지 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of a surface acoustic wave device package and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In the following description with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals. And duplicate description thereof will be omitted.

도 2는 본 발명의 제1 실시예에 따른 패키지 제조방법의 순서도이다. 도2를 참조하면 제1 웨이퍼에 비아를 형성하는 단계(S110), 제1 웨이퍼에 패턴을 형성하는 단계(S120), 패턴을 커버하는 캡을 형성하는 단계(S130), 외부전극을 형성하는 단계(S140) 및 외부전극을 형성하는 단계(S150)를 포함하는 패키지 제조방법이 개시된다. 도 2의 순서도는 도 3의 공정도 및 후속되는 도면들을 참조하여 설명된다. 본 실시예는 웨이퍼에 비아를 먼저 형성한 후에 패턴이 형성된 것을 특징으로 한다.2 is a flowchart of a package manufacturing method according to a first embodiment of the present invention. Referring to FIG. 2, a via is formed on the first wafer (S110), a pattern is formed on the first wafer (S120), a cap is formed on the pattern (S130), and an external electrode is formed. Disclosed is a package manufacturing method including a step (S140) and forming an external electrode (S150). The flowchart of FIG. 2 is described with reference to the process diagram of FIG. 3 and the subsequent figures. This embodiment is characterized in that after the via is first formed on the wafer, a pattern is formed.

제1 웨이퍼에 비아를 형성하는 단계(S110)는 도 3의 (a) 내지 도 3의 (c)를 참조하여 설명된다. 제1 웨이퍼에 비아를 형성하는 단계(S110)는 제 1웨이퍼(200)에 비아홀(201)을 천공하는 단계 및 비아홀(201)에 전도성 물질을 충전하는 단계를 포함할 수 있다. 비아홀(201)을 천공하는 단계는 CO2 레이저, YAG 레이저 및 엑시머 레이저 등을 사용하거나, 플라즈마 에처(plasma etcher)등에 의한 에칭(etching)을 사용하여 비아홀을 형성할 수 있다. 전도성 물질을 충전하는 단계는 전해 또는 무 전해 도금 등의 공정을 사용하여 금(Au), 구리(Cu), 니켈(Ni), 크롬(Cr), 알루미늄(Al) 등의 전도성 물질을 충전할 수 있다.A step S110 of forming a via on the first wafer is described with reference to FIGS. 3A to 3C. Forming a via in the first wafer (S110) may include drilling a via hole 201 in the first wafer 200 and filling a conductive material in the via hole 201. The drilling of the via hole 201 may be performed by using a CO 2 laser, a YAG laser, an excimer laser, or the like, or by etching using a plasma etcher. The filling of the conductive material may be performed by using a process such as electrolytic or electroless plating to fill conductive materials such as gold (Au), copper (Cu), nickel (Ni), chromium (Cr), and aluminum (Al). have.

또한, 비아(210)는 웨이퍼(200)를 관통하지 않은 형태의 비아홀을 형성하는 단계, 비아홀에 전도성 물질을 충전하는 단계, 웨이퍼를 박화(thinning)하는 단계를 포함하는 공정에 의하여 생성될 수 있다. 또한, 비아(210)의 형성 과정에는 절연막을 형성하는 과정이 더 포함될 수 있다. 이 절연막은 비아홀(201) 내에 충전되는 전도성 물질과 웨이퍼(200)를 전기적으로 절연한다. 절연막은, 기상증착법에 의해, 인 규산염 유리(PSG) 또는 실리콘 산화막(SiO2)으로 구성될 수 있다. 또한, 다른 형태로서, 폴리이미드, 에폭시 등의 수지를 도포하여 절연막을 형성하는 것도 가능하다.In addition, the via 210 may be formed by a process including forming a via hole that does not penetrate the wafer 200, filling a via hole with a conductive material, and thinning the wafer. . In addition, the process of forming the via 210 may further include forming an insulating layer. The insulating layer electrically insulates the wafer 200 from the conductive material filled in the via hole 201. The insulating film may be composed of phosphorus silicate glass (PSG) or silicon oxide film (SiO 2 ) by vapor deposition. In another embodiment, an insulating film may be formed by applying a resin such as polyimide or epoxy.

제1 웨이퍼는 탄탈산리튬(LT, LiTaO3), 니오브산리튬(LN, LiNbO3) 및 석영(Quartz)으로 구성되는 군에서 선택된 하나의 물질로 이루어 질 수 있다. 제 1웨이퍼는 이상의 물질로 구성된 압전 단결정 웨이퍼일 수 있다. The first wafer may be made of one material selected from the group consisting of lithium tantalate (LT, LiTaO 3 ), lithium niobate (LN, LiNbO 3 ), and quartz (Quartz). The first wafer may be a piezoelectric single crystal wafer composed of the above materials.

제1 웨이퍼에 패턴을 형성하는 단계(S120)는 도 3의 (d)를 참조하여 설명된다. 웨이퍼(200)의 일면에 패턴(220)이 형성된다. 패턴을 형성하는 단계(S120)는 비아를 형성하는 단계(S110)가 이루어진 후에 수행될 수 있다. 비아(210)을 먼저 형성하고 패턴(220)을 형성함으로써 비아(210)을 형성하는 과정에서 발생하는 열 및 전기 등이 패턴에 미치는 영향을 줄일 수 있으며, 이를 통해 패키지 제조공정의 수율을 향상시킬 수 있다. A step S120 of forming a pattern on the first wafer is described with reference to FIG. 3D. The pattern 220 is formed on one surface of the wafer 200. The forming of the pattern (S120) may be performed after the forming of the via (S110). By forming the via 210 first and then forming the pattern 220, the influence of heat and electricity generated in the process of forming the via 210 on the pattern can be reduced, thereby improving the yield of the package manufacturing process. Can be.

패턴을 형성하는 단계(S120)는 감법(subtractive)공정 및 부가(additive)공정 등을 사용하여 구현될 수 있다. 감법(subtractive)공정은 전도성 물질이 도포된 절연기판 상에서 불필요한 부분을 식각하여 패턴을 형성하는 공정이다. 부가(additive)공정은 절연기판 상에 전도성 물질을 무전해 도금하는 방법 등을 사용하여 패턴을 형성하는 방법이다. 반-부가(semi-additive) 공정은 무전해 도금 후에 전기도금 및 식각 공정을 사용하여 패턴을 형성한다. 이러한 패턴형성 공정에는 사진 식각(photo lithography) 공정, 패턴 프린팅 공정 등의 다양한 공정들이 채용될 수 있다. 패턴의 재료로서 구리(Cu) 등이 사용될 수 있으며, 경우에 따라서, 금(Au) 또는 주석(Sn) 등의 피복이 행하여 질 수 있다. The step S120 of forming the pattern may be implemented using a subtractive process, an additive process, or the like. The subtractive process is a process of forming a pattern by etching an unnecessary portion on an insulating substrate coated with a conductive material. The additive process is a method of forming a pattern using a method of electroless plating a conductive material on an insulating substrate. Semi-additive processes use electroplating and etching processes to form patterns after electroless plating. Various processes, such as a photolithography process and a pattern printing process, may be employed for the pattern forming process. Copper (Cu) or the like may be used as the material of the pattern, and in some cases, coating such as gold (Au) or tin (Sn) may be performed.

웨이퍼의 일면에 형성된 패턴(220)은 액티브 영역(221)과 배선영역(222)을 포함할 수 있다. 액티브 영역(221)은 본 발명의 실시예에 의하여 형성되는 패키지의 특징적인 기능을 수행하는 소자를 구성하는 영역이며, 배선영역(221)은 패키지의 구성요소에 전기적인 연결을 제공하기 위한 배선을 구성하는 영역이다. 액티브 영역(220)은 IDT(interdigital transducer)를 구성하는 패턴을 포함할 수 있다. The pattern 220 formed on one surface of the wafer may include an active region 221 and a wiring region 222. The active region 221 is an area constituting an element that performs the characteristic function of the package formed by the embodiment of the present invention, the wiring area 221 is a wiring for providing an electrical connection to the components of the package. It is an area to constitute. The active region 220 may include a pattern constituting an interdigital transducer (IDT).

패턴을 커버하는 캡을 형성하는 단계(S130)는 웨이퍼에 형성된 패턴을 커버하는 캡을 형성하는 단계이다. 캡을 형성하는 단계(S130)는 웨이퍼(200)에 형성된 제 1패턴을 커버하는 단계로서, 도 3의 (e) 및 도 4의 (e)를 참조하여 설명된다. Forming a cap covering the pattern (S130) is a step of forming a cap covering the pattern formed on the wafer. The forming of the cap (S130) is a step of covering the first pattern formed on the wafer 200, which will be described with reference to FIGS. 3E and 4E.

도 3의 (e)를 참조하면 접합재(240)을 이용하여 캡(230)이 제1 웨이퍼에 결합되는 공정이 개시된다. 접합재(240)는 증착(evaporation), 전해도금(electroplating), 스크린 프린팅, 스터드(Stud) 및 Super-Juffit 등의 범핑 기 술을 사용하여 웨이퍼(200)의 일면 또는 캡(230)의 일면에 부가된다. 접합재(240)가 부가된 상태에서 가열과정 등을 거침으로써 웨이퍼(200)의 일면에 형성된 패턴(220)을 커버하는 캡(230)이 형성될 수 있다. Sn-Pb계 유연(有鉛)솔더 이외에도 무연(無鉛, Pb-Free) 솔더로서 Sn-Ag계 또는 Sn-Zn계 솔더가 접합재로서 사용될 수 있다. 이외에도 금(Au), 은(Ag), 동(Cu), 인듐(In) 또는 그 합금(In-Pb, In-Sn 등), 니켈(Ni) 등이 접합재로서 고려될 수 있다. 또한, 수지를 접합재로서 사용하는 것도 가능하며, 필요한 경우에는, 다른 종류의 접합재가 혼용될 수도 있다. 캡(230)은 웨이퍼(200)와 동일한 물질로 이루어진 웨이퍼일 수 있다.Referring to FIG. 3E, a process of coupling the cap 230 to the first wafer using the bonding material 240 is disclosed. The bonding material 240 is added to one side of the wafer 200 or one side of the cap 230 using bumping techniques such as evaporation, electroplating, screen printing, studs, and super-Juffit. do. The cap 230 covering the pattern 220 formed on one surface of the wafer 200 may be formed by undergoing a heating process in a state in which the bonding material 240 is added. In addition to the Sn-Pb-based solder, Sn-Ag-based or Sn-Zn-based solder may be used as the bonding material as a lead-free (Pb-free) solder. In addition, gold (Au), silver (Ag), copper (Cu), indium (In) or alloys thereof (In-Pb, In-Sn, etc.), nickel (Ni), and the like may be considered as bonding materials. Moreover, it is also possible to use resin as a bonding material, and if necessary, different kinds of bonding materials may be mixed. The cap 230 may be a wafer made of the same material as the wafer 200.

또한, 도 4의 (e)를 참조하면 본 발명의 제 2실시예에 따른 캡(310)의 형성이 개시된다. 캡(310)을 형성하는 단계는 웨이퍼(200)의 일면에 절연성 수지(예를 들면, 에폭시 수지)를 도포함으로써 수행될 수 있다. 따라서, 도 3의 (e)에서 개시된 접합재(240)를 부가하는 공정이 생략될 수 있으며, 캡(230)이 웨이퍼인 경우에 비하여 소요되는 웨이퍼의 수를 절감할 수 있다. In addition, referring to FIG. 4E, the formation of the cap 310 according to the second embodiment of the present invention is disclosed. The forming of the cap 310 may be performed by applying an insulating resin (eg, an epoxy resin) to one surface of the wafer 200. Therefore, the process of adding the bonding material 240 disclosed in (e) of FIG. 3 may be omitted, and the number of wafers required may be reduced as compared with the case where the cap 230 is a wafer.

외부전극을 형성하는 단계(S140)는 패키지에 포함된 패턴(220)과 외부를 전기적으로 연결하기 위한 전극을 형성하는 단계로서, 도 3의 (f)를 참조하여 설명된다. 발명의 실시예에 의하여 제조되는 패키지는 인쇄회로 기판 등에 실장된 형태로 사용될 수 있다. 이 경우 외부와의 전기적인 연결을 용이하게 할 수 있도록 소정면적 이상의 전극이 필요할 수 있다.Forming an external electrode (S140) is a step of forming an electrode for electrically connecting the pattern 220 included in the package to the outside, which will be described with reference to FIG. The package manufactured according to the embodiment of the present invention may be used in a form mounted on a printed circuit board. In this case, an electrode of a predetermined area or more may be required to facilitate electrical connection with the outside.

외부전극을 형성하는 단계(S140)는 앞서 서술한 패턴을 형성하는 단계(S120)에서 언급된 방법과 동일하거나 매우 유사한 방법들에 의하여 수행될 수 있다. 스 크린 프린팅 등의 방법을 사용하여 전도성 물질을 비아(210)와 대응하는 위치에 적층함으로써 외부전극(250)을 형성할 수도 있으며, 경우에 따라서는 도금공정 및 식각공정 등이 사용될 수 도 있다.The forming of the external electrode (S140) may be performed by the same or very similar methods to those mentioned in the forming of the pattern (S120). The external electrode 250 may be formed by stacking a conductive material at a position corresponding to the via 210 by using a screen printing method, and in some cases, a plating process and an etching process may be used.

외부전극(250)은 비아(210)에 전기적으로 연결된 형태로 형성됨으로써 패턴(220)과 외부회로간의 전기적인 연결이 가능하도록 한다. 외부전극을 형성하는 단계(S140)는 경우에 따라서 생략될 수 있다. 이 경우 외부에 노출된 비아(210)가 패턴(220)과 외부회로간의 전기적인 연결을 제공할 수 있다. 또한, 패키지가 인쇄회로기판 등에 실장되는 과정에서 안정적인 전기적 연결을 제공하기 위한 추가적인 공정들이 수행될 수 있다. The external electrode 250 is formed to be electrically connected to the via 210 to enable electrical connection between the pattern 220 and the external circuit. Forming an external electrode (S140) may be omitted in some cases. In this case, the via 210 exposed to the outside may provide an electrical connection between the pattern 220 and the external circuit. In addition, additional processes may be performed to provide a stable electrical connection in the process of mounting the package on a printed circuit board.

분할 단계(S150)는 형성된 패키지의 배열을 분할하여 개별 패키지로 분리하는 단계이다. 캡을 형성하는 단계(S130) 및 외부전극을 형성하는 단계(S140)가 수행되면 웨이퍼(200), 캡(230. 310), 패턴(220) 및 비아(210)은 디바이스 패키지들의 배열을 형성할 수 있다. 이러한 디바이스 패키지의 배열을 분할하면 독립된 디바이스 패키지들이 획득된다. 분할단계(S150)는 블레이드 다이싱(blade dicing) 또는 초음파 다이싱과 같은 방법에 의하여 수행될 수 있다. The dividing step (S150) is a step of dividing the formed package arrangement into individual packages. When the forming of the cap (S130) and the forming of the external electrode (S140) are performed, the wafer 200, the cap 230. 310, the pattern 220, and the via 210 may form an array of device packages. Can be. Splitting this arrangement of device packages yields independent device packages. The dividing step S150 may be performed by a method such as blade dicing or ultrasonic dicing.

도 3은 본 발명의 제1 실시예에 따른 패키지 제조방법의 공정도이다. 도 3을 참조하면 접합재(240)를 사용하여 패턴(220)을 커버하는 패키지를 제조하는 공정이 개시된다. 동일한 참조번호를 가진 요소에 대한 설명은 다른 도면에 대한 설명을 참조하여 이해될 수 있다. 3 is a process chart of the package manufacturing method according to the first embodiment of the present invention. Referring to FIG. 3, a process of manufacturing a package covering the pattern 220 using the bonding material 240 is disclosed. Descriptions of elements having the same reference numerals may be understood with reference to the descriptions of other drawings.

도 3의 (a)를 참조하면 그 일면에 패턴이 형성될 웨이퍼(200)가 개시된다. 웨이퍼(200)는 압전성 소재로 이루어진 웨이퍼 일 수 있다. 압전성 소재로는 탄탈산리튬(LT, LiTaO3), 니오브산리튬(LN, LiNbO3) 및 석영(Quartz)등이 사용될 수 있다. Referring to FIG. 3A, a wafer 200 on which a pattern is to be formed is disclosed. The wafer 200 may be a wafer made of a piezoelectric material. Lithium tantalate (LT, LiTaO 3 ), lithium niobate (LN, LiNbO 3 ), quartz (Quartz), or the like may be used as the piezoelectric material.

도 3의 (b)를 참조하면 웨이퍼(200)에 비아홀(201)이 형성된다. 비아홀(201)은 레이저 가공 또는 플라즈마 에처에 의한 식각 등을 사용하여 형성될 수 있다. Referring to FIG. 3B, a via hole 201 is formed in the wafer 200. The via hole 201 may be formed using laser processing or etching by plasma etcher.

도 3의 (c)를 참조하면, 비아홀(201)에 전도성 물질이 충전되어 비아(210)이 형성된다. 전도성 물질은 전해 또는 무전해 도금 등의 공정에 의하여 충전될 수 있다. Referring to FIG. 3C, the via hole 201 is filled with a conductive material to form a via 210. The conductive material may be filled by a process such as electrolytic or electroless plating.

도 3의 (d)를 참조하면, 비아(210)가 형성된 웨이퍼(200)의 일면에 패턴(220)이 형성된다. 비아(210)가 형성된 이후에 패턴(220)을 형성함으로써, 비아(210) 형성공정이 패턴(220)에 영향을 미치는 것을 예방할 수 있다. Referring to FIG. 3D, a pattern 220 is formed on one surface of the wafer 200 on which the via 210 is formed. By forming the pattern 220 after the via 210 is formed, it is possible to prevent the via 210 forming process from affecting the pattern 220.

도 3의 (e)를 참조하면, 접합재(240)을 사용하여 캡(230)을 웨이퍼(200)에 결합한다. 접합재(240)를 캡(230)또는 웨이퍼(200)에 부가하고 패턴(220)을 커버하도록 캡(230)을 위치시킨 후 가열공정 등을 거침으로써 캡(230)과 웨이퍼(200)을 결합한다. 캡(230)은 웨이퍼(200)를 동일한 물질로 이루어진 웨이퍼일 수 있다. Referring to FIG. 3E, the cap 230 is bonded to the wafer 200 using the bonding material 240. The bonding member 240 is added to the cap 230 or the wafer 200, and the cap 230 is positioned to cover the pattern 220, and then the cap 230 and the wafer 200 are joined by a heating process. . The cap 230 may be a wafer made of the same material as the wafer 200.

도 3의 (f)를 참조하면, 웨이퍼의 타면에 외부전극(250)이 형성된다. 외부전극(250)은 비아(210)와 전기적으로 연결되며, 앞서 언급된 바와 같이 패턴(220)을 형성하는 단계와 유사한 방법을 사용하여 형성될 수 있다. Referring to FIG. 3F, an external electrode 250 is formed on the other surface of the wafer. The external electrode 250 is electrically connected to the via 210 and may be formed using a method similar to the step of forming the pattern 220 as mentioned above.

도 4는 본 발명의 제2 실시예에 따른 패키지 제조방법의 공정도이다. 도 4를 참조하면 캡(310)을 수지로 형성하는 것을 특징으로 하는 패키지 제조방법이 개시된다. 도 4의 (a) 내지 (d)를 참조하면, 웨이퍼(200)에 비아(210)와 패턴(220)이 형성되는 공정은 개시된다. 이상의 공정은 도 3의 (a) 내지 (d)에서 개시된 공정에 대한 설명을 참조하여 이해될 수 있다. 4 is a flowchart of a package manufacturing method according to a second exemplary embodiment of the present invention. Referring to Figure 4 discloses a package manufacturing method characterized in that the cap 310 is formed of a resin. Referring to FIGS. 4A to 4D, a process of forming the vias 210 and the pattern 220 in the wafer 200 is disclosed. The above process can be understood with reference to the description of the process disclosed in (a) to (d) of FIG.

도 4의 (e)를 참조하면, 웨이퍼(200)의 일면에 절연성 수지를 도포함으로써 캡(310)이 형성된다. 웨이퍼(200)의 일면에 도포된 수지는 패턴(220)을 전기적, 물리적으로 보호한다. 캡(310)을 형성하기 위해 사용되는 수지는 일 예로 에폭시 수지일 수 있다. 이 공정을 사용하여 캡(310)을 형성하는 경우, 도 3의 (e)에서 캡(230)과 웨이퍼(200)를 접합하기 위해 사용된 접합재(240)를 부가하는 공정이 생략될 수 있다. 또한, 캡(230)이 웨이퍼인 경우에 비해 소요되는 웨이퍼가 절감된다. Referring to FIG. 4E, the cap 310 is formed by applying an insulating resin to one surface of the wafer 200. The resin applied to one surface of the wafer 200 protects the pattern 220 electrically and physically. The resin used to form the cap 310 may be, for example, an epoxy resin. When the cap 310 is formed using this process, the process of adding the bonding material 240 used to bond the cap 230 and the wafer 200 in FIG. 3E may be omitted. In addition, compared to the case where the cap 230 is a wafer, the wafer required is reduced.

도 4의 (f)를 참조하면 외부전극(250)이 형성된다. 외부전극(250)은 비아(210)와 전기적으로 연결되며, 패턴(220)을 형성하는 단계와 유사한 방법을 사용하여 형성된다. Referring to FIG. 4F, an external electrode 250 is formed. The external electrode 250 is electrically connected to the via 210 and is formed using a method similar to the step of forming the pattern 220.

도 5는 본 발명의 제3 실시예에 따른 패키지 제조방법의 공정도이다. 도 5를 참조하면 양면에 패턴을 포함하는 웨이퍼를 사용한 패키지 제조공정이 개시된다. 양면에 패턴을 형성함으로써 집적도를 향상시키고 소요되는 웨이퍼를 절감할 수 있 다. 5 is a flowchart of a package manufacturing method according to a third exemplary embodiment of the present invention. Referring to FIG. 5, a package manufacturing process using wafers including patterns on both surfaces thereof is disclosed. By forming patterns on both sides, the density can be improved and the wafer required can be reduced.

도 5의 (a) 및 (b)를 참조하면, 웨이퍼(200)에 비아(210)이 형성된다. 도 5의 (c)를 참조하면 웨이퍼(200)의 양면에 패턴(220, 420)이 형성된다. 패턴(220, 420)은 동시에 또는 순차적으로 형성될 수 있으며, 형성되는 패턴은 IDT를 구성하는 패턴을 포함할 수 있다. 패턴(220, 420)은 액티브 영역(221, 421)과 배선영역(222,422)을 포함한다. 웨이퍼(200)의 양면에 형성된 배선영역(222, 422)는 비아(210)을 통해 전기적으로 연결될 수 있다. 도 5의 (d)를 참조하면, 캡(230)이 웨이퍼에 결합된다. 캡(230)과 웨이퍼(200)의 결합은 접합재(240)를 사용하여 이루어진다. 사용되는 접합재(240)의 종류에 따라서 그 접합공정 및 접합조건이 달라질 수 있다. Referring to FIGS. 5A and 5B, vias 210 are formed in the wafer 200. Referring to FIG. 5C, patterns 220 and 420 are formed on both surfaces of the wafer 200. The patterns 220 and 420 may be formed simultaneously or sequentially, and the formed patterns may include patterns constituting the IDT. The patterns 220 and 420 include the active regions 221 and 421 and the wiring regions 222 and 422. Wiring regions 222 and 422 formed on both sides of the wafer 200 may be electrically connected to each other via the via 210. Referring to FIG. 5D, the cap 230 is coupled to the wafer. The coupling of the cap 230 and the wafer 200 is made using the bonding material 240. The bonding process and the bonding conditions may vary depending on the type of the bonding material 240 used.

도 5의 (e) 내지 (g)를 참조하면, 비아(410)와 외부전극(430)을 포함하는 캡(400)이 형성된다. 캡(400)은 절연성 물질로 이루어진 부재이거나 웨이퍼와 동일한 물질로 이루어진 웨이퍼 일 수 있으며, 그 내부에 비아(410)를 형성하는 방법은 웨이퍼(200)에 비아(210)을 형성하는 방법과 실질적으로 동일한 방법이 사용될 수 있다. 캡(400)에는 웨이퍼(200)과의 결합을 위한 접합재(440)가 부가된다. 접합재(441)는 배선영역(422)와 비아(410)사이의 결합을 위한 접합재 이며 전기적 연결이 필요한 경우 전도성 물질이 사용될 수 있다. Referring to FIGS. 5E through 5G, a cap 400 including a via 410 and an external electrode 430 is formed. The cap 400 may be a member made of an insulating material or a wafer made of the same material as the wafer, and the method of forming the via 410 therein may be substantially the same as the method of forming the via 210 in the wafer 200. The same method can be used. The cap 400 is added with a bonding material 440 for bonding with the wafer 200. The bonding material 441 is a bonding material for bonding between the wiring area 422 and the via 410, and a conductive material may be used when electrical connection is required.

도 5의 (i)를 참조하면 웨이퍼(200)와 캡(400)이 결합되어 패키지를 형성한다. 결합에 이용되는 접합재(440)과 접합공정은 도 5의 (d)단계에서 이용되는 그 것과 동일한 것이 사용될 수 있다. 전기적 연결이 필요한 부분의 접합재로는 전도 성 물질이 사용된다. 동일한 참조번호를 가진 구성요소 및 공정에 대한 설명은 다른 도면을 참조하여 이해될 수 있으며, 본 실시예에서 특징이 되는 부분을 중심으로 설명하였다.Referring to FIG. 5I, the wafer 200 and the cap 400 are combined to form a package. The bonding material 440 and the bonding process used for bonding may be the same as those used in step (d) of FIG. 5. Conductive material is used as the bonding material for the parts requiring electrical connection. Descriptions of components and processes having the same reference numerals may be understood with reference to other drawings, and the description has been made with respect to the features that are characteristic of the present embodiment.

도 6는 본 발명의 제4 실시예에 따른 패키지 제조방법의 공정도이다. 도 6을 참조하면, 양면에 패턴을 포함하는 웨이퍼(200)에 패턴을 포함하는 또 다른 웨이퍼(500)이 결합하여 구성되는 패키지의 제조방법이 개시된다. 6 is a flowchart of a package manufacturing method according to a fourth exemplary embodiment of the present invention. Referring to FIG. 6, a method of manufacturing a package in which another wafer 500 including a pattern is coupled to a wafer 200 including a pattern on both surfaces thereof is disclosed.

도 6의 (a) 및 (d)를 참조하면, 비아(210)와 양면의 패턴(220,420)을 포함하는 웨이퍼가 캡(230)에 결합된다. 도 6의 (e) 내지 (g)를 참조하면 웨이퍼(500)에 비아(510)와 패턴(520)이 형성된다. 패턴(520)은 액티브 영역(521)과 배선영역(522)으로 구분된다. 이를 위해 도 (3)의 (a) 내지 (d)에 대응하는 공정이 수행된다. 도 6의 (h)를 참조하면 외부전극(530)이 형성된다. 도 6의 (i)를 참조하면 웨이퍼(500) 및 배선영역(520)에 접합재(540, 541)가 부가된다. 전기적 연결이 필요한 경우 접합재(540, 541)로 전도성 물질이 사용될 수 있다. 도 6의 (j)를 참조하면 도 6의 (d)에 개시된 캡(230)과 웨이퍼(200)의 결합체와 도 6의 (j)에 개시된 또 다른 웨이퍼(500)이 결합하여 디바이스 패키지를 구성한다. 동일한 참조번호를 가진 구성요소 및 공정에 대한 설명은 다른 도면을 참조하여 이해될 수 있으며, 본 실시예에서 특징이 되는 부분을 중심으로 설명하였다.Referring to FIGS. 6A and 6D, a wafer including vias 210 and double-sided patterns 220 and 420 are coupled to a cap 230. Referring to FIGS. 6E through 6G, vias 510 and patterns 520 are formed on the wafer 500. The pattern 520 is divided into an active region 521 and a wiring region 522. To this end, a process corresponding to (a) to (d) of FIG. 3 is performed. Referring to FIG. 6H, an external electrode 530 is formed. Referring to FIG. 6I, bonding materials 540 and 541 are added to the wafer 500 and the wiring region 520. When electrical connection is required, a conductive material may be used as the bonding materials 540 and 541. Referring to FIG. 6 (j), a combination of the cap 230 disclosed in FIG. 6 (d) and the wafer 200 and another wafer 500 disclosed in FIG. 6 (j) are combined to form a device package. do. Descriptions of components and processes having the same reference numerals may be understood with reference to other drawings, and the description has been made with respect to the features that are characteristic of the present embodiment.

도 7은 본 발명의 제5 실시예에 따른 패키지 제조방법의 공정도이다. 도 7을 참조하면 양면에 패턴을 포함하는 웨이퍼를 2개 포함하는 패키지의 제조공정이 개시된다. 도 7의 (a) 내지 (c)를 참조하면, 웨이퍼(200)의 양면에 패턴(220, 420)이 형성된다. 이 공정은 도 5의 (a) 내지 (c)에서 개시된 공정에 대응한다. 도 7의 (d)를 참조하면 양면에 패턴(620, 630)이 형성된 웨이퍼(600)가 결합된다. 패턴(620, 630)은 액티브 영역(621, 631) 및 배선영역(622, 632)의 영역으로 구분될 수 있다. 패턴의 액티브 영역(621, 631)은 IDT를 구성하는 패턴을 포함할 수 있다. 웨이퍼 간의 결합은 접합재(640)을 이용하여 이루어진다. 패턴의 배선영역간의 전기적인 연결은 전도성 접합재(641)을 통해서 이루어진다. 도 7의 (e)을 참조하면 웨이퍼(200)에 캡(230)이 결합한다. 이 공정은 도 3의 (e)에 개시된 공정에 대응한다. 도 7의 (f) 내지 (h)를 참조하면, 비아(410)와 외부전극(430)을 포함하는 캡(400)이 형성된다. 도 7의 (i)를 참조하면, 도 7의 (d)에 개시된 웨이퍼와의 결합을 위해 접합재(440)가 부가된다. 캡의 제조공정은 도 5의 (e) 내지 (h)에 대응한다. 도 7의 (j)를 참조하면, 도 7의 (e)에 개시된 웨이퍼의 적층구조와 도 7의 (i)에 개시된 외부전극을 포함한 구조가 결합하여 디바이스 패키지를 구성한다. 동일한 참조번호를 가진 구성요소 및 공정에 대한 설명은 다른 도면을 참조하여 이해될 수 있다. 7 is a process chart of the package manufacturing method according to a fifth embodiment of the present invention. Referring to FIG. 7, a manufacturing process of a package including two wafers including patterns on both surfaces thereof is disclosed. Referring to FIGS. 7A to 7C, patterns 220 and 420 are formed on both surfaces of the wafer 200. This process corresponds to the process disclosed in Figs. 5A to 5C. Referring to FIG. 7D, wafers 600 having patterns 620 and 630 formed on both surfaces thereof are combined. The patterns 620 and 630 may be divided into regions of the active regions 621 and 631 and the wiring regions 622 and 632. The active regions 621 and 631 of the pattern may include a pattern constituting the IDT. Bonding between wafers is accomplished using the bonding material 640. Electrical connection between the wiring regions of the pattern is made through the conductive bonding material 641. Referring to FIG. 7E, the cap 230 is coupled to the wafer 200. This process corresponds to the process disclosed in Fig. 3E. Referring to FIGS. 7F to 7H, a cap 400 including a via 410 and an external electrode 430 is formed. Referring to FIG. 7 (i), a bonding material 440 is added for bonding with the wafer disclosed in FIG. 7 (d). The manufacturing process of the cap corresponds to Figs. 5E to 5H. Referring to FIG. 7J, the stack structure of the wafer disclosed in FIG. 7E and the structure including the external electrode illustrated in FIG. 7I are combined to form a device package. Descriptions of components and processes having the same reference numerals may be understood with reference to other drawings.

도 8은 본 발명의 제2 실시예에 따른 패키지의 단면도이다. 도 8을 참조하면,수지로 이루어진 캡(310)을 포함하는 디바이스 패키지가 개시된다. 일 예로 에폭시 수지 등이 캡(310)의 소재로 사용될 수 있다. 수지를 도포함으로써 캡(310)을 형성할 수 있으므로, 공정이 단순화 될 수 있다. 도 3에서 캡(230)과 웨이퍼(200)을 연결하기 위한 접합재(240)는 도 8에 생략될 수 있다.8 is a cross-sectional view of a package according to a second embodiment of the present invention. Referring to FIG. 8, a device package including a cap 310 made of resin is disclosed. For example, an epoxy resin or the like may be used as a material of the cap 310. Since the cap 310 can be formed by applying the resin, the process can be simplified. In FIG. 3, the bonding material 240 for connecting the cap 230 and the wafer 200 may be omitted in FIG. 8.

웨이퍼(200)는 압전성 웨이퍼일 수 있으며, 압전성 웨이퍼를 구성하는 물질로 탄탈산리튬(LT, LiTaO3), 니오브산리튬(LN, LiNbO3) 및 석영(Quartz)등이 사용될 수 있음은 앞서 살펴본 바와 같다. 비아(210)는 외부전극 (250)과 전기적으로 연결되어 외부회로와의 전기적 연결을 제공한다. 패턴(220)은 IDT를 구성하는 패턴을 포함할 수 있다. 캡(310)은 에폭시 수지와 같은 절연성 수지로 이루어 질 수 있다. 도 8에 개시된 패키지의 제조방법은 도 4의 상세한 설명을 참조하여 이해될 수 있다. The wafer 200 may be a piezoelectric wafer, and lithium tantalate (LT, LiTaO 3), lithium niobate (LN, LiNbO 3), and quartz (Quartz) may be used as materials constituting the piezoelectric wafer. . The via 210 is electrically connected to the external electrode 250 to provide an electrical connection with an external circuit. The pattern 220 may include a pattern constituting the IDT. The cap 310 may be made of an insulating resin such as an epoxy resin. The manufacturing method of the package disclosed in FIG. 8 may be understood with reference to the detailed description of FIG. 4.

도 9는 본 발명의 제3 실시예에 따른 패키지의 단면도이다. 도 9를 참조하면, 웨이퍼(220)의 양면에 패턴(220, 420)이 형성된 웨이퍼를 포함하는 디바이스 패키지가 개시된다. 웨이퍼(200)의 비아는 양면에 형성된 패턴(220, 420)간의 전기적인 연결을 제공할 수 있다. 또한, 캡(400)의 비아는 외부전극(430)과 전기적으로 연결되어 외부회로와의 전기적 연결을 제공한다. 캡(400)의 비아(410)과 웨이퍼(200)의 비아(210)의 비아가, 도9에서 보여지는 것과 같이, 대응하는 위치에 존재할 필요는 없다. 또한, 대응하는 위치에 존재하는 비아들 간이라 하여도 직접적인 연결이 형성되어야만 하는 것도 아니며, 비아(210, 410)가 반드시 모든 패턴(220, 420)과 전기적으로 연결되어야만 하는 것도 아니다. 예를 들어, 각 패턴(220, 420)은 패키지 내에서 전기적으로는 연결되지 않을 수도 있으며, 각각 외 부회로와의 전기적 연결을 위해 비아(210, 410)를 이용하여 전기적으로 분리된 경로를 확보할 수 도 있다. 도 9에서 개시된 패키지의 제조 공정은 도 5를 참조하여 이해될 수 있으며, 동일한 참조번호를 가진 구성요소들은 그에 대한 다른 도면에서의 설명을 참조하여 이해될 수 있다. 9 is a cross-sectional view of a package according to a third embodiment of the present invention. 9, a device package including a wafer having patterns 220 and 420 formed on both surfaces of a wafer 220 is disclosed. Vias of the wafer 200 may provide electrical connections between the patterns 220 and 420 formed on both sides. In addition, the via of the cap 400 is electrically connected to the external electrode 430 to provide an electrical connection with the external circuit. Vias 410 of the cap 400 and vias of the vias 210 of the wafer 200 need not be present in corresponding positions, as shown in FIG. In addition, even between the vias at the corresponding positions, a direct connection does not have to be formed, and the vias 210 and 410 are not necessarily electrically connected to all the patterns 220 and 420. For example, each of the patterns 220 and 420 may not be electrically connected in a package, and each of the patterns 220 and 420 may be electrically connected to each other using vias 210 and 410 for electrical connection with an external circuit. You may. The manufacturing process of the package disclosed in FIG. 9 may be understood with reference to FIG. 5, and components having the same reference numerals may be understood with reference to the descriptions in other drawings thereof.

도 10은 본 발명의 제4 실시예에 따른 패키지의 단면도이다. 도 10을 참조하면, 패턴이 형성된 웨이퍼(200)에 또 패턴(520)을 포함하는 또 다른 웨이퍼(500)가 결합된 디바이스 패키지가 개시된다. 패키지의 외곽을 이루고 있는 캡(230, 500)은 웨이퍼로 이루어 질 수 있으며 각 웨이퍼는 패턴을 포함할 수 있다. 비아(510)은 외부전극(530)과 전기적으로 연결된다. 도 9에 대한 설명에서 언급된 바와 같이, 각 비아들(210, 510)의 위치 및 전기적인 연결은 독립적일 수 있다. 도 10에 개시된 패키지의 제조 공정은 도 6의 상세한 설명을 참조하여 이해될 수 있으며, 동일한 참조번호를 가진 구성요소들은 그에 대한 다른 도면에서의 설명을 참조하여 이해될 수 있다. 10 is a cross-sectional view of a package according to a fourth embodiment of the present invention. Referring to FIG. 10, a device package in which a patterned wafer 200 is coupled to another wafer 500 including a pattern 520 is disclosed. Caps 230 and 500 forming the outer periphery of the package may be made of wafers, and each wafer may include a pattern. The via 510 is electrically connected to the external electrode 530. As mentioned in the description of FIG. 9, the location and electrical connection of each via 210, 510 may be independent. The manufacturing process of the package disclosed in FIG. 10 may be understood with reference to the detailed description of FIG. 6, and the components having the same reference numerals may be understood with reference to the descriptions in other drawings thereof.

도 11은 본 발명의 제5 실시예에 따른 패키지의 단면도이다. 도 11을 참조하면, 양면에 패턴이 형성된 웨이퍼(200, 600)를 2개 포함하는 패키지가 개시된다. 웨이퍼(200, 600)은 접합재(640)을 사용하여 물리적으로 결합되어 있다. 다만 도 9에 대한 설명에서 언급된 바와 같이, 각 비아들(210, 410, 610)의 위치 및 전기적인 연결은 독립적일 수 있다. 패키지의 외곽을 구성하는 캡(230, 410)은 접합 재(240, 440)을 사용하여 결합된다. 캡에 형성된 비아(410)은 외부전극(430)에 전기적으로 연결될 수 있다. 도 9에 대한 설명에서 언급된 바와 같이, 각 비아들(210, 610)의 위치 및 전기적인 연결은 독립적일 수 있다. 도 11에 개시된 패키지의 제조방법은 도 7의 상세한 설명을 참조하여 이해될 수 있으며, 동일한 참조번호를 가진 구성요소들은 그에 대한 다른 도면에서의 설명을 참조하여 이해될 수 있다. 11 is a cross-sectional view of a package according to a fifth embodiment of the present invention. Referring to FIG. 11, a package including two wafers 200 and 600 having patterns formed on both surfaces thereof is disclosed. Wafers 200 and 600 are physically coupled using bonding material 640. However, as mentioned in the description of FIG. 9, the location and electrical connection of each of the vias 210, 410, and 610 may be independent. Caps 230 and 410 constituting the outer periphery of the package are joined using bonding materials 240 and 440. The via 410 formed in the cap may be electrically connected to the external electrode 430. As mentioned in the description of FIG. 9, the location and electrical connection of each via 210, 610 may be independent. The manufacturing method of the package disclosed in FIG. 11 may be understood with reference to the detailed description of FIG. 7, and the components having the same reference numerals may be understood with reference to the descriptions in other drawings thereof.

이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been described with reference to the embodiments. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.

상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 비아를 형성한 후에 패턴을 형성함으로써 비아의 형성과정에서 발생한 열과 전기 등이 패키지 내부의 패턴에 미치는 영향을 줄임으로써 패키지 제조공정의 수율을 증가시킬 수 있다. 또한, 패턴이 양면에 형성된 웨이퍼를 사용하거나, 패턴이 형성된 웨이퍼를 겹쳐 쌓 은 구조로 패키지를 제조함으로써, 패키지 제조에 소요되는 웨이퍼의 수를 줄일 수 있다.As described above, according to the preferred embodiment of the present invention, by forming a pattern after the via is formed, the yield of the package manufacturing process may be increased by reducing the influence of heat and electricity generated during the formation of the via on the pattern inside the package. Can be. In addition, by using a wafer having a pattern formed on both sides, or by manufacturing a package in a structure in which the wafer on which the pattern is formed is stacked, the number of wafers required for package manufacture can be reduced.

Claims (15)

제1 웨이퍼에 상기 제1 웨이퍼를 관통하는 비아를 형성하는 단계;Forming vias through the first wafer in the first wafer; 상기 비아를 형성한 후에, 상기 제1 웨이퍼의 일면에 상기 비아와 전기적으로 연결되는 제1 패턴을 형성하는 단계;After forming the vias, forming a first pattern on one surface of the first wafer to be electrically connected to the vias; 상기 제1 웨이퍼의 타면에 제2 패턴을 형성하는 단계 및 상기 제1 패턴 및 제2 패턴 중 적어도 하나를 커버하는 캡을 형성하는 단계를 포함하고,Forming a second pattern on the other surface of the first wafer, and forming a cap covering at least one of the first pattern and the second pattern, 상기 제1 패턴 및 제2 패턴은 IDT(interdigital transducer)를 구성하는 패턴을 포함하는 웨이퍼 레벨 표면탄성파(SAW, surface acoustic wave) 디바이스 패키지 제조방법.The first pattern and the second pattern comprises a pattern constituting an interdigital transducer (IDT) wafer surface acoustic wave (SAW) device package manufacturing method. 제1항에 있어서,The method of claim 1, 상기 비아를 형성하는 단계는 Forming the vias 상기 제1 웨이퍼에 비아홀을 천공하는 단계 및Drilling a via hole in the first wafer; and 상기 비아홀에 전도성 물질을 충전하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지 제조방법.And filling the via hole with a conductive material. 삭제delete 제1항에 있어서,The method of claim 1, 상기 제1 웨이퍼의 타면에, 일면에 제3 패턴이 형성된 제2 웨이퍼를 결합하는 단계를 더 포함하는 웨이퍼 레벨 표면탄성파 디바이스 패키지 제조방법. And bonding a second wafer having a third pattern formed on one surface thereof to the other surface of the first wafer. 제1항에 있어서,The method of claim 1, 상기 제1 웨이퍼는 탄탈산리튬(LT, LiTaO3), 니오브산리튬(LN, LiNbO3) 및 석영(Quartz)으로 구성되는 군에서 선택된 하나의 물질로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지 제조방법.The first wafer is a wafer-level surface acoustic wave device package, characterized in that made of a material selected from the group consisting of lithium tantalate (LT, LiTaO 3 ), lithium niobate (LN, LiNbO 3 ) and quartz (Quartz) Manufacturing method. 제1항에 있어서, The method of claim 1, 상기 캡을 형성하는 단계는 상기 제1 웨이퍼의 일면에 절연성 수지를 도포하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지 제조방법.And forming the cap comprises applying an insulating resin to one surface of the first wafer. 제1항에 있어서,The method of claim 1, 상기 캡을 형성하는 단계는 상기 제1 웨이퍼의 일면에 제3 웨이퍼를 결합하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지 제조방법.Forming the cap comprises bonding a third wafer to one surface of the first wafer. 제7항에 있어서,The method of claim 7, wherein 상기 제3 웨이퍼는 상기 제1 웨이퍼와 동일한 물질로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지 제조방법.And said third wafer is made of the same material as said first wafer. 관통 비아를 포함하는 제1 웨이퍼;A first wafer comprising through vias; 상기 관통 비아에 전기적으로 연결되며, 상기 관통 비아의 형성 후에 상기 제1 웨이퍼의 일면에 형성되는 제1 패턴; A first pattern electrically connected to the through via and formed on one surface of the first wafer after formation of the through via; 상기 제1 웨이퍼의 타면에 형성되는 제2 패턴; 및A second pattern formed on the other surface of the first wafer; And 상기 제1 패턴 및 상기 제2 패턴 중 적어도 하나를 커버하는 캡을 포함하고,A cap covering at least one of the first pattern and the second pattern, 상기 제1 패턴 및 제2 패턴은 IDT(interdigital transducer)를 구성하는 패턴을 포함하는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지.And the first pattern and the second pattern comprise a pattern constituting an interdigital transducer (IDT). 삭제delete 제9항에 있어서, The method of claim 9, 상기 제1 웨이퍼는 탄탈산리튬(LT, LiTaO3), 니오브산리튬(LN, LiNbO3) 및 석영(Quartz)으로 구성되는 군에서 선택된 하나의 물질로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지.The first wafer is a wafer-level surface acoustic wave device package, characterized in that made of a material selected from the group consisting of lithium tantalate (LT, LiTaO 3 ), lithium niobate (LN, LiNbO 3 ) and quartz (Quartz) . 제9항에 있어서,The method of claim 9, 상기 제1 웨이퍼의 타면에 결합된, 일면에 제3 패턴이 형성된 제2 웨이퍼를 더 포함하는 웨이퍼 레벨 표면탄성파 디바이스 패키지.And a second wafer having a third pattern formed on one surface thereof, the second wafer bonded to the other surface of the first wafer. 제9항에 있어서,The method of claim 9, 상기 제 1웨이퍼의 타면에 결합된, 양면에 패턴이 형성된 제2 웨이퍼를 더 포함하는 웨이퍼 레벨 표면탄성파 디바이스 패키지.A wafer level surface acoustic wave device package further comprising a second wafer having a pattern formed on both surfaces thereof, the second wafer being coupled to the other surface of the first wafer. 제9항에 있어서,The method of claim 9, 상기 캡은 절연성 수지로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지.Wafer-level surface acoustic wave device package, characterized in that the cap is made of an insulating resin. 제9항에 있어서,The method of claim 9, 상기 캡은 상기 제1 웨이퍼와 동일한 물질로 이루어지는 웨이퍼인 것을 특징으로 하는 웨이퍼 레벨 표면탄성파 디바이스 패키지.And the cap is a wafer made of the same material as the first wafer.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018030609A1 (en) * 2016-08-12 2018-02-15 고려대학교 산학협력단 Microfluidic device and manufacturing method therefor
CN109641210A (en) * 2016-08-12 2019-04-16 高丽大学校产学协力团 Microfluidic element and its manufacturing method
CN111064446A (en) * 2019-11-18 2020-04-24 常州微泰格电子科技有限公司 Novel SAW packaging method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060118062A (en) * 2005-05-16 2006-11-23 삼성전기주식회사 Surface acoustic wave filter package and method of manufacturing substrate therefor and substrate of surface acoustic wave filter package manufactured by the method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060118062A (en) * 2005-05-16 2006-11-23 삼성전기주식회사 Surface acoustic wave filter package and method of manufacturing substrate therefor and substrate of surface acoustic wave filter package manufactured by the method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018030609A1 (en) * 2016-08-12 2018-02-15 고려대학교 산학협력단 Microfluidic device and manufacturing method therefor
CN109641210A (en) * 2016-08-12 2019-04-16 高丽大学校产学协力团 Microfluidic element and its manufacturing method
CN109641210B (en) * 2016-08-12 2021-03-30 高丽大学校产学协力团 Microfluidic device and method for manufacturing the same
US11213821B2 (en) 2016-08-12 2022-01-04 Korea University Research And Business Foundation Microfluidic device and manufacturing method therefor
CN111064446A (en) * 2019-11-18 2020-04-24 常州微泰格电子科技有限公司 Novel SAW packaging method

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