KR100861643B1 - Semiconductor device and method of forming semiconductor device - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided to improve electrical characteristics by forming uniformly a threshold voltage distribution of a memory cell. A semiconductor substrate(102) including an insulating layer(104) is provided. A first conductive layer(106) grains of nano-units is formed on the insulating layer by using an aerosol method. An amorphous silicon layer is formed on the first conductive layer. A second conductive layer(108) is formed by crystallizing the amorphous silicon layer by performing a thermal process using the grains of the first conductive layer as a seed. A third conductive layer(110) having grains of nano-units is formed on the amorphous silicon layer by using the aerosol method.

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and method of forming semiconductor device}Semiconductor device and method of manufacturing semiconductor device

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 및 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a semiconductor device and a device for manufacturing the semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 절연막102 semiconductor substrate 104 insulating film

106 : 제1 도전막 108 : 제2 도전막106: first conductive film 108: second conductive film

110 : 제3 도전막 112 : 유전체막110: third conductive film 112: dielectric film

114 : 제4 도전막114: fourth conductive film

본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것으로, 특히 미세하고 균일한 결정립을 가지는 플로팅 게이트를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of forming a floating gate having fine and uniform grains.

반도체 소자 중 플래시 메모리(flash memory)는 전원이 차단되었을 때 데이터를 보관할 수 있는 불휘발성 메모리 중의 하나이다. 플래시 메모리는 전기적으로 프로그램(program)과 소거(erase)가 가능하며 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요없는 특징이 있다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해서 크게 NOR 플래시 메모리와 NAND 플래시 메모리로 나뉜다. NOR 플래시 메모리는 복수의 워드 라인(word line)이 병렬로 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하여 고속의 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면 NAND 플래시 메모리는 복수의 메모리 셀 트랜지스터(memory cell transistor)가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스(source)와 드레인(drain)에 연결되어 있는 구조로서 고집적 데이터 보관 응용 분야에서 주로 사용된다.Among memory devices, flash memory is one of nonvolatile memories capable of storing data when power is cut off. Flash memory is electrically programmable and erased, and does not require a refresh function to rewrite data at regular intervals. Such flash memory devices are classified into NOR flash memory and NAND flash memory according to the cell structure and operating conditions. NOR flash memory is mainly used in applications that require high-speed operation because a plurality of word lines are connected in parallel and can be programmed and erased at an arbitrary address. NAND flash memory, on the other hand, is a structure in which a plurality of memory cell transistors are connected in series to form one string, and one string is connected to a source and a drain. Mainly used in data archiving applications.

이러한 NAND 플래시 메모리 소자는 반도체 기판 상부에 게이트 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트 등을 적층하여 형성한 뒤 게이트 식각 공정으로 적층막을 패터닝함으로써 형성한다. 이 중에서 플로팅 게이트는 NAND 플래시 메모리 소자의 프로그램/소거 동작에 따라 전하를 저장하고 제거하는 역할을 하는데, NAND 플래시 메모리 소자의 리텐션 특성이나 소거 속도 등에 영향을 주기 때문에 NAND 플래시 메모리 소자의 특성에 많은 영향을 미친다. 통상적으로 플로팅 게이트는 비정질 실리콘을 결정화시킨 폴리 실리콘으로 형성하는데, 결정이 미세하고 균일할수록 메모리 셀의 문턱 전압 분포를 균일하게 할 수 있어 NAND 플래시 메모리 소자의 특성이 향상된다.The NAND flash memory device is formed by stacking a gate insulating film, a floating gate, a dielectric film, a control gate, and the like on a semiconductor substrate, and then patterning the stacked film by a gate etching process. Among these, the floating gate stores and removes charges according to the program / erase operation of the NAND flash memory device. Since the floating gate affects the retention characteristics and the erase speed of the NAND flash memory device, the floating gate has a large number of characteristics. Affect In general, the floating gate is formed of polysilicon in which amorphous silicon is crystallized. The finer and more uniform the crystal, the more uniform the threshold voltage distribution of the memory cell is, which improves the characteristics of the NAND flash memory device.

본 발명은 플로팅 게이트를 형성하기 위하여 비정질 실리콘의 계면에 시 드(seed) 역할을 하는 나노 단위의 결정립을 갖는 폴리 실리콘을 형성한 후 비정질 실리콘에 대해 결정화 공정을 실시하기 때문에, 미세하고 균일한 결정립을 갖는 플로팅 게이트를 형성할 수 있다.According to the present invention, since the polysilicon having nano-crystal grains having a role of seed at the interface of the amorphous silicon is formed to form a floating gate, the crystallization process is performed on the amorphous silicon, so that fine and uniform crystal grains are formed. It is possible to form a floating gate having.

본 발명에 따른 도전막 형성 방법은, 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 절연막 상에 에어로졸법으로 나노 단위의 결정립을 갖는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상부에 비정질 실리콘층을 형성하는 단계 및 상기 제1 도전막의 상기 결정립을 시드로 이용하는 열처리 공정으로 상기 비정질 실리콘층을 결정화하여 제2 도전막을 형성하는 단계를 포함할 수 있다. According to an aspect of the present invention, there is provided a method of forming a conductive substrate, the method comprising: providing a semiconductor substrate having an insulating film; forming a first conductive film having nano grains on the insulating film by an aerosol method; And forming a second conductive film by crystallizing the amorphous silicon layer by forming an amorphous silicon layer and a heat treatment process using the crystal grains of the first conductive film as a seed.

다른 측면에서 본 발명에 따른 도전막 형성 방법은, 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 절연막 상에 에어로졸법으로 나노 단위의 결정립을 갖는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상부에 비정질 실리콘층을 형성하는 단계 및 상기 비정질 실리콘층 상부에 에어로졸법으로 나노 단위의 결정립을 갖는 제3 도전막을 형성하면서, 상기 제1 도전막 및 상기 제3 도전막의 상기 결정립을 시드로 이용하는 열처리 공정으로 상기 비정질 실리콘을 결정화하여 제2 도전막을 형성하는 단계를 포함할 수 있다.In another aspect, a method of forming a conductive film according to the present invention includes providing a semiconductor substrate on which an insulating film is formed, forming a first conductive film having nano grains on the insulating film by an aerosol method, and forming the first conductive film. Forming an amorphous silicon layer on the film and forming a third conductive film having nano-crystal grains by an aerosol method on the amorphous silicon layer, and using the crystal grains of the first conductive film and the third conductive film as seeds. The method may include forming a second conductive layer by crystallizing the amorphous silicon by a heat treatment process.

또 다른 측면에서 본 발명에 따른 도전막 형성 방법은, 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 절연막 상에 에어로졸법으로 나노 단위의 결정립을 갖는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상부에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상부에 에어로졸법으로 나노 단위의 결정립을 갖는 제3 도전막을 형성하는 단계 및 상기 제3 도전막을 형성한 후, 상기 제1 도전막 및 상기 제3 도전막의 상기 결정립을 시드로 이용하는 열처리 공정으로 상기 비정질 실리콘을 결정화하여 제2 도전막을 형성하는 단계를 포함할 수 있다.In another aspect, a method of forming a conductive film according to the present invention includes the steps of providing a semiconductor substrate having an insulating film, forming a first conductive film having nano grains on the insulating film by an aerosol method, and Forming an amorphous silicon layer on the conductive film, forming a third conductive film having nano-crystal grains by an aerosol method on the amorphous silicon layer, and forming the third conductive film, and then forming the first conductive film. And forming a second conductive film by crystallizing the amorphous silicon in a heat treatment process using the crystal grains of the third conductive film as seeds.

상기 에어로졸법은, 노즐을 이용하여 출발 물질을 에어로졸 형태로 분무하는 단계 및 제1 온도에서 화학 기상 증착 방법을 실시하는 단계를 포함할 수 있다. 상기 출발 물질은 실란일 수 있고, 상기 제1 온도는 900~1100℃일 수 있다.The aerosol method may comprise spraying a starting material into an aerosol form using a nozzle and performing a chemical vapor deposition method at a first temperature. The starting material may be silane, and the first temperature may be 900 to 1100 ° C.

본 발명의 반도체 소자의 제조 방법은, 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 절연막 상부에 에어로졸법을 이용하여 나노 단위의 결정립을 갖는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상부에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상부에 에어로졸법을 이용하여 나노 단위의 결정립을 갖는 제3 도전막을 형성하는 단계와, 상기 제1 도전막 및 상기 제3 도전막의 상기 결정립을 시드로 이용하는 열처리 공정으로 상기 비정질 실리콘층을 결정화하여 제2 도전막을 형성하는 단계와, 상기 제3 도전막 상부에 유전체막을 형성하는 단계 및 상기 유전체막 상부에 제4 도전막을 형성하는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device of the present invention includes the steps of providing a semiconductor substrate having an insulating film, forming a first conductive film having nano grains on the insulating film using an aerosol method, and forming the first conductive film. Forming an amorphous silicon layer on the upper surface, forming a third conductive film having nano grains on the amorphous silicon layer by using an aerosol method, and forming the first conductive film and the crystal grains of the third conductive film Forming a second conductive film by crystallizing the amorphous silicon layer by a heat treatment process using a seed; forming a dielectric film on the third conductive film; and forming a fourth conductive film on the dielectric film. can do.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발 명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1e는 도전막 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method of forming a conductive film and a method of manufacturing a semiconductor device using the same.

도 1a를 참조하면, 액티브 영역(도시하지 않음) 및 액티브 영역을 한정하는 소자 분리 영역(도시하지 않음)을 포함하는 반도체 기판(102) 상부에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.Referring to FIG. 1A, a screen oxide (not shown) is formed on a semiconductor substrate 102 including an active region (not shown) and an isolation region defining an active region (not shown). . The screen oxide film prevents damage to the surface of the semiconductor substrate 102 during a well ion implantation process or a threshold voltage ion implantation process performed in a subsequent process. Here, the well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. As a result, a well region (not shown) may be formed in the semiconductor substrate 102, and the well region may be formed in a triple structure.

그리고, 스크린 산화막을 제거한 후 반도체 기판(102) 상부에 절연막(104)을 형성한다. 절연막(104)은 메모리 셀의 프로그램이나 소거 동작을 가능하도록 전하가 이동할 수 있는 터널 절연막 역할을 하며, 산화막으로 형성하는 것이 바람직하다. After the screen oxide film is removed, the insulating film 104 is formed on the semiconductor substrate 102. The insulating film 104 serves as a tunnel insulating film through which charge can move to enable a program or erase operation of the memory cell, and is preferably formed of an oxide film.

도 1b를 참조하면, 절연막(104) 상부에 제1 도전막(106)을 형성한다. 제1 도 전막(106)은 나노 단위의 결정립을 갖는 폴리 실리콘으로 형성하는 것이 바람직하다. 이를 위하여 제1 도전막(106)은, 노즐(nozzle)을 이용하여 출발 물질인 실란(silane)을 에어로졸(aerosol) 형태로 분무하고 900~1100℃의 높은 온도에서 화학 기상 증착 방법(Chemical Vapor Deposition; CMP)을 실시하는 에어로졸법을 이용하여 형성한다. 이로써, 제1 도전막(106)은 10nm 이하의 미세하고 균일한 결정립을 갖는 폴리 실리콘층으로 형성될 수 있다.Referring to FIG. 1B, the first conductive layer 106 is formed on the insulating layer 104. The first conductive film 106 is preferably formed of polysilicon having nano grains. To this end, the first conductive layer 106 is sprayed with a nozzle (silane) as a starting material in the form of an aerosol (aerosol) and chemical vapor deposition method (Chemical Vapor Deposition) at a high temperature of 900 ~ 1100 ℃ It forms using the aerosol method which performs CMP). As a result, the first conductive layer 106 may be formed of a polysilicon layer having fine and uniform grains of 10 nm or less.

도 1c를 참조하면, 제1 도전막(106) 상부에 화학 기상 증착 방법을 이용하여 비정질 실리콘층을 형성한다. 그리고, 상기 비정질 실리콘층을 결정화시켜 도전층을 형성하기 위하여 상기 비정질 실리콘층에 대해 열처리를 실시한다. 이때, 상기 비정질 실리콘층의 하부에 형성된 제1 도전막(106)은 미세하고 균일한 결정립을 포함하고 있기 때문에, 상기 비정질 실리콘층의 계면에 형성된 제1 도전막(106)의 결정립들이 시드(seed)가 되어 상기 비정질 실리콘층이 균일하게 결정화될 수 있다. 이로써, 상기 비정질 실리콘층을 이용하여 막질이 우수한 플로팅 게이트용 제2 도전막(108)을 형성될 수 있다.Referring to FIG. 1C, an amorphous silicon layer is formed on the first conductive layer 106 using a chemical vapor deposition method. Then, the amorphous silicon layer is heat-treated to form a conductive layer by crystallizing the amorphous silicon layer. In this case, since the first conductive film 106 formed under the amorphous silicon layer includes fine and uniform crystal grains, the crystal grains of the first conductive film 106 formed at the interface of the amorphous silicon layer are seeded. ) And the amorphous silicon layer may be uniformly crystallized. As a result, the second conductive layer 108 for the floating gate having excellent film quality may be formed using the amorphous silicon layer.

한편, 비정질 실리콘층을 형성한 후 결정화시키기 위하여 열처리를 할 때 균일한 결정립을 얻기 위하여 열처리하는 온도와 압력 조건을 조절해야 하지만, 열처리 온도와 압력 조건만으로 균일한 결정립을 형성하는 데는 어려움이 있다. 하지만, 비정질 실리콘층 하부에 미세하고 균일한 결정립을 갖는 제1 도전막(106)을 형성한 후 제1 도전막(106)의 결정립을 시드로 하여 비정질 실리콘층을 결정화시키면 더욱 용이하게 막질이 우수한 도전막을 형성할 수 있다.On the other hand, the temperature and pressure conditions to be heat-treated in order to obtain a uniform grain when the heat treatment in order to crystallize after forming the amorphous silicon layer, but it is difficult to form uniform grains only by the heat treatment temperature and pressure conditions. However, after forming the first conductive film 106 having fine and uniform crystal grains under the amorphous silicon layer and crystallizing the amorphous silicon layer by using the crystal grains of the first conductive film 106 as seeds, the film quality is more easily obtained. A conductive film can be formed.

또한, 비정질 실리콘층에 대해 열처리를 실시하여 결정화되는 과정에서, 비정질 실리콘층에는 상변화(transformation)가 발생하기 때문에 이로 인한 기계적 스트레스가 발생한다. 따라서, 비정질 실리콘층과 절연막(104)을 직접 대면하여 형성하면 비정질 실리콘층에서 발생되는 기계적 스트레스가 비정질 실리콘층 하부에 형성된 절연막(104)에 그대로 전달되어 절연막(104)이 손상될 수 있다. 하지만, 비정질 실리콘층과 절연막(104) 사이에 제1 도전막(106)을 형성하게 되면, 비정질 실리콘층에서 발생되는 기계적 스트레스를 제1 도전막(106)이 완화시켜 절연막(104)이 손상되는 것을 방지할 수 있다. 제1 도전막(106)에는 이미 결정립이 형성되어 있기 때문에, 비정질 실리콘층에 대해 열처리를 실시하더라도 제1 도전막(106)은 추가적인 상변화가 발생하지 않아 기계적인 스트레스가 발생되지 않기 때문이다.In addition, in the process of crystallizing by performing heat treatment on the amorphous silicon layer, because the transformation occurs in the amorphous silicon layer due to this mechanical stress occurs. Therefore, when the amorphous silicon layer and the insulating film 104 are directly faced to each other, mechanical stress generated in the amorphous silicon layer may be transferred to the insulating film 104 formed under the amorphous silicon layer, thereby damaging the insulating film 104. However, when the first conductive film 106 is formed between the amorphous silicon layer and the insulating film 104, the mechanical stress generated in the amorphous silicon layer is relieved by the first conductive film 106 to damage the insulating film 104. Can be prevented. Since crystal grains are already formed in the first conductive film 106, even if heat treatment is performed on the amorphous silicon layer, the first conductive film 106 does not generate additional phase change and thus does not generate mechanical stress.

도 1d를 참조하면, 제2 도전막(108) 상부에 제3 도전막(110)을 형성한다. 제3 도전막(110)은 나노 단위의 결정립을 갖는 폴리 실리콘으로 형성하는 것이 바람직하다. 이를 위하여, 제3 도전막(110)은 노즐을 이용하여 출발 물질인 실란을 에어로졸 형태로 분무하고 900~1100℃의 높은 온도에서 화학 기상 증착 방법을 실시하는 에어로졸법을 이용하여 형성한다. 이로써, 제3 도전막(110)은 10nm 이하의 미세하고 균일한 결정립을 갖는 폴리 실리콘층으로 형성될 수 있다.Referring to FIG. 1D, a third conductive layer 110 is formed on the second conductive layer 108. The third conductive film 110 is preferably formed of polysilicon having nano grains. To this end, the third conductive layer 110 is formed by spraying the silane, which is a starting material, in the form of an aerosol using a nozzle, and using aerosol method for performing a chemical vapor deposition method at a high temperature of 900 to 1100 ° C. As a result, the third conductive layer 110 may be formed of a polysilicon layer having fine and uniform crystal grains of 10 nm or less.

한편, 전술한 공정에서 제2 도전막(108)을 형성하기 위하여 실시한 열처리 공정은 제3 도전막(110)을 형성하며 동시에 또는 제3 도전막(110)을 형성한 후 실시할 수도 있다. 이 경우 제1 도전막(106) 및 제3 도전막(110)에 형성된 미세한 결정립이 제2 도전막(108)의 상하부에서 시드 작용을 하기 때문에, 제2 도전막(108) 을 형성할 때 더욱 일정한 결정립을 형성할 수 있다.Meanwhile, the heat treatment process performed to form the second conductive film 108 in the above-described process may be performed at the same time or after the third conductive film 110 is formed. In this case, since the fine crystal grains formed in the first conductive film 106 and the third conductive film 110 seed the upper and lower portions of the second conductive film 108, the second conductive film 108 is further formed when the second conductive film 108 is formed. It can form a constant grain.

이후에, 도면에는 도시하지 않았지만 전술한 공정에서 형성된 적층막들을 패터닝하고 반도체 기판의 일부에 트렌치를 형성한 후 절연 물질을 매립하여 소자 분리막(도시하지 않음)을 형성한다.Subsequently, although not shown in the drawing, the stacked layers formed in the above-described process are patterned, trenches are formed in a portion of the semiconductor substrate, and an isolation material is embedded to form an isolation layer (not shown).

도 1e를 참조하면, 소자 분리막(도시하지 않음)을 포함하는 제3 도전막(110) 상부에 유전체막(112)을 형성한다. 유전체막(112)은 산화막/질화막/산화막의 적층막인 ONO(Oxide/Nitride/Oxide) 구조로 형성하는 것이 바람직하다. 이어서, 유전체막(112) 상부에 콘트롤 게이트용 제4 도전막(114)을 형성한다. 제4 도전막(114)은 폴리 실리콘을 화학 기상 증착법으로 형성하는 것이 바람직하다. Referring to FIG. 1E, a dielectric layer 112 is formed on the third conductive layer 110 including an isolation layer (not shown). The dielectric film 112 is preferably formed in an ONO (Oxide / Nitride / Oxide) structure, which is a laminated film of an oxide film / nitride film / oxide film. Subsequently, a fourth conductive film 114 for the control gate is formed on the dielectric film 112. The fourth conductive film 114 is preferably formed of polysilicon by chemical vapor deposition.

본 발명의 도전막 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법에 따르면, 비정질 실리콘의 계면에 시드 역할을 하는 나노 단위의 결정립을 갖는 폴리 실리콘을 형성한 후 결정화 공정을 실시하기 때문에, 미세하고 균일한 결정립을 갖는 플로팅 게이트를 형성할 수 있다. 이로써 메모리 셀의 문턱 전압 분포가 균일하게 형성될 수 있어서 반도체 소자의 특성이 향상될 수 있다.According to the method for forming a conductive film of the present invention and a method for manufacturing a semiconductor device using the same, a fine and uniform crystallization process is performed after forming polysilicon having nano-crystal grains serving as seeds at the interface of amorphous silicon. A floating gate having crystal grains can be formed. As a result, the threshold voltage distribution of the memory cell may be uniformly formed, thereby improving characteristics of the semiconductor device.

Claims (8)

절연막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having an insulating film formed thereon; 상기 절연막 상에 에어로졸법으로 나노 단위의 결정립을 갖는 제1 도전막을 형성하는 단계;Forming a first conductive film having nano grains on the insulating film by an aerosol method; 상기 제1 도전막 상부에 비정질 실리콘층을 형성하는 단계; 및Forming an amorphous silicon layer on the first conductive layer; And 상기 제1 도전막의 상기 결정립을 시드로 이용하는 열처리 공정으로 상기 비정질 실리콘층을 결정화하여 제2 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And forming a second conductive film by crystallizing the amorphous silicon layer by a heat treatment process using the crystal grains of the first conductive film as seeds. 절연막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having an insulating film formed thereon; 상기 절연막 상에 에어로졸법으로 나노 단위의 결정립을 갖는 제1 도전막을 형성하는 단계;Forming a first conductive film having nano grains on the insulating film by an aerosol method; 상기 제1 도전막 상부에 비정질 실리콘층을 형성하는 단계;Forming an amorphous silicon layer on the first conductive layer; 상기 비정질 실리콘층 상부에 에어로졸법으로 나노 단위의 결정립을 갖는 제3 도전막을 형성하는 단계; 및 Forming a third conductive film having crystal grains in nano units on the amorphous silicon layer by an aerosol method; And 상기 제1 도전막 및 상기 제3 도전막의 상기 결정립을 시드로 이용하는 열처리 공정으로 상기 비정질 실리콘층을 결정화하여 제2 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And forming a second conductive film by crystallizing the amorphous silicon layer by a heat treatment process using the crystal grains of the first conductive film and the third conductive film as seeds. 제1항 또는 제2항에 있어서, 상기 에어로졸법은,The aerosol method according to claim 1 or 2, wherein 노즐을 이용하여 출발 물질을 에어로졸 형태로 분무하는 단계; 및 Spraying the starting material in the form of an aerosol using a nozzle; And 제1 온도에서 화학 기상 증착 방법을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising performing a chemical vapor deposition method at a first temperature. 제3항에 있어서, The method of claim 3, 상기 출발 물질은 실란인 반도체 소자의 제조 방법.And the starting material is silane. 제3항에 있어서, The method of claim 3, 상기 제1 온도는 900~1100℃인 반도체 소자의 제조 방법.The first temperature is a method of manufacturing a semiconductor device is 900 ~ 1100 ℃. 제2항에 있어서,The method of claim 2, 상기 열처리 공정은 상기 제3 도전막을 형성하면서 동시에 실시하는 반도체 소자의 제조 방법.And the heat treatment step is performed while forming the third conductive film. 제2항에 있어서,The method of claim 2, 상기 열처리 공정은 상기 제3 도전막을 형성한 후 실시하는 반도체 소자의 제조 방법.The heat treatment step is performed after the third conductive film is formed. 삭제delete
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