KR100859723B1 - 칼코게나이드층을 갖는 박막 트랜지스터 및 그 제조방법 - Google Patents

칼코게나이드층을 갖는 박막 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명의 박막 트랜지스터는 채널층을 구성하는 비정질상의 칼코게나이드층과, 비정질상의 칼코게나이드층의 양측부에 각각 형성되어 소오스 및 드레인 영역을 구성하는 결정질상의 칼코게나이드층과, 결정질상의 칼코게나이드층에 연결된 소오스 전극 및 드레인 전극과, 비정질상의 칼코게나이드층의 상부 또는 하부에 게이트 절연층을 개재하여 형성된 게이트 전극을 포함한다. 이에 따라, 본 발명은 칼코게나이드층을 광전도층으로 이용하여 광 박막 트랜지스터를 구현하거나, 비정질상의 칼코게나이드층와 결정질상의 칼코게나이드층간의 다이오드 정류 기능을 구비하는 전기 박막 트랜지스터를 구현할 수 있다.

Description

칼코게나이드층을 갖는 박막 트랜지스터 및 그 제조방법{Thin film transistor having chalcogenide layer and fabrication method thereof}
도 1은 일반적인 CMOS 공정을 이용하여 제조되는 박막 트랜지스터 구조의 개념도이다.
도 2는 본 발명에 박막 트랜지스터중 광 박막 트랜지스터의 구성을 설명하기 위하여 도시한 단면도이다.
도 3은 본 발명에 따른 전기 박막 트랜지스터의 개념 및 그 구조를 설명하기 위한 단면도이다.
도 4 및 도 5는 도 3과 같이 결정질상의 칼코게나이드층과 비정질상의 칼코게나이드층이 접촉할 때 접촉 전후의 에너지 밴드 다이어그램을 도시한 도면이다.
도 6은 도 3의 전기 박막 트랜지스터의 다이오드 정류 특성을 도시한 그래프이다.
도 7은 본 발명의 일 예에 의한 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 다른 예에 의한 박막 트랜지스터의 단면도이다.
도 9 내지 도 16은 도 8의 박막 트랜지스터의 실제적인 제조방법을 도시한 단면도들이다.
도 17은 도 16의 박막 트랜지스터를 이용하여 게이트 전압에 따른 드레인 전 류를 도시한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
200: 기판, 205: 칼코게나이드층, 210: 소오스 전극, 215: 드레인 전극, 220: 게이트 절연층, 225: 게이트 전극, 205b: 결정질상의 칼코게나이드층, 205a: 비정질상의 칼코게나이드층
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 칼코게나이드층을 갖는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 박막 트랜지스터는 다양한 용도로 이용된다. 예를 들면, 박막 트랜지스터는 액정 표시 소자나 이미지 센서 등에 이용된다. 박막 트랜지스터는 통상적으로 반도체 공정인 CMOS 공정을 이용하여 제조된다.
도 1은 일반적인 CMOS 공정을 이용하여 제조되는 박막 트랜지스터 구조의 개념도이다.
구체적으로, 불순물이 도핑된 실리콘 기판(100) 위에 비정질상의 실리콘층(105)이 형성되어 있다. 비정질상의 실리콘층(105)의 양측에는 오믹 콘택을 위한 소오스 및 드레인 오믹 콘택부(115, 110)가 형성되어 있다. 오믹 콘택부(115, 110) 는 비정질 실리콘층의 일부에 불순물을 이온주입하여 형성한다. 소오스 및 드레인 오믹 콘택부(115, 110)에는 각각 소오스 전극(125) 및 드레인 전극(120)이 형성되어 있다. 비정질 실리콘층(105), 오믹 콘택부(115, 110), 소오스 및 드레인 전극(125, 120) 상에 게이트 절연층(130)이 형성되어 있다. 게이트 절연층(130)은 실리콘 산화층을 이용하여 형성한다. 게이트 절연층(130) 상에는 금속층을 이용하여 게이트 전극(135)이 형성되어 있다.
그런데, 도 1의 박막 트랜지스터를 포토 박막 트랜지스터로 이용할 경우, 비정질상 실리콘층(105)이 광에 대해 반응하는 광전도도가 낮아 성능이 좋지 못한 단점이 있다. 도 1의 박막 트랜지스터는 CMOS 공정을 이용하여 제조하기 때문에, 고온, 예컨대 500 내지 1000℃ 정도의 제조 공정을 요구한다.
더욱이, 도 1의 CMOS 공정을 이용하여 제조되는 박막 트랜지스터는 고가의 실리콘 기판을 사용하여야 하고, 오믹 콘택부(115, 110)를 형성하기 위한 이온 주입 공정을 절대적으로 필요로 한다. 이에 따라, 도 1의 CMOS 공정을 채용한 박막 트랜지스터의 제조 비용은 매우 높아지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 광전도 효율이 우수한 칼코게나이드층을 갖는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 광전도 효율이 우수한 칼코게나이드층을 이용하고, 고온 및 고가의 CMOS 제조 공정을 이용하지 않고 제조할 수 있는 박막 트랜지스터의 제조방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 박막 트랜지스터는 채널층을 구성하는 비정질상의 칼코게나이드층과, 비정질상의 칼코게나이드층의 양측부에 각각 형성되어 소오스 및 드레인 영역을 구성하는 결정질상의 칼코게나이드층을 포함한다. 더하여, 본 발명의 박막 트랜지스터는 비정질상의 칼코게나이드층의 양측부에 소오스 및 드레인 영역을 구성하는 결정질상의 칼코게나이드층에 연결된 소오스 전극 및 드레인 전극과, 채널층을 구성하는 비정질상의 칼코게나이드층의 상부 또는 하부에 게이트 절연층을 개재하여 형성된 게이트 전극을 포함한다.
또한, 본 발명의 다른 예에 의한 박막 트랜지스터는 비정질상의 칼코게나이드층으로 구성된 채널층과, 채널층의 양측부에 각각 결정질상의 칼코게나이드층으로 구성된 소오스 영역 및 드레인 영역을 포함한다. 더하여, 본 발명의 박막 트랜지스터는 비정질상의 칼코게나이드층의 양측부에 형성된 상기 소오스 및 드레인 영역에 각각 연결된 소오스 전극 및 드레인 전극과, 채널층의 상부 또는 하부에 게이트 절연층을 개재하여 형성된 게이트 전극을 포함하여 이루어진다.
본 발명의 박막 트랜지스터는 전기 박막 트랜지스터를 포함하고, 전기 박막 트랜지스터는 서로 간의 전위 장벽에 의해 다이오드 정류 기능을 갖는 결정질상의 칼코게나이드층과 비정질상의 칼코게나이드층과, 소오스 전극 및 드레인 전극을 포함하여 이루어진다.
본 발명의 박막 트랜지스터는 광 박막 트랜지스터를 포함하고, 광 박막 트랜지스터는 광을 흡수하여 광전류를 발생시키는 광전도층으로써 채널층과 소오스 영역 및 드레인 영역을 구성하는 칼코게나이드층과, 게이트 절연층과, 광전류의 온오프를 수행하는 게이트 전극과, 소오스 전극 및 드레인 전극을 포함하여 이루어진다.
상술한 다른 기술적 과제를 달성하기 위하여, 본 발명의 박막 트랜지스터의 제조방법은 채널층을 구성하는 비정질상의 칼코게나이드층을 형성하는 것을 포함한다. 비정질상의 칼코게나이드층의 양측부를 상변화시켜 소오스 및 드레인 영역을 구성하는 결정질상의 칼코게나이드층을 형성한다. 비정질상의 칼코게나이드층의 양측부의 상기 소오스 및 드레인 영역을 구성하는 상기 결정질상의 칼코게나이드층에 소오스 전극 및 드레인 전극을 형성한다. 상기 채널층을 구성하는 비정질상의 칼코게나이드층의 상부 또는 하부에 게이트 절연층을 개재하여 게이트 전극을 형성한다.
이상과 같이 본 발명은 칼코게나이드층을 광전도층으로 이용하여 광 박막 트랜지스터를 구현하거나, 비정질상의 칼코게나이드층와 결정질상의 칼코게나이드층간의 다이오드 정류 기능을 구비하는 전기 박막 트랜지스터를 구현할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막(층) 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
본 발명자들은 정보저장 분야에서 활발하게 혹은 차세대 비휘발성 메모리 소 자의 소재로 사용될 수 있는 칼코게나이드(CHALCOGENIDE)층을 박막 트랜지스터의 채널층, 광전도층, 소오스 및 드레인 영역으로 이용한다. 칼코게나이드층의 예로 GeTe-Sb2Te3층(Ge2Sb2Te5, 이하, "GST층"으로 칭함)을 이용한다. GST층을 칼코게나이드층의 한 예를 들었으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명에 이용되는 칼코게나이드층은 높은 효율의 광전도성을 가져 광 박막 트랜지스터(Photo TFT)의 광전도층으로 이용할 수 있다. 더하여, 본 발명의 칼코게나이드층은 레이저 혹은 열에너지에 의해 비정질상(Amorphous)에서 결정질상(Crystalline) 및 결정질상에서 비정질상으로의 상변화가 가능하다. 이에 따라, 본 발명은 비정질상의 칼코게나이드층과 결정질상의 칼코게나이드층의 전하 농도 차이로 발생하는 전위 장벽을 이용하여 다이오드 정류(diode rectifying) 기능을 갖는 전기 박막 트랜지스터(electric TFT)를 구성할 수 있다. 결과적으로, 본 발명은 칼코게나이드층을 이용하여 광 박막 트랜지스터 또는 전기 박막 트랜지스터를 모두 포함할 수 있는 박막 트랜지스터를 구성한다. 물론, 본 발명의 박막 트랜지스터는 유리 기판 상에 저가 및 저온 공정으로 형성할 수 있다.
도 2는 본 발명에 박막 트랜지스터중 광 박막 트랜지스터의 구성을 설명하기 위하여 도시한 단면도이다.
구체적으로, 기판(200), 예컨대 유리 기판 상에 광전도층(optical conductive layer, OCL) 역할을 수행하는 칼코게나이드층(205)이 형성되어 있다. 유리 기판은 후에 설명되는 구성 요소들이 고온 공정이 필요 없는 소재들로 구성되 어 있기 때문에 저온 공정 기판으로 적합하다. 유리 기판은 광에 대해 투명하기 때문에 광을 이용한 소자 제작에 적절하다.
칼코게나이드층(205)은 광전도 효율이 매우 우수하며, GST층으로 구성하는 것이 바람직하다. 칼코게나이드층(205)은 광에 대해 반응하고 광을 흡수하여 광전류를 발생시키는 광전도층이다. 칼코게나이드층(205)은 가해지는 레이저 혹은 열에너지의 크기나 시간에 따라 비정질상에서 결정질상 또는 결정질상에서 비정질상으로의 상변화가 가능한 박막이다. 도 2의 칼코게나이드층(205)은 초기증착 된 비정질상의 박막을 이용하는 것이 바람직하다.
칼코게나이드층(205)과 연결되어 기판(200) 상에는 각각 소오스 전극(210) 및 드레인 전극(215)이 형성되어 있다. 소오스 전극(210) 및 드레인 전극(215)은 금속층, 예컨대 금층이나 알루미늄층으로 구성한다. 소오스 전극(210) 및 드레인 전극(215)은 칼코게나이드층(205)에서 광을 흡수하여 발생한 광전류의 전기적 도통을 위한 것이다.
칼코게나이드층(205) 상에는 게이트 절연층(220)이 형성되어 있다. 게이트 절연층(220)은 칼코게나이드계 절연층, 예컨대 As2S3층이나, 유기물인 고분자 PMMA막, 실리콘 산화층, 실리콘 절연층 등으로 구성한다. 게이트 절연층(220)을 구성하는 유기물 고분자 PMMA(poly methyl methacrylate)층은 투명한 막질이다. 게이트 절연층(220)은 칼코게나이드층(205)과의 좋은 접촉을 유지하고, 제조 공정중에 칼코게나이드층(205)의 성질을 변화시키지 않는 역할을 수행한다.
게이트 절연층(220) 상에는 칼코게나이드층(205)에 흐르는 광전류의 온오프 시키는 역할을 수행하는 게이트 전극(225)이 형성되어 있다. 게이트 전극(225)은 금속층, 예컨대 금층, 알루미늄층 또는 크롬층으로 구성된다. 게이트 전극(225)이나 소오스 전극(210) 및 드레인 전극(215)을 구성하는 금속층은 투명하지 않으나, 투명한 금속층을 사용할 수 도 있다. 도 2에서는, 게이트 절연층(220) 및 게이트 전극(225)이 칼코게나이드층(205)의 상부에 형성되는 상부 게이트 형태이나, 게이트 절연층(220) 및 게이트 전극(225)이 칼코게나이드층(205)의 하부에 형성되는 하부 게이트 형태로 구성할 수 도 있다.
앞서 설명한 도 2의 박막 트랜지스터는 칼코게나이드층(205)을 이용한 스위칭 기능을 갖는 광 박막 트랜지스터이나, 다이오드 정류 기능을 갖는 전기 박막 트랜지스터에 대하여는 설명되어 있지 않다. 이하에서는, 광 박막 트랜지스터에 더하여, 칼코게나이드층(205)을 이용하여 다이오드 정류 기능을 갖는 박막 트랜지스터, 즉, 전기 박막 트랜지스터가 더 포함된 박막 트랜지스터 구조 및 그 형성 방법에 보다 자세하게 설명한다.
도 3은 본 발명에 따른 전기 박막 트랜지스터의 개념 및 그 구조를 설명하기 위한 단면도이다. 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 기판(200), 예컨대 유리 기판 상에 결정질상의 칼코게나이드층(205b) 및 비정질상의 칼코게나이드층(205a)을 포함하는 칼코게나이드층(205)이 형성되어 있다. 즉, 칼코게나이드층(205)은 일측에 결정상의 칼코게나이드층(205b)이 형성되어 있고, 타측에 비정질상의 칼코게나이드층(205a)이 형성되어 있다. 결 정상의 칼코게나이드층(205b)은 기판(200) 상에 비정질상의 칼코게나이드층을 형성한 후, 불순물 이온주입이 아닌 레이저나 열에너지를 이용하여 상변화시켜 형성한다. 결정상의 칼코게나이드층(205b) 및 비정질상의 칼코게나이드층(205a)에는 각각 소오스 전극(210) 및 드레인 전극(215)이 형성되어 있다.
이와 같이 본 발명에 따른 전기 박막 트랜지스터는 결정질상의 칼코게나이드층(205b) 및 비정질상의 칼코게나이드층(205a)이 접해 있는 구조이며, 결정질상의 칼코게나이드층(205b) 및 비정질상의 칼코게나이드층(205a)간의 전위 장벽에 의해 발생하는 다이오드 정류 기능을 구비한다. 이에 대하여는 후술한다.
도 4 및 도 5는 도 3과 같이 결정질상의 칼코게나이드층과 비정질상의 칼코게나이드층이 접촉할 때 접촉 전후의 에너지 밴드 다이어그램을 도시한 도면이다.
도 4를 참조하면, 도 4의 좌측은 결정질상의 칼코게나이드층이며, 우측은 비정질상의 칼코게나이드층의 에너지 밴드 다이어그램이다. 칼코게나이드층, 즉 GST층은 원자 구조로 인해 p형 반도체만이 가능하다. p형의 다수 전하는 비정질상에서는 고립전자쌍 상태(Lone pair electron state)에 의해 좌우된다. 비정질상의 칼코게나이드층은 고립전자쌍 상태로 인한 p형 반도체 특성을 나타낸다. 비정질상의 칼코게나이드층의 페르미 레벨(Fermi Level, Ef)은 진성 레벨(intrinsic level, Ei)에 가까운 p형 반도체 형태이고, 진성 레벨(Ei)과 페르미 레벨(Ef)간의 전하 농도차(캐리어 농도차)는 Φp2로써 작은 값을 갖는다. 비정질상의 칼코게나이드층의 가전자대(Ev) 및 전도대(Ec)간의 밴드갭(Egp2)은 0.7eV이다.
그리고, 결정질상의 칼코게나이드층의 경우 비정질상에서의 고립전자쌍 상태 는 사라지며 주기적인 결정상 원자구조에서 발생하는 텅빈 상태(vacancy state)에 의해 발생하는 다수 전하에 의해 p형 반도체 특성을 나타낸다. 결정질상의 칼코게나이드층은 텅빈 상태에 의해 전하 농도가 크게 된다. 결정질상의 칼코게나이드층의 페르미 준위(Fermi Level, Ef)는 가전자대(Ev) 근처까지 이동되어, 진성 레벨(Ei)과 페르미 레벨(Ef)간의 전하 농도차(캐리어 농도차)는 Φp1로써 큰 값을 갖는다. 결정상 및 비정질상의 칼코게나이드 물질층의 가전자대(Ev) 및 전도대(Ec)간의 밴드갭(Egp1)은 각각 0.5eV이다. 도 4에서, ΠP1 및 Ωp1은 결정질상의 일함수 및 전자친화력이며, ΠP2 및 Ωp2은 비정질상의 일함수 및 전자친화력이다.
도 5를 참조하면, 도 5는 도 3과 같이 결정질상의 칼코게나이드층(205b)과 비정질상의 칼코게나이드층(205a)이 접촉할 때의 에너지 밴드 다이어그램이다. 도 4와 같은 구조를 가질 경우, 전위 장벽(potential barrier, X)은 다음의 수학식과 같이 주어진다.
X=(ΔEgp/2) + KbTln(P1/P2) - ΔΦp
여기서, ΔEgp는 Egp2-Egp1이며, ΔΦp는 Φp2-Φp1이고, P1 및 P2는 캐리어 농도이고, T는 절대 온도이고, Kb는 볼쯔만 상수이다.
도 5와 같이, 도 3의 구조를 갖는 박막 트랜지스터에 있어서 다수 전하인 홀의 경우 전위 장벽(X)이 발생하여 다이오드 정류 기능을 가지게 할 수 있다. 도 3의 구조에서 있어서 전자의 경우는 전위장벽이 높지 않아 다소 노이즈 전류가 발생할 수 있다. 도 5에서, Efi는 비정질상 및 결정질상의 칼코게나이드층의 진성 레벨 을 연결한 라인이고, eΦp는 결정질상의 칼코게나이드층에서 페르미 레벨과 Efi간의 전위차를 나타낸 것이다.
도 6은 도 3의 전기 박막 트랜지스터의 다이오드 정류 특성을 도시한 그래프이다.
구체적으로, 도 3은 도 3에 도시한 전기 박막 트랜지스터를 이용하여 다이오드 정류 특성을 측정한 그래프이다. c, b 및 a는 각각 결정질상의 칼코게나이드 물질층의 저항이 100Kohm, 10Kohm, 및 2.5Kohm임을 나타낸다. 도 6에 도시한 바와 같이 결정질상의 칼코게나이드층의 저항이 다를 때 다이오드 정류 특성 곡선의 차이가 나타난다. 특히, 결정질상의 칼코게나이드층의 저항이 줄어들수록 다이오드 정류 특성이 선명하게 발생함을 알 수 있다. 이로부터, 도 6과 같은 다이오드 정류 특성 곡선은 도 3의 칼코게나이드층이 어느 정도로 완벽하게 결정질상과 비정질상으로 나뉘는가에 따라 좋은 결과를 얻을 수 있다.
도 7은 본 발명의 일 예에 의한 박막 트랜지스터의 단면도이다.
구체적으로, 본 발명의 박막 트랜지스터는 앞서의 광 박막 트랜지스터 구조에 더하여 다이오드 정류 기능을 갖는 전기 박막 트랜지스터를 포함한다. 도 7은 상부 게이트형 박막 트랜지스터이다.
다시 도 7을 참조하면, 기판(200), 예컨대 유리 기판 상에 채널층(CH)을 구성하는 비정질상의 칼코게나이드층(205a)이 형성되어 있다. 비정질상의 칼코게나이드층(205a)의 양측부에 각각 형성되어 소오스 영역(S) 및 드레인 영역(D)을 구성하는 결정질상의 칼코게나이드층(205b)이 형성되어 있다. 따라서, 기판(200) 상에 비 정질상의 칼코게나이드층(205a) 및 결정질상의 칼코게나이드층(205b)을 포함하는 칼코게나이드층(205)이 형성되어 있다. 결정질상의 칼코게나이드층(205b)은 비정질상의 칼코게나이드층(205a)을 형성한 후, 불순물 이온주입이 아닌 레이저나 열에너지를 가하여 비정질상의 칼코게나이드층(205a)을 상변화시켜 형성한다.
비정질상의 칼코게나이드층(205a)의 양측부에 소오스 영역(S)및 드레인 영역(D)을 구성하는 결정질상의 칼코게나이드층(205b)에 연결된 소오스 전극(210) 및 드레인 전극(215)이 형성되어 있다. 채널층(CH)을 구성하는 비정질상의 칼코게나이드층(205a)의 상부에 게이트 절연층(220)을 개재하여 게이트 전극(225)이 형성되어 있다.
소오스 전극(210), 드레인 전극(215), 게이트 절연층(220) 및 게이트 전극(225)은 도 2와 동일한 막질을 이용하여 구성한다. 도 7의 박막 트랜지스터는 도 2에서 설명한 바와 같이 광 박막 트랜지스터를 포함한다. 즉, 도 7의 박막 트랜지스터에서, 채널층(CH)과 소오스 영역(S) 및 드레인 영역(D)을 구성하는 칼코게나이드층(205)은 광을 흡수하여 광전류를 발생시키는 광전도층이고, 게이트 전극(225)은 광전류의 온오프를 수행하는 광 박막 트랜지스터를 포함한다.
그리고, 도 7의 박막 트랜지스터는 도 3 내지 도 6에서 설명한 바와 같이 다이오드 정류 기능을 갖는 전기 박막 트랜지스터를 포함한다. 즉, 도 7의 박막 트랜지스터는 비정질상의 칼코게나이드층(205a)의 고립전자쌍 상태와 결정질상의 칼코게나이드층(205b)의 텅빈 상태에서 발생하는 전하 농도 차이로 인한 전위 장벽에 따라 다이오드 정류 기능을 갖는 전기 박막 트랜지스터를 포함한다.
도 8은 본 발명의 다른 예에 의한 박막 트랜지스터의 단면도이다.
구체적으로, 도 8의 박막 트랜지스터는 하부 게이트형으로써 게이트 절연층(225) 및 게이트 전극(220)이 칼코게나이드층(205)의 하부에 형성된 것을 제외하고는 도 7과 동일하다. 도 8에서, 도 7과 동일한 참조번호는 동일한 부재를 나타낸다.
기판(200), 예컨대 유리 기판 상에 게이트 전극(220)이 형성되어 있다. 게이트 전극(220)의 상부 및 기판(200) 상에 게이트 절연층(225)이 형성되어 있다. 게이트 전극(220) 상부의 게이트 절연층(225) 상에 채널층(CH)을 구성하는 비정질상의 칼코게나이드층(205a)이 형성되어 있다. 비정질상의 칼코게나이드층(205a)의 양측부에 각각 형성되어 소오스 영역(S) 및 드레인 영역(D)을 구성하는 결정질상의 칼코게나이드층(205b)이 형성되어 있다.
결정질상의 칼코게나이드층(205b)은 비정질상의 칼코게나이드층(205a)을 형성한 후, 불순물 이온주입이 아닌 레이저나 열에너지를 이용하여 상변화시켜 형성한다. 비정질상의 칼코게나이드층(205a)의 양측부에 소오스 영역(S) 및 드레인 영역(D)을 구성하는 결정질상의 칼코게나이드층(205b)에 연결된 소오스 전극(210) 및 드레인 전극(215)이 형성되어 있다.
도 9 내지 도 16은 도 8의 박막 트랜지스터의 실제적인 제조방법을 도시한 단면도들이다.
구체적으로, 기판(200), 예컨대 유리 기판 상에 게이트 전극용 금속층(202)을 형성한다. 본 실시예에서는 게이트 전극용 금속층(202)으로 10nm의 크롬층과 300nm의 알루미늄층의 이중층으로 형성한다. 게이트 전극용 금속층(202)은 스퍼터링방법을 이용하여 형성한다(도 9). 게이트 전극용 금속층(202)을 포토리소그래피공정으로 패터닝하여 게이트 전극(220)을 형성한다. 이에 따라, 하부 게이트 형태의 게이트 전극(220)이 완성된다. 게이트 전극(220)의 폭은 30㎛으로 형성한다(도 10).
게이트 전극(220) 및 기판(200) 상에 게이트 절연층(225)을 형성한다. 게이트 절연층(225)은 앞서 설명한 막질들이 이용할 수 있으나, 본 실시예에서는 실리콘 산화층을 이용한다. 실리콘 산화층은 PECVD방법으로 형성한다. 게이트 절연층(225)은 200nm의 두께로 형성한다(도 11). 게이트 절연층(225) 상에 비정질상의 초기 칼코게나이드층(204)을 형성한다. 초기 칼코게나이드층(204)은 GST층으로 형성하며, 스퍼터링방법으로 형성한다(도 12).
초기 칼코게나이드층(204)을 패터닝하여, 게이트 전극(220) 상의 게이트 절연층(225) 상에 비정질상의 칼코게나이드층(205a)을 형성한다. 칼코게나이드층(204)의 패터닝은 포토리소그래피 공정 및 습식 식각 공정을 이용하여 수행한다(도 13).
비정질상의 칼코게나이드층(205)의 양측부를 레이저로 조사하여 결정질상의 칼코게나이드층(205b)을 형성한다. 이에 따라, 게이트 전극 상부의 게이트 절연층(225) 상에 비정질상의 칼코게나이드층(205a) 및 결정질의 칼코게나이드층(205b)으로 칼코게나이드층(205)이 형성된다. 특히, 게이트 전극(220) 상에 비정질상의 칼코게나이드층(205a)으로 채널층(CH)이 형성되고, 비정질상의 칼코게나이드 층(205a)의 양측에 결정질의 칼코게나이드층(205b)으로 소오스 영역(S) 및 드레인 영역(D)이 형성된다(도 14).
칼코게나이드층(205) 및 게이트 절연층(225) 상에 소오스 전극 및 드레인 전극용 금속층(208), 예컨대 금층을 형성한다. 즉, 칼코게나이드층(205) 및 게이트 절연층(225)이 형성된 기판(200)의 전면에 금속층(208)을 형성한다. 소오스 및 드레인 전극용 금속층은 앞서 설명한 바와 같으며, 증착법(evaporation)을 이용하여 형성한다(도 15). 소오스 전극 및 드레인 전극용 금속층(208)을 패터닝하여 비정질상의 칼코게나이드층(205a)의 양측부에 형성된 결정질상의 칼코게나이드층(205b) 상에 소오스 전극(210) 및 드레인 전극(215)을 형성하여 박막 트랜지스터를 완성한다(도 16).
도 17은 도 16의 박막 트랜지스터를 이용하여 게이트 전압에 따른 드레인 전류를 도시한 그래프이다.
구체적으로, 도 17의 참조번호 c 및 d는 드레인 전압이 -14V 및 0V이다. 도 17에 도시된 바와 같이, 게이트 전압이 양의 값을 가지면 증가할 때는 게이트 전압에 따라 드레인 전류가 증가하고, 음의 갑을 가지면서 감소할 때 드레인 전류가 감소하는 전형적인 다이오드 정류 특성 곡선이다. 이를 통해, 본 발명의 박막 트랜지스터는 다이오드 정류 기능을 가짐을 알 수 있다.
상술한 바와 같이 본 발명의 박막 트랜지스터는 광전도 효율이 우수한 주기율표 상의 칼코게나이드 계열의 원소를 포함하는 칼코게나이드층을 광전도층으로 이용할 수 있고, 비정질상의 칼코게나이드층의 고립전자쌍 상태와 결정질상의 칼코게나이드층의 텅빈 상태를 이용하여 다이오드 정류 기능을 구비하여 광 박막 트랜지스터나 전기 박막 트랜지스터를 구성할 수 있다.
본 발명은 고가의 실리콘 기판이 아닌 유리 기판을 이용하여 저가로 박막 트랜지스터를 제조할 수 있다. 더욱이, 본 발명은 유리 기판을 이용하여 저온 공정이 가능하고, CMOS 공정을 이용하지 않고 오믹 콘택부를 형성하기 위한 이온 주입도 필요 없어 저가로 박막 트랜지스터를 제조할 수 있다.
또한, 본 발명은 칼코게나이드층을 이용하여 광 박막 트랜지스터 및 전기 박막 트랜지스터를 구성할 수 있기 때문에, 소형화 및 저렴화된 박막 트랜지스터를 이용하는 모든 소자에 활용할 수 있다.

Claims (12)

  1. 채널층을 구성하는 비정질상의 칼코게나이드층;
    상기 비정질상의 칼코게나이드층의 양측부에 각각 형성되어 소오스 및 드레인 영역을 구성하는 결정질상의 칼코게나이드층;
    상기 비정질상의 칼코게나이드층의 양측부에 상기 소오스 및 드레인 영역을 구성하는 상기 결정질상의 칼코게나이드층에 연결된 소오스 전극 및 드레인 전극; 및
    상기 채널층을 구성하는 비정질상의 칼코게나이드층의 상부 또는 하부에 게이트 절연층을 개재하여 형성된 게이트 전극을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 채널층과 소오스 및 드레인 영역을 구성하는 칼코게나이드층은 GST층인 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 박막 트랜지스터는 전기 박막 트랜지스터를 포함하고, 상기 전기 박막 트랜지스터는 서로 간의 전위 장벽에 의해 다이오드 정류 기능을 갖는 상기 결정질상의 칼코게나이드층과 상기 비정질상의 칼코게나이드층과, 상기 소오스 전극 및 드레인 전극을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 박막 트랜지스터는 광 박막 트랜지스터를 포함하고, 상기 광 박막 트랜지스터는 광을 흡수하여 광전류를 발생시키는 광전도층으로써 상기 채널층과 소오스 및 드레인 영역을 구성하는 칼코게나이드층과, 상기 게이트 절연층과, 상기 광전류의 온오프를 수행하는 상기 게이트 전극과, 상기 소오스 전극 및 드레인 전극을 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 비정질상의 칼코게나이드층은 유리 기판 상에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 비정질상의 칼코게나이드층으로 구성된 채널층;
    상기 채널층의 양측부에 각각 결정질상의 칼코게나이드층으로 구성된 소오스 영역 및 드레인 영역;
    상기 비정질상의 칼코게나이드층의 양측부에 형성된 상기 소오스 및 드레인 영역에 각각 연결된 소오스 전극 및 드레인 전극; 및
    상기 채널층의 상부 또는 하부에 게이트 절연층을 개재하여 형성된 게이트 전극을 포함하여 이루어지고,
    광을 흡수하여 광전류를 발생시키는 광전도층으로써 상기 채널층과 소오스 및 드레인 영역을 구성하는 칼코게나이드층과, 상기 게이트 절연층과, 상기 광전류의 온오프를 수행하는 상기 게이트 전극과, 상기 소오스 전극 및 드레인 전극을 포함하여 광 박막 트랜지스터를 구성하고,
    서로 간의 전위 장벽에 의해 다이오드 정류 기능을 갖는 상기 결정질상의 칼코게나이드층과 상기 비정질상의 칼코게나이드층과, 상기 소오스 전극 및 드레인 전극을 포함하여 전기 박막 트랜지스터를 구성하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서, 상기 채널층과 소오스 및 드레인 영역을 구성하는 비정질 및 결정질의 칼코게나이드층은 GST층인 것을 특징으로 하는 박막 트랜지스터.
  8. 제6항에 있어서, 상기 전위 장벽은 상기 소오스 영역과 드레인 영역을 구성하는 결정질상의 칼코게나이드층의 텅빈 상태와 채널층을 구성하는 비정질상의 칼코게나이드층의 고립전자쌍 상태에 의한 전하 농도 차이에 의한 것인 것을 특징으로 하는 박막 트랜지스터.
  9. 채널층을 구성하는 비정질상의 칼코게나이드층을 형성하는 단계;
    상기 비정질상의 칼코게나이드층의 양측부를 상변화시켜 소오스 및 드레인 영역을 구성하는 결정질상의 칼코게나이드층을 형성하는 단계;
    상기 비정질상의 칼코게나이드층의 양측부의 상기 소오스 및 드레인 영역을 구성하는 상기 결정질상의 칼코게나이드층에 소오스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 채널층을 구성하는 비정질상의 칼코게나이드층의 상부 또는 하부에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제9항에 있어서, 상기 비정질상의 칼코게나이드층은 유리 기판 상부에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제9항에 있어서, 상기 채널층과 소오스 및 드레인 영역을 구성하는 비정질 및 결정질의 칼코게나이드층은 GST층으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제9항에 있어서, 상기 결정질상의 칼코게나이드층은 상기 비정질상의 칼코게나이드층의 양측부에 레이저나 열에너지를 가하여 수행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101439934B1 (ko) * 2013-04-29 2014-09-16 연세대학교 산학협력단 칼코지나이드 박막 트랜지스터 및 그 제조방법
KR101948602B1 (ko) 2017-10-25 2019-02-15 고려대학교 산학협력단 전이금속 칼코겐 화합물 및 유기 화합물의 하이브리드 구조를 포함하는 나노소자 및 그것의 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110099422A (ko) 2010-03-02 2011-09-08 삼성전자주식회사 박막 트랜지스터 및 이의 제조 방법
KR102326370B1 (ko) * 2015-06-02 2021-11-16 삼성디스플레이 주식회사 액정 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01183164A (ja) * 1988-01-18 1989-07-20 Fujitsu Ltd 高電子移動度電界効果型トランジスタ
KR20050007120A (ko) * 2003-07-10 2005-01-17 인터내셔널 비지네스 머신즈 코포레이션 칼코겐화물 막의 용액 증착법
KR20070046687A (ko) * 2005-10-31 2007-05-03 한국전자통신연구원 칼코게나이드계 원소를 포함하는 광전도층을 가지는 포토박막트랜지스터 및 이를 이용한 이미지 센서의 단위 셀

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01183164A (ja) * 1988-01-18 1989-07-20 Fujitsu Ltd 高電子移動度電界効果型トランジスタ
KR20050007120A (ko) * 2003-07-10 2005-01-17 인터내셔널 비지네스 머신즈 코포레이션 칼코겐화물 막의 용액 증착법
KR20070046687A (ko) * 2005-10-31 2007-05-03 한국전자통신연구원 칼코게나이드계 원소를 포함하는 광전도층을 가지는 포토박막트랜지스터 및 이를 이용한 이미지 센서의 단위 셀

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101439934B1 (ko) * 2013-04-29 2014-09-16 연세대학교 산학협력단 칼코지나이드 박막 트랜지스터 및 그 제조방법
KR101948602B1 (ko) 2017-10-25 2019-02-15 고려대학교 산학협력단 전이금속 칼코겐 화합물 및 유기 화합물의 하이브리드 구조를 포함하는 나노소자 및 그것의 제조 방법

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