KR100858921B1 - Semiconductor test system and the method thereof - Google Patents

Semiconductor test system and the method thereof Download PDF

Info

Publication number
KR100858921B1
KR100858921B1 KR1020070028160A KR20070028160A KR100858921B1 KR 100858921 B1 KR100858921 B1 KR 100858921B1 KR 1020070028160 A KR1020070028160 A KR 1020070028160A KR 20070028160 A KR20070028160 A KR 20070028160A KR 100858921 B1 KR100858921 B1 KR 100858921B1
Authority
KR
South Korea
Prior art keywords
fail
under test
device under
output
address
Prior art date
Application number
KR1020070028160A
Other languages
Korean (ko)
Other versions
KR20070115593A (en
Inventor
아키라 시미즈
Original Assignee
요코가와 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요코가와 덴키 가부시키가이샤 filed Critical 요코가와 덴키 가부시키가이샤
Publication of KR20070115593A publication Critical patent/KR20070115593A/en
Application granted granted Critical
Publication of KR100858921B1 publication Critical patent/KR100858921B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은, 시험 시간을 단축하고, 스루풋의 향상을 도모할 수 있는 반도체 집적 회로 시험장치 및 그 방법을 제공하는 것을 과제로 한다.

상기 과제를 해결하기 위하여, 본 발명에서는 복수개의 피시험 대상 디바이스에 시험 패턴을 인가하여 시험을 행하는 반도체 집적 회로 시험 장치로서, 상기 복수개의 피시험 대상 디바이스의 핀에 대해서, 인가된 시험 패턴에 따라 상기 핀으로부터 출력되는 출력 데이터와 소정의 기대값을 비교함으로써, 상기 출력 데이터에 대한 패스/페일 판정을 행하는 판정 수단과, 각 피시험 대상 디바이스의 핀에 대응하여, 상기 판정 수단에 의한 패스/페일 판정 결과를 개별적으로 기억하는 판정 결과 기억 수단과, 상기 판정 수단에 있어서, 상기 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대해서 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 판정 결과 기록 제어 수단을 구비한다.

Figure R1020070028160

반도체, 시험 시간, 출력 핀, 비교, 스루풋, 패턴 발생, 카운터

An object of this invention is to provide the semiconductor integrated circuit test apparatus and its method which can shorten test time and can improve the throughput.

MEANS TO SOLVE THE PROBLEM In order to solve the said subject, in this invention, it is a semiconductor integrated circuit test apparatus which performs a test by applying a test pattern to a some test subject device, Comprising: According to the test pattern applied to the pin of the said test subject device. Determination means for performing a pass / fail determination on the output data by comparing output data output from the pin with a predetermined expected value, and a pass / fail by the determination means corresponding to the pin of each device under test. Judgment result storage means for storing the judgment result individually, and in the judging means, when one or more of the output data are determined to be 'fail', the pins of the device under test with respect to the judging result storage means are determined. And determination result recording control means for instructing to store a corresponding pass / fail determination result. .

Figure R1020070028160

Semiconductors, Test Time, Output Pins, Comparison, Throughput, Pattern Generation, Counter

Description

반도체 집적 회로 시험 장치 및 방법{SEMICONDUCTOR TEST SYSTEM AND THE METHOD THEREOF}Semiconductor integrated circuit test apparatus and method {SEMICONDUCTOR TEST SYSTEM AND THE METHOD THEREOF}

도 1은 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 구성 블록도이다.1 is a block diagram illustrating a semiconductor integrated circuit test apparatus according to an exemplary embodiment of the present invention.

도 2는 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 동작을 나타낸 타이밍 챠트도이다.2 is a timing chart illustrating an operation of a semiconductor integrated circuit test apparatus according to an embodiment of the present invention.

도 3은 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치에 의한 패스/페일 판정 결과의 집계 결과를 나타낸 설명도이다.3 is an explanatory diagram showing an aggregation result of a pass / fail determination result by a semiconductor integrated circuit test apparatus according to an embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 변형예이다.4 is a modified example of the semiconductor integrated circuit test apparatus according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 반도체 집적 회로 시험 장치의 변형예의 동작을 나타낸 타이밍 차트도이다.5 is a timing chart illustrating an operation of a modification of the semiconductor integrated circuit test apparatus according to the embodiment of the present invention.

도 6은 종래 반도체 집적 회로 시험 장치의 구성 블록도이다.6 is a block diagram illustrating a conventional semiconductor integrated circuit test apparatus.

도 7은 종래 반도체 집적 회로 시험 장치에 의한 패스/페일 판정 결과의 집계 결과를 나타낸 설명도이다.It is explanatory drawing which shows the aggregation result of the pass / fail determination result by the conventional semiconductor integrated circuit test apparatus.

[부호의 설명][Description of the code]

1: CPU(Central Processing Unit) 2: 패턴 발생기1: central processing unit (CPU) 2: pattern generator

3: 포맷터 4: 어드레스 발생기3: formatter 4: address generator

5 ~ 10: 판정 회로 30 ~ 35: 페일 데이터 메모리5 to 10: judgment circuits 30 to 35 fail data memory

40 ~ 45: 페일 데이터 기록 제어부 50a ~ 50n, 13: OR 회로40 to 45: fail data recording control unit 50a to 50n, 13: OR circuit

60a ~ 60n: 페일 횟수 제어부 11, 12: 페일 데이터 로그 회로60a to 60n: fail count control unit 11, 12: fail data log circuit

14, 70a ~ 70n, 80a ~ 80n, 90a ~ 90n: AND 회로14, 70a to 70n, 80a to 80n, 90a to 90n: AND circuit

15: 어드레스 기록 제어부 16: 어드레스 메모리15: address recording control section 16: address memory

[특허 문헌 1] 일본국 특개 2004-348892호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 2004-348892

본 발명은, 반도체 집적 회로 시험 장치 및 방법에 관한 것으로서, 특히 메모리 IC의 시험을 행할 때 사용하는 반도체 집적 회로 시험 장치 및 방법에 관한 것이다.TECHNICAL FIELD This invention relates to a semiconductor integrated circuit test apparatus and method. Specifically, It is related with the semiconductor integrated circuit test apparatus and method used when testing a memory IC.

주지하는 바와 같이, 반도체 집적 회로 시험 장치(이른바 메모리 테스터나 IC 테스터)는, 피시험 대상 디바이스로서의 반도체 집적 회로에 시험 패턴을 인가하여 얻어지는 신호와 사전에 정해져 있는 기대값이 일치하고 있는지(패스) 아닌지(페일)를 판정함으로써, 반도체 집적 회로의 우량품 또는 불량품을 시험하는 것이다. 반도체 집적 회로의 시험에 있어서는, 시험 효율을 향상시키기 위해 병렬적으로 복수개의 반도체 집적 회로에 대한 시험이 행하여진다.As is well known, the semiconductor integrated circuit test apparatus (so-called memory tester or IC tester) checks whether a signal obtained by applying a test pattern to a semiconductor integrated circuit as a device under test matches a predetermined expected value (pass). By determining whether or not (fail), a good or defective product of the semiconductor integrated circuit is tested. In the test of the semiconductor integrated circuit, a plurality of semiconductor integrated circuits are tested in parallel to improve the test efficiency.

복수개의 반도체 집적 회로를 병렬적으로 시험하기 위해서는, 복수개의 반도체 집적 회로 각각에 대해서 동일한 시험 패턴을 분배함과 동시에 인가하여, 각각의 반도체 집적 회로로부터 얻어지는 신호와 사전에 정해진 기대값을 각 반도체 집적 회로마다 비교하고, 이 비교 결과에 따라 패스·페일을 판정하여, 반도체 집적 회로 각각의 우량품 또는 불량품을 시험하고 있다. 이와 같이, 피시험 대상의 반 도체 집적 회로의 개수를 병렬적으로 증가시키는 만큼, 시험 효율의 향상을 도모할 수 있다.In order to test a plurality of semiconductor integrated circuits in parallel, the same test pattern is distributed and applied simultaneously to each of the plurality of semiconductor integrated circuits, and the signals obtained from the respective semiconductor integrated circuits and predetermined expected values are integrated in each semiconductor integrated circuit. The circuits are compared for each circuit, and pass / fail is determined according to the result of the comparison, and a good or defective product of each semiconductor integrated circuit is tested. In this manner, the test efficiency can be improved by increasing the number of semiconductor integrated circuits under test in parallel.

도 6은, 종래의 반도체 집적 회로 시험 장치의 구성 블록도이다. 이 도면에 나타낸 바와 같이, 반도체 집적 회로 시험 장치는, CPU(Central Processing Unit)(1), 패턴 발생기(2), 포맷터(3), 어드레스 발생기(4), 판정 회로(5 ~ 10), 페일 데이터로그 회로(11 및 12), OR 회로(13), AND 회로(14), 어드레스 기록 제어부(15), 어드레스 메모리(16)로 구성되어 있다.6 is a block diagram of a conventional semiconductor integrated circuit test apparatus. As shown in this figure, the semiconductor integrated circuit test apparatus includes a CPU (Central Processing Unit) 1, a pattern generator 2, a formatter 3, an address generator 4, determination circuits 5 to 10, and failing. The data log circuits 11 and 12, the OR circuit 13, the AND circuit 14, the address write control unit 15, and the address memory 16 are comprised.

상기 반도체 집적 회로 시험 장치는, 복수개(n개의 피시험 대상 메모리(이하, DUT라 한다)(20a ~ 20n)의 불량 여부의 판정 시험을 행하는 것이다. 이들 DUT(20a ~ 20n)는, 도시하지 않은 DUT 보드를 통하여 반도체 집적 회로 시험 장치와 접속되어 있다. 그리고, 이하에서는 설명을 간략하게 하기 위해, 데이터 입력핀 및 데이터 출력핀을 2핀씩 구비하는 DUT를 상정하여 설명한다.The semiconductor integrated circuit test apparatus performs a determination test on whether a plurality of (n pieces of memory under test (hereinafter referred to as DUTs) 20a to 20n) are defective. These DUTs 20a to 20n are not shown. It is connected to a semiconductor integrated circuit test apparatus via a DUT board, and for simplicity, the following description assumes a DUT having two data input pins and two data output pins.

CPU(1)는, 소정의 제어 프로그램에 기초하여, 반도체 집적 회로 시험 장치의 전체 동작을 제어하는 것이다. 패턴 발생기(2)는, CPU(1)에 의한 제어하에, DUT(20a ~ 20n)에 대한 시험 패턴 신호를 생성하여, 포맷터(3)에 출력한다. 포맷터(3)는, 상기 시험 패턴 신호를, 예를 들면 RZ(Return to Zero) 신호, 또는 NRZ(Non Return to Zero) 신호로 파형을 정형하고, 해당 파형 정형 후의 시험 패턴 신호를 DUT(20a ~ 20n)의 데이터 입력 핀에 출력한다. 어드레스 발생기(4)는, CPU(1)에 의한 제어하에, 시험 패턴 신호를 기억시킬 곳의 어드레스를 생성하고, 상기 어드레스를 나타낸 어드레스 신호를 포맷터(3) 및 어드레스 메모리(16)의 데 이터 입력 핀에 출력한다. 또한, 포맷터(3)는, 상기 어드레스 발생기(4)로부터 입력되는 어드레스 신호를 파형 정형하여 DUT(20a ~ 20n)의 어드레스 입력 핀에 출력한다.The CPU 1 controls the overall operation of the semiconductor integrated circuit test apparatus based on a predetermined control program. The pattern generator 2 generates a test pattern signal for the DUTs 20a to 20n under the control of the CPU 1, and outputs the test pattern signal to the formatter 3. The formatter 3 forms a waveform using the test pattern signal as, for example, a Return to Zero (RZ) signal or a Non Return to Zero (NRZ) signal, and converts the test pattern signal after the waveform shaping into the DUT 20a to. Output to the data input pin of 20n). The address generator 4, under control by the CPU 1, generates an address where a test pattern signal is to be stored, and inputs data of the formatter 3 and the address memory 16 to the address signal indicating the address. Output to pin The formatter 3 also waveform-forms the address signal input from the address generator 4 and outputs the waveform to the address input pins of the DUTs 20a to 20n.

DUT(20a ~ 20n)는, 상기 어드레스 발생기(4)에 의해 지정된 어드레스에 시험 패턴 신호를 기억시키는 한편, 상기 시험 패턴에 따른 데이터 신호를 데이터 출력 핀으로부터 출력한다.The DUTs 20a to 20n store a test pattern signal at an address designated by the address generator 4, and output a data signal corresponding to the test pattern from a data output pin.

판정 회로(5 ~ 10)는, DUT(20a ~ 20n)의 데이터 출력 핀과 1대 1로 대응되어 설치되어 있고, 각 데이터 출력 핀으로부터 출력되는 데이터 신호와 사전에 정해진 기대값을 비교하여, 데이터 신호에 대한 패스/페일 판정을 행한다. 보다 구체적으로는, 판정 회로(5)는, 아날로그 비교기(5a) 및 디지털 비교기(5b)로 구성되어 있다. 아날로그 비교기(5a)는, DUT(20a)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호와 소정의 기준 전압을 비교하고, 이 비교 결과를 나타낸 2치 신호(Hi 신호 또는 Lo 신호)를 디지털 비교기(5b)에 출력한다. 디지털 비교기(5b)는, 상기 2치 신호와 기대치를 비교하여 패스/페일 판정을 행하고, "패스"의 경우 Lo 신호를, 또 "페일"의 경우 Hi 신호를 판정 결과 신호로서 페일 데이터로그 회로(11)에 출력한다.The determination circuits 5 to 10 are provided in a one-to-one correspondence with the data output pins of the DUTs 20a to 20n, and compare the data signals outputted from the respective data output pins with a predetermined expected value, thereby providing data. Pass / fail determination of the signal is performed. More specifically, the determination circuit 5 is comprised from the analog comparator 5a and the digital comparator 5b. The analog comparator 5a compares the data signal output from the data output pin Po1 of the DUT 20a with a predetermined reference voltage, and converts the binary signal (Hi signal or Lo signal) indicating the comparison result into a digital comparator ( Output to 5b). The digital comparator 5b compares the binary signal with the expected value to make a pass / fail decision, and in the case of "path", a Lo signal and a "fail" Hi signal as a determination result signal ( To 11).

한편, 판정 회로(6)는, 판정 회로(5)와 마찬가지로 아날로그 비교기(6a) 및 디지털 비교기(6b)로 구성되며, DUT(20a)의 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회 로(12)에 출력한다.On the other hand, the judging circuit 6 is composed of an analog comparator 6a and a digital comparator 6b similarly to the judging circuit 5, and passes / passes the data signal output from the data output pin Po2 of the DUT 20a. The fail determination is performed, and the determination result signal is output to the fail data log circuit 12.

마찬가지로 판정 회로(7)는, 아날로그 비교기(7a) 및 디지털 비교기(7b)로 구성되고, DUT(20b)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(11)에 출력한다. 또한, 판정 회로(8)는, 아날로그 비교기(8a) 및 디지털 비교기(8b)로 구성되며, DUT(20b)의 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(12)에 출력한다.Similarly, the determination circuit 7 is composed of an analog comparator 7a and a digital comparator 7b, performs a pass / fail determination on the data signal output from the data output pin Po1 of the DUT 20b, and determines the determination result signal. Is output to the fail data log circuit 11. The determination circuit 8 is composed of an analog comparator 8a and a digital comparator 8b, and performs a pass / fail determination on the data signal output from the data output pin Po2 of the DUT 20b, and the determination result. The signal is output to the fail data log circuit 12.

또한, 판정 회로(9)는, 아날로그 비교기(9a) 및 디지털 비교기(9b)로 구성되며, DUT(20n)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(11)에 출력한다. 또한, 판정 회로(10)는, 아날로그 비교기(10a) 및 디지털 비교기(10b)로 구성되고, DUT(20n)의 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정을 행하고, 판정 결과 신호를 페일 데이터로그 회로(12)에 출력한다.The decision circuit 9 is composed of an analog comparator 9a and a digital comparator 9b, and performs a pass / fail decision on the data signal output from the data output pin Po1 of the DUT 20n, and determines the result. The signal is output to the fail data log circuit 11. The determination circuit 10 is composed of an analog comparator 10a and a digital comparator 10b, and performs a pass / fail determination on the data signal output from the data output pin Po2 of the DUT 20n, and the determination result. The signal is output to the fail data log circuit 12.

이와 같이, 각 DUT(20a ~ 20n)의 데이터 출력 핀 Po1으로부터 출력되는 데이터 신호에 대한 패스/페일 판정 결과는 페일 데이터로그 회로(11)에 출력되고, 데이터 출력 핀 Po2로부터 출력되는 데이터 신호에 대한 패스/페일 판정 결과는 페일 데이터로그 회로(12)에 출력된다. 즉, 페일 데이터로그 회로는, DUT의 데이터 출력 핀수와 동일한 개수만큼 형성되어 있다.In this way, the pass / fail determination result for the data signal output from the data output pin Po1 of each DUT 20a to 20n is output to the fail datalog circuit 11, and the data signal output from the data output pin Po2 . The result of the pass / fail decision on is output to the fail datalog circuit 12. That is, the fail data log circuit is formed by the same number as the number of data output pins of the DUT.

페일 데이터로그 회로(11)는, 셀렉터(11a), 페일 데이터 메모리(11b) 및 페일 데이터 기록 제어부(11c)로 구성되어 있다. 셀렉터(11a)는, CPU(1)의 제어하에, 판정 회로(5, 7, 9)로부터 입력되는 판정 결과 신호(Hi 신호 또는 Lo 신호) 중 어느 하나를 선택적으로 페일 데이터 메모리(11b) 및 OR 회로(13)에 출력한다. 페일 데이터 메모리(11b)는, 페일 데이터 기록 제어부(11c)의 제어하에, 상기 셀렉터(11a)로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(11b)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(11c)는, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(11b)의 기록 제어를 행한다. 보다 구체적으로는, 페일 데이터 기록 제어부(11c)는, AND 회로(14)로부터 Hi 신호가 출력된 경우에, 페일 데이터 메모리(11b)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 페일 데이터 기록 제어부(11c)는, 어드레스 포인터 기능을 가지고 있고, 페일 데이터 메모리(11b)에 기억하는 패스/페일 판정 결과를 기록하는 기록 어드레스를 지정한다.The fail data log circuit 11 is composed of a selector 11a, a fail data memory 11b, and a fail data write control unit 11c. Under the control of the CPU 1, the selector 11a selectively selects any one of the determination result signals (Hi signal or Lo signal) input from the determination circuits 5, 7, 9 to fail data memory 11b and OR. Output to the circuit 13. The fail data memory 11b stores the determination result signal (that is, the pass / fail determination result) input from the selector 11a under the control of the fail data recording control section 11c. In addition, the fail data memory 11b outputs the stored pass / fail determination result to the CPU 1 under the control of the CPU 1. The fail data write control unit 11 c performs write control of the fail data memory 11 b based on the output signal of the AND circuit 14. More specifically, the fail data write control section 11c outputs a WE (write enable) signal to the fail data memory 11b when the Hi signal is output from the AND circuit 14. The fail data write control section 11c has an address pointer function and designates a write address for recording a pass / fail determination result stored in the fail data memory 11b.

마찬가지로, 페일 데이터로그 회로(12)는, 셀렉터(12a), 페일 데이터 메모리(12b) 및 페일 데이터 기록 제어부(12c)로 구성되어 있다. 셀렉터(12a)는, CPU(1)의 제어하에, 판정 회로(6, 8, 10)로부터 입력되는 판정 결과 신호(Hi 신호 또는 Lo 신호) 중 어느 하나를 선택적으로 페일 데이터 메모리(12b) 및 OR 회로(13)에 출력한다. 페일 데이터 메모리(12b)는, 페일 데이터 기록 제어부(12c)의 제어하에, 상기 셀렉터(12a)로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결 과)를 기억한다. 또한, 상기 페일 데이터 메모리(12b)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(12c)는, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(12b)의 기록 제어를 행한다. 보다 구체적으로는, 페일 데이터 기록 제어부(12c)는, AND 회로(14)로부터 Hi 신호가 출력된 경우에, 페일 데이터 메모리(12b)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 페일 데이터 기록 제어부(12c)는, 어드레스 포인터 기능을 가지고 있고, 페일 데이터 메모리(12b)에 기억하는 패스/페일 판정 결과의 기록 어드레스를 지정한다.Similarly, the fail data log circuit 12 is composed of a selector 12a, a fail data memory 12b, and a fail data write control unit 12c. Under the control of the CPU 1, the selector 12a selectively selects any one of the determination result signals (Hi signal or Lo signal) input from the determination circuits 6, 8, and 10 to fail data memory 12b and OR. Output to the circuit 13. The fail data memory 12b stores a decision result signal (that is, a pass / fail decision result) input from the selector 12a under the control of the fail data recording control section 12c. The fail data memory 12b also outputs the stored path / fail determination result to the CPU 1 under the control of the CPU 1. The fail data write control unit 12c performs write control of the fail data memory 12b based on the output signal of the AND circuit 14. More specifically, the fail data write control unit 12c outputs a WE (write enable) signal to the fail data memory 12b when the Hi signal is output from the AND circuit 14. The fail data write control section 12c has an address pointer function and designates a write address of a pass / fail determination result stored in the fail data memory 12b.

OR 회로(13)는, 상기 셀렉터(11a 및 12a)로부터 입력되는 판정 결과 신호의 OR 처리를 행하고, 그 처리 결과를 나타내는 신호를 AND 회로(14)에 출력한다. AND 회로(14)는, 도시하지 않는 클록 신호 발생기로부터 입력되는 소정의 클록 신호와, 상기 OR 회로(13)로부터 입력되는 신호의 AND 처리를 행하고, 그 처리 결과를 나타내는 신호를 어드레스 기록 제어부(15), 페일 데이터 기록 제어부(11c 및12c)에 출력한다.The OR circuit 13 performs an OR process on the determination result signals input from the selectors 11a and 12a, and outputs a signal indicating the processing result to the AND circuit 14. The AND circuit 14 performs AND processing of a predetermined clock signal input from a clock signal generator (not shown) and a signal input from the OR circuit 13, and outputs a signal indicating the result of the processing to the address write control unit 15. ) And output to the fail data recording control units 11c and 12c.

어드레스 기록 제어부(15)는, AND 회로(14)의 출력 신호에 기초하여, 어드레스 메모리(16)의 기록 제어를 행한다. 보다 구체적으로는, 어드레스 기록 제어부(15)는, AND 회로(14)로부터의 Hi 신호가 출력된 경우에, 어드레스 메모리(16)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 어드레스 기록 제어부(15)는, 어드레스 포인터 기능을 가지고 있고, 어드레스 메모리(16)에 기억해야 할 어드레스(즉 DUT에 있어서 시험 패턴이 기억되어 있는 어드레스)의 기록 어드레 스를 지정한다. 어드레스 메모리(16)는, 상기 어드레스 기록 제어부(15)의 제어하에, 어드레스 발생기(4)로부터 입력되는 어드레스 신호(즉 DUT에 있어서 시험 패턴이 기억되어 있는 어드레스)를 기억한다. 또한, 상기 어드레스 메모리(16)는, CPU(1)의 제어하에, 기억하고 있는 어드레스를 CPU(1)에 출력한다.The address write control unit 15 performs write control of the address memory 16 based on the output signal of the AND circuit 14. More specifically, the address write control unit 15 outputs a WE (write enable) signal to the address memory 16 when the Hi signal from the AND circuit 14 is output. The address write control section 15 has an address pointer function and designates a write address of an address (that is, an address where a test pattern is stored in the DUT) to be stored in the address memory 16. The address memory 16 stores an address signal (that is, an address in which a test pattern is stored in the DUT) input from the address generator 4 under the control of the address write control unit 15. The address memory 16 also outputs the stored address to the CPU 1 under the control of the CPU 1.

다음에, 이와 같이 구성된 종래의 반도체 집적 회로 시험 장치의 동작에 대하여 설명한다. 먼저, CPU(1)는, 패턴 발생기(2) 및 어드레스 발생기(4)를 제어하여, 시험 패턴 및 상기 시험 패턴을 기억시킬 곳의 어드레스의 생성을 지시한다. 패턴 발생기(3)는, 생성한 시험 패턴 신호를 포맷터(3)를 통하여 DUT(20a ~ 20n)의 데이터 입력 핀에 출력한다. 한편, 어드레스 발생기(4)는, 생성한 어드레스 신호를 포맷터(3)를 통하여 DUT(20a ~ 20n)의 어드레스 입력 핀에 출력한다. DUT(20a ~ 20n)는, 지정된 어드레스에 시험 패턴을 기억한다. 이와 같은 일련의 동작이 반복되어서, DUT(20a ~ 20n)의 모든 어드레스에 시험 패턴이 기억된다.Next, the operation of the conventional semiconductor integrated circuit test apparatus configured as described above will be described. First, the CPU 1 controls the pattern generator 2 and the address generator 4 to instruct the generation of the test pattern and the address where the test pattern is to be stored. The pattern generator 3 outputs the generated test pattern signal to the data input pins of the DUTs 20a to 20n via the formatter 3. On the other hand, the address generator 4 outputs the generated address signal to the address input pins of the DUTs 20a to 20n via the formatter 3. The DUTs 20a to 20n store test patterns at designated addresses. This series of operations is repeated so that the test pattern is stored in all the addresses of the DUTs 20a to 20n.

다음에, CPU(1)는, 어드레스 발생기(4)를 제어하여 어드레스(판독 어드레스)의 생성을 지시한다. 어드레스 발생기(4)는, 생성한 판독 어드레스를 나타낸 어드레스 신호를 어드레스 메모리(16), 및 포맷터(3)를 통하여 DUT(20a ~ 20n)의 어드레스 입력 핀에 출력한다.Next, the CPU 1 controls the address generator 4 to instruct generation of an address (read address). The address generator 4 outputs an address signal indicating the generated read address to the address input pins of the DUTs 20a to 20n via the address memory 16 and the formatter 3.

DUT(20a ~ 20n)는, 지정된 판독 어드레스에 기억되어 있는 시험 패턴에 대응하는 데이터 신호를 데이터 출력 핀 Po1 및 Po2로부터 각각 출력한다. 그리고, 판정 회로(5 ~ 10)에 의해, 각 데이터 신호에 대한 패스/페일 판정을 한다. 여기서, CPU(1)는, 셀렉터(11a 및 12a)에 대해서 DUT(20a)의 판정 결과 신호를 선택하도록 지시한다. 즉, 셀렉터(11a)는, 판정 회로(5)로부터 입력되는 판정 결과 신호를 선택하여 페일 데이터 메모리(11b) 및 OR 회로(13)에 출력하고, 또한, 셀렉터(12a)는, 판정 회로(6)로부터 입력되는 판정 결과 신호를 선택하여 페일 데이터 메모리(12b) 및 OR 회로(13)에 출력한다.The DUTs 20a to 20n output data signals corresponding to the test pattern stored at the designated read address from the data output pins P o1 and P o2 , respectively. Then, the decision circuits 5 to 10 make a pass / fail decision on each data signal. Here, the CPU 1 instructs the selectors 11a and 12a to select the determination result signal of the DUT 20a. That is, the selector 11a selects the determination result signal input from the determination circuit 5 and outputs it to the fail data memory 11b and the OR circuit 13, and the selector 12a is the determination circuit 6 The determination result signal inputted from) is selected and output to the fail data memory 12b and the OR circuit 13.

여기서, 예를 들면, 셀렉터(11a 및 12a)로부터 출력되는 판정 결과 신호가 Lo 신호의 경우(즉 DUT(20a)의 데이터 출력 핀 Po1 및 Po2로부터 출력된 데이터 신호가 '패스'로 판정된 경우), OR 회로(13)의 출력은 Lo 신호가 되어, AND 회로(14)의 출력은 Lo 신호가 된다. 따라서, 이 경우, 페일 데이터 기록 제어부(11c 및 12c)와 어드레스 기록 제어부(15)는 WE 신호를 출력하지 않으므로, 페일 데이터 메모리(11b 및 12b)는, 셀렉터(11a 및 12a)로부터 출력되는 페일 판정 결과를 기억하지 않고, 또한, 어드레스 메모리(16)는 어드레스 발생기(4)로부터 출력되는 어드레스를 기억하지 않는다.Here, for example, when the determination result signal output from the selectors 11a and 12a is a Lo signal (that is, the data signals output from the data output pins P o1 and P o2 of the DUT 20a are determined to be 'pass'). Case), the output of the OR circuit 13 becomes a Lo signal, and the output of the AND circuit 14 becomes a Lo signal. Therefore, in this case, since the fail data recording control units 11c and 12c and the address recording control unit 15 do not output the WE signal, the fail data memories 11b and 12b are fail determination output from the selectors 11a and 12a. Without storing the result, the address memory 16 also does not store the address output from the address generator 4.

한편, 셀렉터(11a 및 12a)로부터 출력되는 판정 결과 신호 중, 한쪽 또는 양쪽이 Hi 신호의 경우(즉 DUT(20a)의 데이터 출력 핀 Po1 및 Po2로부터 출력되는 데이터 신호 중, 한쪽 또는 양쪽을 '페일'로 판정한 경우), OR 회로(13)의 출력은 Hi 신호가 되어, AND 회로(14)의 출력은 Hi 신호가 된다. 따라서, 이 경우, 페일 데이터 기록 제어부(11c 및 12c)와 어드레스 기록 제어부(15)는 WE 신호를 출력하므로, 페일 데이터 메모리(11b 및 12b)는, 셀렉터(11a 및 12a)로부터 출력되는 패스/ 페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 발생기(4)로부터 출력되는 어드레스를 기억한다.On the other hand, if one or both of the determination result signals output from the selectors 11a and 12a are Hi signals (that is, one or both of the data signals output from the data output pins P o1 and P o2 of the DUT 20a). When it is determined as 'fail', the output of the OR circuit 13 becomes a Hi signal, and the output of the AND circuit 14 becomes a Hi signal. In this case, therefore, the fail data write control units 11c and 12c and the address write control unit 15 output a WE signal, so that the fail data memories 11b and 12b are outputted from the selectors 11a and 12a. The result of the determination is stored, and the address memory 16 also stores an address output from the address generator 4.

상기와 같은 동작이 DUT(20a)의 모든 어드레스에 대해서 행해지고, 그 결과 페일 데이터 메모리(11b)에는, DUT(20a)의 데이터 출력 핀 Po1으로부터 출력된 데이터 신호에 대한 패스/페일 판정 결과가 기억되고, 페일 데이터 메모리(12b)에는, DUT(20a)의 데이터 출력 핀 Po2로부터 출력된 데이터 신호에 대한 패스/페일 판정 결과가 기억되고, 또한, 어드레스 메모리(16)에는, '페일'로 판정된 어드레스가 기억된다. 도 7은, 페일 데이터 메모리(11b 및 12b), 어드레스 메모리(16)에 기억되는 데이터예를 나타낸 것이다. 그리고, 도 7에 있어서, '1'은 '페일'을 나타내고, '0'는 '패스'를 나타내고, 또한, 어드레스 X1, X2, X5의 데이터 신호는, 데이터 출력 핀 Po1 및 Po2 함께 '패스'로 판정되고, 각 메모리에 어드레스 및 패스/페일 판정 결과가 기억되어 있지 않은 경우를 나타내고 있다.The above operation is performed for all addresses of the DUT 20a, and as a result, the fail data memory 11b stores the pass / fail determination result for the data signal output from the data output pin Po1 of the DUT 20a. The pass / fail determination result for the data signal output from the data output pin Po2 of the DUT 20a is stored in the fail data memory 12b, and the address memory 16 is determined as 'fail'. The stored address. 7 shows examples of data stored in the fail data memories 11b and 12b and the address memory 16. In FIG. 7, '1' represents 'fail', '0' represents 'path', and the data signals of addresses X1, X2, and X5 are combined together with the data output pins P o1 and P o2 . It is determined that the path is 'pass', and the address and the path / fail determination result are not stored in each memory.

그리고, CPU(1)는, 상기와 같이 DUT(20a)에 대한 패스/페일 판정 결과의 집계가 종료되면, 각 메모리에 기억되어 있는 데이터를 판독하여, 집계 결과를 표시 장치(도시하지 않음)에 표시시키거나, 집계 결과에 기초하여 DUT(20a)의 불량 여부의 판정을 행하고, 그 결과를 표시시킨다. 이어서, CPU(1)는, 각 메모리를 초기화하고, 또한 셀렉터(11a 및 12a)에 대하여 DUT(20b)에 대한 패스/페일 판정 결과를 선택하도록 지시하고, 상기와 마찬가지로, DUT(20b)에 대한 페일 판정 결과의 집계 처리를 행한다. 이상과 같이, 종래의 반도체 집적 회로 시험 장치는, 상기 패스/ 페일 판정 결과의 집계 처리를 DUT(20n)에 까지 반복적으로 행함으로써, 복수개의 DUT의 불량 여부에 대한 판정 시험을 행하고 있다. 그리고, 종래의 반도체 집적 회로 시험 장치에 대한 것은, 예를 들면, 하기 특허 문헌 1에 자세히 기재되어 있다.When the aggregation of the pass / fail determination result for the DUT 20a is completed as described above, the CPU 1 reads the data stored in each memory and displays the aggregation result on a display device (not shown). It is displayed or judges whether or not the DUT 20a is defective based on the aggregation result, and the result is displayed. Then, the CPU 1 initializes each memory and instructs the selectors 11a and 12a to select a pass / fail determination result for the DUT 20b, and, as described above, for the DUT 20b. Aggregation processing of the fail determination result is performed. As described above, the conventional semiconductor integrated circuit test apparatus repeatedly performs a counting process of the pass / fail determination result to the DUT 20n to perform a determination test on whether a plurality of DUTs are defective. And the conventional semiconductor integrated circuit test apparatus is described in detail in the following patent document 1, for example.

전술한 바와 같이, 종래의 반도체 집적 회로 시험 장치에서는, 복수개의 DUT의 시험을 행하는 경우, 패스/페일 판정 결과의 집계 처리를 DUT마다 차례로 전환하여 행할 필요가 있었다. 즉, 예를 들면, DUT를 32개 동시에 시험하는 경우, 상기 집계 처리에 소비하는 시간이 32배로 증대하게 되어, 스루풋(through put)의 대폭적인 저하를 초래하는 원인이 되고 있다.As described above, in the conventional semiconductor integrated circuit test apparatus, when testing a plurality of DUTs, it was necessary to switch between the DUTs in order to aggregate the pass / fail determination results. That is, for example, when 32 DUTs are tested simultaneously, the time spent for the aggregation process is increased by 32 times, which causes a significant decrease in throughput.

본 발명은, 이와 같은 사정에 감안하여 이루어진 것이며, 시험 시간을 단축하고, 스르풋의 향상을 도모할 수 있는 반도체 집적 회로 시험 장치 및 그 방법을 제공하는 것을 목적으로 한다.This invention is made | formed in view of such a situation, Comprising: It aims at providing the semiconductor integrated circuit test apparatus and its method which can shorten a test time and can improve the throughput.

이하, 도면을 참조하여, 본 발명의 일실시예에 대하여 설명한다. 도 1은, 본 실시예에에 따른 반도체 집적 회로 시험 장치의 구성 블록도이다. 그리고, 도 1에 있어서, 도 6과 동일한 구성 요소에 대하여는 동일한 부호를 부여하고, 그에 대한 설명을 생략한다.Hereinafter, an embodiment of the present invention will be described with reference to the drawings. 1 is a block diagram showing the configuration of a semiconductor integrated circuit test apparatus according to the present embodiment. In addition, in FIG. 1, the same code | symbol is attached | subjected about the component same as FIG. 6, and the description is abbreviate | omitted.

도 1에 나타낸 바와 같이, 본 실시예에서의 반도체 집적 회로 시험 장치는, 각 판정 회로(5 ~ 10)와 1 대 1로 대응되어 설치된 페일 데이터 메모리(30 ~ 35) 와, 이들 페일 데이터 메모리(30 ~ 35)의 기록 제어를 행하는 페일 데이터 기록 제어부(40 ~ 45), OR 회로(50a ~ 50n), 페일 횟수 제어부(60a ~ 60n)를 새롭게 구비하고 있다.As shown in Fig. 1, the semiconductor integrated circuit test apparatus according to the present embodiment includes fail data memories 30 to 35 provided in correspondence with each of the determination circuits 5 to 10 and one to one, and these fail data memories ( Fail data recording control units 40 to 45, OR circuits 50a to 50n, and fail count control units 60a to 60n which perform recording control of 30 to 35 are newly provided.

페일 데이터 메모리(30)는, 페일 데이터 기록 제어부(40)의 제어하에, 판정 회로(5)(구체적으로 디지털 비교기(5b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(30)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(40)는, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(30)의 기록 제어를 행한다. 보다 구체적으로는, 페일 데이터 기록 제어부(40)는, AND 회로(14)로부터 Hi 신호가 출력된 경우에, 페일 데이터 메모리(30)에 대해서 WE(라이트 이네이블) 신호를 출력한다. 또한, 상기 페일 데이터 기록 제어부(40)는, 어드레스 포인터 기능을 가지고 있고, 페일 데이터 메모리(30)에 기억하는 패스/페일 판정 결과의 기록 어드레스를 지정한다.The fail data memory 30 stores a determination result signal (ie, a pass / fail determination result) input from the determination circuit 5 (specifically, the digital comparator 5b) under the control of the fail data recording control unit 40. . The fail data memory 30 also outputs the stored path / fail determination result to the CPU 1 under the control of the CPU 1. The fail data write control unit 40 performs the write control of the fail data memory 30 based on the output signal of the AND circuit 14. More specifically, the fail data write control unit 40 outputs a WE (write enable) signal to the fail data memory 30 when the Hi signal is output from the AND circuit 14. The fail data write control section 40 has an address pointer function and designates a write address of a pass / fail determination result stored in the fail data memory 30.

페일 데이터 메모리(31)는, 페일 데이터 기록 제어부(41)의 제어하에, 판정 회로(6)(구체적으로 디지털 비교기(6b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(31)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(41)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(31)의 기록 제어를 행한다.The fail data memory 31 stores a decision result signal (that is, a pass / fail decision result) input from the decision circuit 6 (specifically, the digital comparator 6b) under the control of the fail data write control section 41. . The fail data memory 31 also outputs the stored path / fail determination result to the CPU 1 under the control of the CPU 1. The fail data write control unit 41 performs the write control of the fail data memory 31 based on the output signal of the AND circuit 14 similarly to the fail data write control unit 40.

페일 데이터 메모리(32)는, 페일 데이터 기록 제어부(42)의 제어하에, 판정 회로(7)(구체적으로 디지털 비교기(7b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(32)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(42)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(32)의 기록 제어를 행한다.The fail data memory 32 stores the determination result signal (ie, pass / fail determination result) input from the determination circuit 7 (specifically, the digital comparator 7b) under the control of the fail data recording control section 42. . The fail data memory 32 also outputs the stored path / fail determination results to the CPU 1 under the control of the CPU 1. The fail data write control unit 42 performs the write control of the fail data memory 32 on the basis of the output signal of the AND circuit 14 similarly to the fail data write control unit 40.

페일 데이터 메모리(33)는, 페일 데이터 기록 제어부(43)의 제어하에, 판정 회로(8)(구체적으로 디지털 비교기(8b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(33)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(43)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(33)의 기록 제어를 행한다.The fail data memory 33 stores the determination result signal (ie, pass / fail determination result) input from the determination circuit 8 (specifically, the digital comparator 8b) under the control of the fail data recording control section 43. . The fail data memory 33 also outputs the stored path / fail determination result to the CPU 1 under the control of the CPU 1. The fail data write control unit 43 performs the write control of the fail data memory 33 on the basis of the output signal of the AND circuit 14 similarly to the fail data write control unit 40.

페일 데이터 메모리(34)는, 페일 데이터 기록 제어부(44)의 제어하에, 판정 회로(9)(구체적으로 디지털 비교기(9b))로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(34)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(44)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(34)의 기록 제어를 행한다.The fail data memory 34 stores a determination result signal (that is, a pass / fail determination result) input from the determination circuit 9 (specifically, the digital comparator 9b) under the control of the fail data recording control section 44. . The fail data memory 34 also outputs the stored path / fail determination results to the CPU 1 under the control of the CPU 1. The fail data write control section 44 performs the write control of the fail data memory 34 based on the output signal of the AND circuit 14 similarly to the fail data write control section 40.

페일 데이터 메모리(35)는, 페일 데이터 기록 제어부(45)의 제어하에, 판정 회로(10)(구체적으로 디지털 비교기(10b))으로부터 입력되는 판정 결과 신호(즉 패스/페일 판정 결과)를 기억한다. 또한, 상기 페일 데이터 메모리(35)는, CPU(1)의 제어하에, 기억하고 있는 패스/페일 판정 결과를 CPU(1)에 출력한다. 페일 데이터 기록 제어부(45)는, 상기 페일 데이터 기록 제어부(40)와 마찬가지로, AND 회로(14)의 출력 신호에 기초하여, 페일 데이터 메모리(35)의 기록 제어를 행한다.The fail data memory 35 stores a determination result signal (ie, a pass / fail determination result) input from the determination circuit 10 (specifically, the digital comparator 10b) under the control of the fail data recording control section 45. . The fail data memory 35 also outputs the stored path / fail determination result to the CPU 1 under the control of the CPU 1. The fail data write control unit 45 performs the write control of the fail data memory 35 on the basis of the output signal of the AND circuit 14 similarly to the fail data write control unit 40.

OR 회로(50a)는, 디지털 비교기(5b 및 6b)로부터 입력되는 판정 결과 신호의 OR 처리를 행하고, 그 처리 결과를 나타내는 신호를 페일 횟수 제어부(60a)에 출력한다. OR 회로(50b)는, 디지털 비교기(7b 및 8b)로부터 입력되는 판정 결과 신호의 OR 처리를 행하고, 그 처리 결과를 나타내는 신호를 페일 횟수 제어부(60b)에 출력한다. OR 회로(50n)는, 디지털 비교기(9b 및 10b)로부터 입력되는 판정 결과 신호의 OR 처리를 행하여, 그 처리 결과를 나타내는 신호를 페일 횟수 제어부(60n)에 출력한다.The OR circuit 50a performs an OR process on the determination result signals input from the digital comparators 5b and 6b, and outputs a signal indicating the processing result to the fail count control unit 60a. The OR circuit 50b performs an OR process on the determination result signals input from the digital comparators 7b and 8b, and outputs a signal indicating the processing result to the fail count control unit 60b. The OR circuit 50n performs an OR process on the determination result signals input from the digital comparators 9b and 10b, and outputs a signal indicating the processing result to the fail count control unit 60n.

페일 횟수 제어부(60a)는, 상기 OR 회로(50a)로부터 Hi 신호가 출력된 경우(DUT(20a)에 대응하는 판정 회로(5 및 6) 중, 하나 이상 '페일'로 판정한 경우)에, 규정치를 1만큼 감소시키는 카운터 기능을 가지고 있고, 상기 규정치가 '0'가 될 때까지는 OR 회로(50a)의 출력 신호를 통과시켜서 OR 회로(13)에 출력하고, 한편, 규정치가 '0'가 되었을 경우는, OR 회로(50a)의 출력 신호를 차단하여 OR 회로(13)에 대한 출력을 정지한다.When the fail count control unit 60a outputs a Hi signal from the OR circuit 50a (when one or more of the determination circuits 5 and 6 corresponding to the DUT 20a are determined to be 'fail'), It has a counter function that decreases the prescribed value by 1, and passes the output signal of the OR circuit 50a to output to the OR circuit 13 until the prescribed value becomes '0', while the prescribed value is '0'. If so, the output signal of the OR circuit 50a is cut off and the output to the OR circuit 13 is stopped.

페일 횟수 제어부(60b)는, 상기 OR 회로(50b)로부터 Hi 신호가 출력된 경우에, 규정치를 1만큼 감소시키는 카운터 기능을 가지고 있고, 상기 규정치가 '0'가 될 때까지는 OR 회로(50b)의 출력 신호를 통과시켜서 OR 회로(13)에 출력하고, 한편, 규정치가 '0'가 되었을 경우는, OR 회로(50b)의 출력 신호를 차단하여 OR 회 로(13)에 대한 출력을 정지한다.The fail count control unit 60b has a counter function that decreases the prescribed value by one when the Hi signal is output from the OR circuit 50b, and the OR circuit 50b until the specified value becomes '0'. The output signal is passed to the OR circuit 13 and output to the OR circuit 13. On the other hand, when the prescribed value becomes '0', the output signal of the OR circuit 50b is cut off and the output to the OR circuit 13 is stopped. .

페일 횟수 제어부(60n)는, 상기 OR 회로(50n)로부터 Hi 신호가 출력된 경우에, 규정치를 1만큼 감소시키는 카운터 기능을 가지고 있고, 상기 규정치가 '0'가 될 때까지는 OR 회로(50n)의 출력 신호를 통과시켜서 OR 회로(13)에 출력하고, 한편, 규정치가 '0'가 되었을 경우는, OR 회로(50n)의 출력 신호를 차단하여 OR 회로(13)에 대한 출력을 정지한다.The fail count control unit 60n has a counter function that decreases the prescribed value by one when the Hi signal is output from the OR circuit 50n, and the OR circuit 50n until the specified value becomes '0'. The output signal is passed to the OR circuit 13 and output to the OR circuit 13. On the other hand, when the prescribed value becomes '0', the output signal of the OR circuit 50n is interrupted and the output to the OR circuit 13 is stopped.

이와 같이, 각 페일 횟수 제어부(60a ~ 60n)는, 각각 DUT(20a ~ 20n)와 1 대 1로 대응되어 형성되어 있다. 그리고, 도 1에 있어서, 페일 데이터 기록 제어부(40 ~ 45), OR 회로(13) 및 AND 회로(14)는, 본 발명에서의 판정 결과 기록 제어 수단을 구성하는 요소이다. 또한, 어드레스 기록 제어부(15), OR 회로(13) 및 AND 회로(14)는, 본 발명에서의 어드레스 기록 제어 수단을 구성하는 요소이다. 또한, 페일 횟수 제어부(60a ~ 60n) 및 OR 회로(50a ~ 50n)는, 본 발명에서의 페일 횟수 카운터를 구성하는 요소이다.As described above, each fail count control unit 60a to 60n is formed to correspond to the DUTs 20a to 20n in a one-to-one correspondence. In addition, in FIG. 1, the fail data recording control parts 40-45, the OR circuit 13, and the AND circuit 14 are the elements which comprise the determination result recording control means in this invention. In addition, the address write control part 15, OR circuit 13, and AND circuit 14 are the elements which comprise the address write control means in this invention. In addition, the fail count control parts 60a to 60n and the OR circuits 50a to 50n are elements constituting the fail count counter in the present invention.

다음에, 상기와 같이 구성된 본 실시예에서의 반도체 집적 회로 시험 장치의 동작에 대하여, 도 2의 타이밍 차트를 사용하여 상세하게 설명한다. 그리고, 이하에서는 설명의 간략화를 위하여, DUT(20a 및 20b)를 대표적으로 사용하여 설명하고, 각 DUT(20a 및 20b)의 모든 어드레스에는, 종래와 같은 동작에 의해 시험 패턴이 기억되어 있는 것으로 가정한다.Next, the operation of the semiconductor integrated circuit test apparatus according to the present embodiment configured as described above will be described in detail using the timing chart of FIG. 2. In the following description, the DUTs 20a and 20b are representatively described for the sake of simplicity, and it is assumed that test patterns are stored in all addresses of the DUTs 20a and 20b by the same operation as in the prior art. do.

CPU(1)는, 어드레스 발생기(4)를 제어하여 어드레스(판독 어드레스)를 생성할 것을 지시한다. 어드레스 발생기(4)는, 생성된 판독 어드레스를 나타낸 어드레 스 신호를 어드레스 메모리(16), 및 포맷터(3)를 통하여 DUT(20a 및 20b)의 어드레스 입력 핀에 출력한다. 이 때 지정된 어드레스를 'X0'라 하고, 상기 어드레스 'X0'에 기억되어 있는 시험 패턴에 따라 DUT(20a 및 20b)로부터 출력되는 데이터 신호에 대한 패스/페일 판정 처리를 행하는 기간을 사이클 A라 한다. 이하, 도 2에 나타낸 바와 같이, 어드레스가 'X1', X2'··의 차례로 선택되고, 각각의 어드레스에 대하여 행해지는 패스/페일 판정 처리의 기간을 사이클 B, C···라 한다.The CPU 1 instructs the address generator 4 to generate an address (read address). The address generator 4 outputs an address signal indicating the generated read address to the address input pins of the DUTs 20a and 20b through the address memory 16 and the formatter 3. At this time, the designated address is called 'X0', and the period during which a pass / fail determination process is performed on the data signals output from the DUTs 20a and 20b in accordance with the test pattern stored at the address 'X0' is called Cycle A. . Hereinafter, as shown in FIG. 2, the addresses are selected in order of 'X1', X2 '..., and the periods of the path / fail determination processing performed for each address are referred to as cycles B and C ....

또한, 도 2에 나타낸 바와 같이, DUT(20a)의 데이터 출력 핀 P01에 대응하는 판정 회로(5)(구체적으로 디지털 비교기(5b))로부터, 사이클 A, E, F, G에 있어서 '페일'을 나타낸 Hi 신호가 출력되고, 사이클 B, C, D에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다. 한편, DUT(20a)의 데이터 출력 핀 P02에 대응하는 판정 회로(6)(구체적으로 디지털 비교기(6b))로부터는, 사이클 B에 있어서 '페일'을 나타낸 Hi 신호가 출력되고, 그 외의 사이클에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다. 또한, DUT(20b)의 데이터 출력 핀 P01에 대응하는 판정 회로(7)(구체적으로는 디지털 비교기(7b))로부터는, 사이클 D에 있어서 '페일'을 나타낸 Hi신호가 출력되고, 그 외의 사이클에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다. 또한, DUT(20b)의 데이터 출력 핀 P02에 대응하는 판정 회로(8)(구체적으로는 디지털 비교기(8b))로부터는, 모든 사이클에 있어서 '패스'를 나타낸 Lo 신호가 출력되는 것으로 한다.In addition, as shown in FIG. 2, from the DUT is determined corresponding to data output pins P 01 of (20a) circuit 5 (specifically, a digital comparator (5b)), the cycle A, E, F, in the G 'Fail It is assumed that a Hi signal representing '' is outputted, and a Lo signal representing 'pass' is outputted in cycles B, C, and D. On the other hand, from the determination circuit 6 (specifically, the digital comparator 6b) corresponding to the data output pin P 02 of the DUT 20a, a Hi signal indicating 'fail' is output in cycle B, and other cycles are output. It is assumed that a Lo signal indicating a 'pass' is outputted in the. In addition, from the determination circuit 7 (specifically, the digital comparator 7b) corresponding to the data output pin P 01 of the DUT 20b, a Hi signal indicating 'fail' is output in cycle D. It is assumed that a Lo signal indicating a 'pass' is output in a cycle. In addition, it is assumed that the decision circuit 8 corresponding to data output pins P 02 of the DUT (20b) (specifically, the digital comparator (8b)) from the can, which is a Lo signal showing a "pass" output in any cycle.

＜사이클 A＞<Cycle A>

먼저, 사이클 A에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(본 실시예에서는 예를 들면 '4'로 설정되어 있다)를 1만큼 감소시키는 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(본 실시예에서는 '4'로 설정되어 있다)를 감소시키지 않고 Lo 신호를 출력한다.First, in cycle A, since the Hi signal is output from the OR circuit 50a, the fail count control unit 60a sets the counter's prescribed value (which is set to, for example, '4' in this embodiment) by one. Reduce and output Hi signal. In addition, since the Lo signal is output from the OR circuit 50b, the fail count control unit 60b outputs the Lo signal without decreasing the prescribed value of the counter (which is set to '4' in this embodiment).

이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X0'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 A에 있어서, 페일 데이터 메모리(30)에는 '페일'을 나타낸 '1'이 기억되고, 페일 데이터 메모리(31 ~ 33)에는 '패스'를 나타낸 '0'가 기억된다. 여기서, 사이클 A에서의 패스/페일 결과 및 어드레스 'X0'는, 어드레스 포인터 '0'로 나타내는 기억 영역에 기억된다.At this time, the Hi signal is output from the OR circuit 13 and the Hi signal is output from the AND circuit 14. Therefore, since the WE signal is output from the fail data write control unit 40 to 43 and the address write control unit 15, the fail data memory 30 to 33 determines the pass / fail decision input from the corresponding determination circuits, respectively. The result is stored, and the address memory 16 also stores the address 'X0'. That is, as shown in FIG. 3, in cycle A, '1' indicating 'fail' is stored in the fail data memory 30, and '0' indicating 'path' in the fail data memories 31 to 33. Is remembered. Here, the pass / fail result and the address 'X0' in cycle A are stored in the storage area indicated by the address pointer '0'.

그리고, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)는, WE 신호의 하강에 동기하여 어드레스 포인터를 1만큼 증가시킨다.The fail data write control unit 40 to 43 and the address write control unit 15 increment the address pointer by 1 in synchronization with the falling of the WE signal.

＜사이클 B＞<Cycle B>

다음에, 사이클 B에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '3')를 1만큼 감소시킴과 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므 로 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '4')를 감소시키지 않고 Lo 신호를 출력한다.Next, in cycle B, since the Hi signal is output from the OR circuit 50a, the fail count control unit 60a decreases the prescribed value of the counter ('3' at this point) by 1 and simultaneously generates the Hi signal. Output In addition, since the Lo signal is output from the OR circuit 50b, the fail count control unit 60b outputs the Lo signal without decreasing the prescribed value ('4' at this time) of the counter.

이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X1'을 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 B에 있어서, 페일 데이터 메모리(31)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 B에서의 패스/페일 결과 및 어드레스 'X1'은, 어드레스 포인터 '1'로 나타내는 기억 영역에 기억된다.At this time, the Hi signal is output from the OR circuit 13 and the Hi signal is output from the AND circuit 14. Therefore, since the WE signal is output from the fail data write control unit 40 to 43 and the address write control unit 15, the fail data memory 30 to 33 determines the pass / fail decision input from the corresponding determination circuits, respectively. The result is stored, and the address memory 16 also stores the address 'X1'. That is, as shown in Fig. 3, in cycle B, '1' indicating 'fail' is stored in the fail data memory 31, and '0' indicating 'pass' is stored in the other fail data memory. . The pass / fail result and address 'X1' in cycle B are stored in the storage area indicated by the address pointer '1'.

＜사이클 C＞<Cycle C>

다음에, 사이클 C에 있어서, OR 회로(50a)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '2')를 감소시키지 않고 Lo 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '4')를 감소시키지 않고 Lo 신호를 출력한다.Next, in cycle C, since the Lo signal is output from the OR circuit 50a, the fail count control unit 60a outputs the Lo signal without decreasing the prescribed value of the counter ('2' at this point in time). In addition, since the Lo signal is output from the OR circuit 50b, the fail count control unit 60b outputs the Lo signal without decreasing the prescribed value of the counter ('4' at this time).

이 때, OR 회로(13)로부터는 Lo 신호가 출력되고, AND 회로(14)로부터는 Lo 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되지 않으므로, 페일 데이터 메모리(30 ~ 33) 는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하지 않고, 또한, 어드레스 메모리(16)는 어드레스 'X2'를 기억하지 않는다. 즉, 도 3에 나타낸 바와 같이, 사이클 C에 있어서 패스/페일 판정 결과 및 어드레스 'X2'는 기억되지 않는다.At this time, the Lo signal is output from the OR circuit 13, and the Lo signal is output from the AND circuit 14. Therefore, since the WE signal is not output from the fail data write control units 40 to 43 and the address write control unit 15, the fail data memories 30 to 33 are pass / fail input from respective determination circuits. Without storing the determination result, the address memory 16 also does not store the address 'X2'. That is, as shown in Fig. 3, the pass / fail determination result and address 'X2' are not stored in cycle C.

＜사이클 D＞<Cycle D>

다음에, 사이클 D에 있어서, OR 회로(50a)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '2')를 감소시키지 않고 Lo 신호를 출력한다. 또한, OR 회로(50b)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '4')를 1만큼 감소시키고 동시에 Hi 신호를 출력한다.Next, in cycle D, since the Lo signal is output from the OR circuit 50a, the fail count control unit 60a outputs the Lo signal without decreasing the prescribed value of the counter ('2' at this time). In addition, since the Hi signal is output from the OR circuit 50b, the fail count control unit 60b decrements the prescribed value of the counter ('4' at this time) by one and simultaneously outputs the Hi signal.

이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X3'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 D에 있어서, 페일 데이터 메모리(32)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 D에서의 패스/페일 결과 및 어드레스 'X3'는, 어드레스 포인터 '2'로 나타내는 기억 영역에 기억된다.At this time, the Hi signal is output from the OR circuit 13 and the Hi signal is output from the AND circuit 14. Therefore, since the WE signal is output from the fail data write control unit 40 to 43 and the address write control unit 15, the fail data memory 30 to 33 determines the pass / fail decision input from the corresponding determination circuits, respectively. The result is stored, and the address memory 16 also stores the address 'X3'. That is, as shown in FIG. 3, in cycle D, '1' indicating 'fail' is stored in the fail data memory 32, and '0' indicating 'path' is stored in the other fail data memory. . The pass / fail result and address 'X3' in cycle D are stored in a storage area indicated by address pointer '2'.

＜사이클 E＞<Cycle E>

다음에, 사이클 E에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '2')를 1만큼 감소시키면서 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '3')을 감소시키지 않고 Lo 신호를 출력한다.Next, in the cycle E, since the Hi signal is output from the OR circuit 50a, the fail count control unit 60a simultaneously outputs the Hi signal while decreasing the prescribed value of the counter ('2' at this point). do. In addition, since the Lo signal is output from the OR circuit 50b, the fail count control unit 60b outputs the Lo signal without decreasing the prescribed value of the counter ('3' at this time).

이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X4'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 E에 있어서, 페일 데이터 메모리(30)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 E에서의 패스/페일 결과 및 어드레스 'X4'는, 어드레스 포인터 '3'으로 나타내는 기억 영역에 기억된다.At this time, the Hi signal is output from the OR circuit 13 and the Hi signal is output from the AND circuit 14. Therefore, since the WE signal is output from the fail data write control unit 40 to 43 and the address write control unit 15, the fail data memory 30 to 33 determines the pass / fail decision input from the corresponding determination circuits, respectively. The result is stored, and the address memory 16 also stores the address 'X4'. That is, as shown in FIG. 3, in cycle E, '1' indicating 'fail' is stored in the fail data memory 30, and '0' indicating 'pass' is stored in the other fail data memory. . The pass / fail result and address 'X4' in cycle E are stored in the storage area indicated by address pointer '3'.

＜사이클 F＞<Cycle F>

다음에, 사이클 F에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되므로, 페일 횟수 제어부(60a)는, 카운터의 규정치(이 시점에서는 '1')를 1만큼 감소시키고 동시에 Hi 신호를 출력한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '3')를 감소시키지 않고 Lo 신호를 출력한다.Next, in the cycle F, since the Hi signal is output from the OR circuit 50a, the fail count control unit 60a decreases the prescribed value of the counter ('1' at this point) by 1 and simultaneously outputs the Hi signal. do. In addition, since the Lo signal is output from the OR circuit 50b, the fail count control unit 60b outputs the Lo signal without decreasing the prescribed value of the counter ('3' at this time).

이 때, OR 회로(13)로부터는 Hi 신호가 출력되고, AND 회로(14)로부터는 Hi 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하고, 또한, 어드레스 메모리(16)는 어드레스 'X5'를 기억한다. 즉, 도 3에 나타낸 바와 같이, 사이클 F에 있어서, 페일 데이터 메모리(30)에는 '페일'을 나타낸 '1'이 기억되고, 그 외의 페일 데이터 메모리에는 '패스'를 나타낸 '0'가 기억된다. 그리고, 사이클 F에서의 패스/페일 결과 및 어드레스 'X5'는, 어드레스 포인터 '4'로 나타내는 기억 영역에 기억된다.At this time, the Hi signal is output from the OR circuit 13 and the Hi signal is output from the AND circuit 14. Therefore, since the WE signal is output from the fail data write control unit 40 to 43 and the address write control unit 15, the fail data memory 30 to 33 determines the pass / fail decision input from the corresponding determination circuits, respectively. The result is stored, and the address memory 16 also stores the address 'X5'. That is, as shown in Fig. 3, in cycle F, '1' indicating 'fail' is stored in the fail data memory 30, and '0' indicating 'pass' is stored in the other fail data memory. . The pass / fail result and address 'X5' in cycle F are stored in the storage area indicated by address pointer '4'.

＜사이클 G＞<Cycle G>

다음에, 사이클 G에 있어서, OR 회로(50a)로부터는 Hi 신호가 출력되지만, 페일 횟수 제어부(60a)는, 카운터의 규정치가 '0'가 되어 있으므로, 이후 OR 회로(13)에 대한 신호 출력을 정지한다. 또한, OR 회로(50b)로부터는 Lo 신호가 출력되므로, 페일 횟수 제어부(60b)는, 카운터의 규정치(이 시점에서는 '3')를 감소시키지 않고 Lo 신호를 출력한다.Next, in cycle G, while the Hi signal is output from the OR circuit 50a, the fail count control unit 60a outputs a signal to the OR circuit 13 afterward since the prescribed value of the counter is '0'. Stop. In addition, since the Lo signal is output from the OR circuit 50b, the fail count control unit 60b outputs the Lo signal without decreasing the prescribed value of the counter ('3' at this time).

이 때, OR 회로(13)로부터는 Lo 신호가 출력되고, AND 회로(14)로부터는 Lo 신호가 출력된다. 따라서, 페일 데이터 기록 제어부(40 ~ 43), 및 어드레스 기록 제어부(15)로부터는 WE 신호가 출력되지 않으므로, 페일 데이터 메모리(30 ~ 33)는, 각각에 대응하는 판정 회로로부터 입력되는 패스/페일 판정 결과를 기억하지 않고, 또한, 어드레스 메모리(16)는 어드레스 'X6'를 기억하지 않는다. 즉, 도 3 에 나타낸 바와 같이, 사이클 G에 있어서 패스/페일 판정 결과 및 어드레스 'X6'는 기억되지 않는다.At this time, the Lo signal is output from the OR circuit 13, and the Lo signal is output from the AND circuit 14. Therefore, since the WE signal is not output from the fail data write control sections 40 to 43 and the address write control section 15, the fail data memories 30 to 33 pass / fail input from the corresponding determination circuits, respectively. Without storing the determination result, the address memory 16 also does not store the address 'X6'. That is, as shown in Fig. 3, the pass / fail determination result and address 'X6' are not stored in cycle G.

CPU(1)는, 전술한 바와 같은 동작을 DUT의 모든 어드레스에 대하여 행한 후, 각 메모리에 기억되어 있는 데이터를 판독하고, 집계 결과를 표시 장치(도시하지 않음)에 표시시키거나, 집계 결과에 기초하여 각 DUT의 불량 여부의 판정을 행하고, 그 결과를 표시시킨다.After the CPU 1 performs the above-described operation for all addresses of the DUT, the CPU 1 reads data stored in each memory and displays the counting result on a display device (not shown), or the counting result. On the basis of this, determination is made as to whether or not each DUT is defective, and the result is displayed.

이상과 같이, 본 실시예에 의하면, 각 판정 회로와 1 대 1로 대응하여 패스/페일 판정 결과를 기억하는 페일 데이터 메모리를 설치하고, 모든 판정 회로 중, 하나 이상이 '페일'로 판정한 사이클의 경우에, 모든 페일 데이터 메모리에 대해서 패스/페일 판정 결과를 기억시킴으로써, DUT마다의 패스/페일 판정 결과를 동시에 입력할 수 있고, 그 결과, 시험 시간이 단축되어 스루풋의 향상을 도모할 수 있다. 또한, 모든 판정 회로에서 '패스'로 판정된 사이클에서의 패스/페일 판정 결과를 기억 해도 의미가 없기 때문에, 그와 같은 사이클은 기억하지 않으므로, 기억 용량이 작은 메모리를 사용할 수 있고, 장치 비용의 저감을 도모할 수 있다.As described above, according to the present embodiment, a cycle in which a fail data memory that stores a pass / fail determination result in correspondence with each determination circuit in a one-to-one manner is provided, and one or more of all determination circuits are determined to be 'fail'. In this case, by storing the pass / fail determination results for all fail data memories, the pass / fail determination results for each DUT can be input at the same time. As a result, the test time can be shortened and the throughput can be improved. . In addition, since it is not meaningful to memorize the pass / fail determination result in the cycle determined as 'pass' in all the determination circuits, such a cycle is not stored, so that a memory having a small storage capacity can be used and the cost of the device can be reduced. Reduction can be aimed at.

또한, 사이클 G에서 설명한 바와 같이, 본 실시예에서는, 페일 횟수 제어부에 의해, 각각의 DUT에 대응하는 판정 회로 중, 하나 이상이 '페일'로 판정한 횟수를 카운트하고, 상기 횟수가 규정치를 넘었을 경우, 이후는 상기 페일 횟수 제어부로부터의 신호 출력을 정지하고, 규정치를 넘은 DUT를 제외한 다른 DUT에 대응하는 판정 회로 중, 하나 이상이 '페일'로 판정한 경우에, 모든 페일 데이터 메모리에 대해서, 패스/페일 판정 결과를 기억하도록 지시한다. 이와 같은 구성을 채용함으 로써, 페일 횟수가 많은 특정 DUT에 영향을 받지 않고, 다른 페일 횟수가 적은 DUT에 대한 패스/페일 판정 결과를 정확하게 집계할 수 있다. 이하, 이 이유에 대하여 상세하게 설명한다.In addition, as described in the cycle G, in the present embodiment, the number of failures control unit counts the number of times that one or more of the determination circuits corresponding to the respective DUTs are 'fail', and the number exceeds the prescribed value. When the signal output from the fail count control unit is stopped and one or more of the determination circuits corresponding to other DUTs except the DUT exceeding a prescribed value is determined to be 'fail', all fail data memories are determined. Instructs to store the pass / fail decision result. By adopting such a configuration, it is possible to accurately count pass / fail determination results for a DUT having a small number of failings without being affected by a specific DUT having a large number of failings. This reason will be described in detail below.

만일 페일 횟수 제어부를 설치하지 않는 경우를 상정하면, 본 실시예에서는, 모든 판정 회로 중, 하나 이상이 '페일'로 판정한 사이클의 경우에, 모든 페일 데이터 메모리에 대해서 패스/페일 판정 결과를 기억시키는 구성을 채용하고 있으므로, 예를 들면 DUT(20a)에서의 '페일'의 발생 빈도가 DUT(20b)와 비교하여 훨씬 큰 경우, 사이클의 이른 단계에서 페일 데이터 메모리(30 및 31)는 '페일' 데이터 용량 초과가 되고, 한편, 페일 데이터 메모리(32 및 33)는 '패스' 데이터 용량 초과가 된다. 이 때, 예를 들면 후반의 사이클에서 DUT(20b)에서의 '페일'의 발생 빈도가 상승한다하더라도, '페일' 데이터를 집계할 수 없고, DUT(20b)에 관한 정확한 시험을 행할 수 없다. 이와 같이, 시험 결과가 페일 횟수가 많은 특정 DUT에 의하여 영향을 받게 된다.If it is assumed that the fail count control unit is not provided, in this embodiment, the pass / fail determination result is stored for all fail data memories in the case of a cycle in which at least one of all the determination circuits is determined as 'fail'. Since the frequency of occurrence of 'fail' in the DUT 20a is much higher than that of the DUT 20b, for example, the fail data memories 30 and 31 fail in the early stage of the cycle. 'Data capacity exceeded, while fail data memories 32 and 33 become' pass' data capacity exceeded. At this time, even if the frequency of occurrence of 'fail' in the DUT 20b increases in a later cycle, for example, 'fail' data cannot be aggregated and an accurate test on the DUT 20b cannot be performed. As such, test results are affected by a particular DUT with a high number of fail times.

이 문제를 해결하기 위해서는, 대용량의 페일 데이터 메모리를 사용하는 방법이 고려될 수 있지만, 장치 비용의 증가를 초래하게 되어 바람직하지 않다. 따라서, 본 실시예와 같이, 페일 횟수를 카운트하여 상기 페일 횟수가 규정치을 넘은 DUT를 구제 불가능품이라고 보고, 이후는 규정치를 넘은 DUT를 제외한 다른 DUT에 대응하는 판정 회로중, 하나 이상이 '페일'로 판정한 경우에, 모든 페일 데이터 메모리에 대해서, 패스/페일 판정 결과를 기억하도록 지시함으로써, 페일 횟수가 많은 특정 DUT에 의하여 영향을 받지않고, 다른 페일 횟수가 적은 DUT에 대한 패스/ 페일 판정 결과를 정확하게 집계할 수 있다.In order to solve this problem, a method using a large amount of fail data memory may be considered, but it is not preferable because it leads to an increase in device cost. Therefore, as in the present embodiment, the number of failes is counted and the DUT whose number of failes exceeds the prescribed value is regarded as a non-remedy article, and after that, at least one of the decision circuits corresponding to other DUTs except the DUT exceeding the prescribed value is 'failed'. In the case of the determination, the pass / fail determination result for all the fail data memories is not affected by the specific DUT having a large number of failings, and the other failing counts are not affected by a specific DUT having a large number of failings. Can be accurately aggregated.

그리고, 대용량의 페일 데이터 메모리의 사용이 허가되는 경우는, 페일 횟수 제어부를 설치할 필요는 없다. 이 경우, 도 1에 있어서, OR 회로(50a ~ 50n), 및 페일 횟수 제어부(60a ~ 60n)를 설치하지 않고, 각 디지털 비교기의 출력을 OR 회로(13)에 직접 접속하면 된다.When the use of a large amount of fail data memory is permitted, there is no need to provide a fail count control unit. In this case, in FIG. 1, the outputs of the digital comparators may be directly connected to the OR circuit 13 without providing the OR circuits 50a to 50n and the fail count controllers 60a to 60n.

또한, 본 발명은 상기 실시예에 한정되지 않고, 이하와 같은 변형예를 고려할 수 있다.In addition, this invention is not limited to the said Example, The following modification can be considered.

도 4에서 본 실시예의 변형예를 나타낸다. 도 4에 있어서, 도 1과 상이한 점은, 각 페일 횟수 제어부(60a ~ 60n)의 후단에, 페일 횟수 제어부의 출력 신호와 선택 신호(DUT1EN ~ DUTNEN)의 AND 처리를 행하는 AND 회로(70a ~ 70n)가 설치되고, 또한, 각 DUT의 데이터 출력 핀 P01에 대응하는 판정 회로(5, 7, 9)의 출력 신호와 핀 선택 신호(PIN1EN)의 AND 처리를 행하는 AND 회로(80a ~ 80n)가 설치되고, 또한, 또한, 각 DUT의 데이터 출력 핀 P02에 대응하는 판정 회로(6, 8, 10)의 출력 신호와 핀 선택 신호(PIN2EN)의 AND 처리를 행하는 AND 회로(90a ~ 90n)가 형성되어 있다. 이들 AND 회로(70a ~ 70n)의 출력 신호는 OR 회로(13)에 입력되어 있다. 또한, AND 회로(80a 및 90a)의 출력 신호는 OR 회로(50a)에 입력되고, AND 회로(80b 및 90b)의 출력 신호는 OR 회로(50b)에 입력되고, 또한 AND 회로(80n 및 90n)의 출력 신호는 OR 회로(50n)에 입력되어 있다.4 shows a modification of this embodiment. In FIG. 4, the difference from FIG. 1 is an AND circuit 70a to 70n which performs an AND process of the output signal of the fail count control unit and the selection signals DUT1EN to DUTNEN at the rear end of each fail count control unit 60a to 60n. And AND circuits 80a to 80n which perform AND processing of the output signal of the determination circuits 5, 7, 9 corresponding to the data output pins P 01 of each DUT and the pin select signal PIN1EN. is provided, and, also, the determination circuit (6, 8, 10) aND circuits (90a ~ 90n) for performing an aND processing of the output signal and a pin select signal (PIN2EN) for the data output pins P 02 of each DUT Formed. The output signals of these AND circuits 70a to 70n are input to the OR circuit 13. The output signals of the AND circuits 80a and 90a are input to the OR circuit 50a, and the output signals of the AND circuits 80b and 90b are input to the OR circuit 50b, and the AND circuits 80n and 90n are also input. Is output to the OR circuit 50n.

전술한 바와 같이, AND 회로(70a ~ 70n)를 형성함으로써, 페일 횟수 제어 부(60a ~ 60n)에서의 카운터 기능에 의한 카운트 결과의 사용/불사용을 선택할 수 있다. 즉, 도 5의 타이밍 차트에 나타낸 바와 같이, 선택 신호 DUT1EN를 'Lo', 다른 선택 신호(DUT2EN ~ DUTNEN)을 'Hi' 라 하면, 항상 AND 회로(70a)의 출력 신호는 'Lo'가되어, 페일 횟수 제어부(60a)는 '불사용'의 상태가 된다. 이와 같은 방법을 채용함으로써, 예를 들면 DUT(20a)가 처음부터 구제 불가능품으로 알고 있는 경우 등은, 사전에 페일 횟수 제어부(60a)를 '불사용' 상태로 선택함으로써, DUT(20a)의 페일 횟수에 영향을 받지 않고, 다른 DUT에 대한 패스/페일 판정 결과를 정확하게 집계할 수 있다.As described above, by forming the AND circuits 70a to 70n, it is possible to select whether or not to use the count result by the counter function in the fail count control units 60a to 60n. That is, as shown in the timing chart of FIG. 5, when the selection signal DUT1EN is 'Lo' and the other selection signals DUT2EN to DUTNEN are 'Hi', the output signal of the AND circuit 70a is always 'Lo'. The fail count control unit 60a is in a state of 'unused'. By adopting such a method, for example, when the DUT 20a is known as a non-remedy product from the beginning, the fail count control unit 60a is selected as 'unused' state in advance, so that the DUT 20a can be used. It is possible to accurately aggregate pass / fail determination results for other DUTs without being affected by the number of failures.

또한, AND 회로(80a ~ 80n, 90a ~ 90n)를 형성함으로써, 각 DUT의 특정 출력 핀에 대응하는 판정 회로에 의한 패스/페일 판정 결과만을 사용할 수 있다. 즉, 도 5의 타이밍 차트에 나타낸 바와 같이, 핀 선택 신호 PIN1EN을 'Hi', PIN2EN을 'Lo'라 하면, OR 회로(50a ~ 50n)로부터는, 항상 각 DUT의 데이터 출력 핀 P01에 대응하는 판정 회로(5, 7, 9)의 출력 신호의 OR 신호가 출력되게 된다. 즉, 페일 횟수 제어부는, 특정 출력 핀에 대응하는 판정 회로가 '페일'로 판정한 횟수만을 카운트하게 된다. 이와 같은 구성을 채용함으로써, 특정 출력 핀의 페일 횟수에 영향을 받지 않고, 다른 출력 핀에 대한 패스/페일 판정 결과를 정확하게 집계할 수 있게 된다.In addition, by forming the AND circuits 80a to 80n and 90a to 90n, only the pass / fail determination results by the determination circuit corresponding to the specific output pin of each DUT can be used. That is, as shown in the timing chart of FIG. 5, when the pin select signal PIN1EN is 'Hi' and the PIN2EN is 'Lo', the OR circuits 50a to 50n always correspond to the data output pin P 01 of each DUT. The OR signal of the output signal of the decision circuits 5, 7, 9 to be outputted. That is, the fail count control unit counts only the number of times that the determination circuit corresponding to the specific output pin has determined to be 'fail'. By adopting such a configuration, it is possible to accurately count pass / fail determination results for other output pins without being affected by the number of times of failing a specific output pin.

본 발명에 의하면, 복수개의 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터에 대한 패스/페일 판정 결과를, 각 피시험 대상 디바이스의 핀에 대응하여 개별적으로 기억하는 판정 결과 기억 수단을 구비하므로, 각 피시험 대상 디바이스의 패스/페일 판정 결과를 동시에 기록할 수 있고, 그 결과, 시험 시간을 단축하고, 스루풋의 향상을 도모할 수 있다.According to the present invention, since the pass / fail determination results for the output data output from the pins of the plurality of devices under test are provided with determination result storage means for individually storing corresponding paths of the devices under test, respectively. The pass / fail determination result of the device under test can be recorded simultaneously. As a result, the test time can be shortened and the throughput can be improved.

Claims (9)

복수개의 피시험 대상 디바이스에 시험 패턴을 인가하여 시험을 행하는 반도체 집적 회로 시험 장치로서,A semiconductor integrated circuit test apparatus for performing a test by applying a test pattern to a plurality of devices under test, 상기 복수개의 피시험 대상 디바이스의 핀에 대해서, 인가된 시험 패턴에 따라 상기 핀으로부터 출력되는 출력 데이터와 소정의 기대값을 비교함으로써, 상기 출력 데이터에 대한 패스/페일(pass/fail) 판정을 행하는 판정 수단과,Pass / fail determination is performed on the pins of the plurality of devices under test by comparing a predetermined expected value with output data outputted from the pin in accordance with an applied test pattern. Judging means, 각 피시험 대상 디바이스의 핀에 대응하여, 상기 판정 수단에 의한 패스/페일 판정 결과를 개별적으로 기억하는 판정 결과 기억 수단과,Determination result storage means for individually storing the pass / fail determination results by the determination means corresponding to the pins of the devices under test; 상기 판정 수단에 있어서, 상기 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대해서 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 판정 결과 기록 제어 수단, 및In the determination means, in the case where at least one of the output data is determined to be a 'fail', a determination instructing the determination result storage means to store a pass / fail determination result corresponding to a pin of each device under test. Result recording control means, and 상기 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 횟수를 각 피시험 대상 디바이스마다 카운트하는 페일 횟수 카운터A fail count counter that counts, for each device under test, the number of times that at least one of the output data output from the pin of the device under test is determined to be a 'fail'. 를 구비하고,And 상기 판정 결과 기록 제어 수단은, 상기 페일 횟수 카운터에 의해 카운트된 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는The determination result recording control means, when the number of times counted by the fail count counter exceeds a prescribed value, at least one of output data output from a pin of another device under test except for the device under test exceeding the prescribed value. When it is determined that this is a 'fail', instructing the determination result storage means to store a pass / fail determination result corresponding to the pin of each device under test. 반도체 집적 회로 시험 장치.Semiconductor integrated circuit test device. 삭제delete 제1항에 있어서,The method of claim 1, 상기 페일 횟수 카운터에서의 각 피시험 대상 디바이스에 대한 상기 횟수의 카운트 결과의 사용/불사용을 선택하는 선택 수단을 더 구비하고,Selecting means for selecting whether to use or not to use the count result of the count for each device under test in the fail count counter, 상기 판정 결과 기록 제어 수단은, 상기 선택 수단에 의해 '사용'으로 선택된 피시험 대상 디바이스의 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스 및 상기 선택 수단에 의해 '불사용'으로 선택된 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정되는 경우에, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는, 반도체 집적 회로 시험 장치.The determination result recording control means, when the number of the device under test selected as 'used' by the selection means exceeds the prescribed value, is determined to be 'unused' by the device under test and the selection means exceeding the prescribed value. When one or more of the output data output from the pins of the device under test other than the device under test is selected as 'fail', the determination result storage means corresponds to the pin of each device under test. A semiconductor integrated circuit test apparatus, instructing to store a pass / fail determination result. 제1항에 있어서,The method of claim 1, 피시험 대상 디바이스에서의, 상기 패스/페일 판정이 행해진 출력 데이터를 기억할 곳의 어드레스를 기억하는 어드레스 기억 수단과,Address storage means for storing an address at a device under test to store an output data for which said pass / fail determination has been made; 상기 판정 수단에 있어서, 상기 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 어드레스 기억 수단에 대해서, 패스/페일 판정을 한 출력 데이터를 기억할 곳의 어드레스를 기억하도록 지시하는 어드레스 기록 제어 수단In the determination means, in the case where at least one of the output data is determined to be 'fail', address recording control for instructing the address storage means to store an address where to store output data that has undergone a pass / fail determination; Way 을 더 구비하는 반도체 집적 회로 시험 장치.The semiconductor integrated circuit test apparatus further comprising. 제4항에 있어서,The method of claim 4, wherein 상기 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 횟수를, 각 피시험 대상 디바이스마다 카운트하는 페일 횟수 카운터를 더 구비하고,And a fail count counter for counting the number of times at least one of the output data output from the pin of the device under test is 'fail' for each device under test, 상기 페일 횟수 카운터에 의해 카운트된 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기록 제어 수단은, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 동시에, 상기 어드레스 기록 제어 수단은, 상기 어드레스 기억 수단에 대해서, 상기 기억할 곳의 어드레스를 기억하도록 지시하는, 반도체 집적 회로 시험 장치.When the number of times counted by the fail count counter exceeds a prescribed value, and when one or more of the output data output from the pins of the device under test other than the device under test exceeded the prescribed value is determined as 'fail'. The determination result recording control means instructs the determination result storage means to store a pass / fail determination result corresponding to the pin of each device under test, and the address recording control means stores the address. A semiconductor integrated circuit test apparatus, instructing a means to memorize an address of the storage location. 제5항에 있어서,The method of claim 5, 상기 페일 횟수 카운터에서의 각 피시험 대상 디바이스에 대한 상기 횟수의 카운트 결과의 사용/불사용을 선택하는 선택 수단을 더 구비하고,Selecting means for selecting whether to use or not to use the count result of the count for each device under test in the fail count counter, 상기 선택 수단에 의해 '사용'으로 선택된 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스 및 상기 선택 수단에 의해 '불사용'으로 선택된 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기록 제어 수단은, 상기 판정 결과 기억 수단에 대해서, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는 동시에, 상기 어드레스 기록 제어 수단은, 상기 어드레스 기억 수단에 대하여, 상기 기억할 곳의 어드레스를 기억하도록 지시하는, 반도체 집적 회로 시험 장치.When the number of times selected as 'used' by the selection means exceeds the prescribed value, the device under test other than the device under test and the device under test selected as 'unused' by the selection means In the case where one or more of the output data output from the pin of is determined as 'fail', the determination result recording control means determines, with respect to the determination result storage means, a pass / fail determination corresponding to the pin of each device under test. And instructing to store a result, and said address writing control means instructing said address storage means to store an address of said storage location. 제1항 또는 제4항에 있어서,The method according to claim 1 or 4, 상기 판정 결과 기록 제어 수단은, 각 피시험 대상 디바이스의 특정 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 상기 판정 결과 기억 수단에 대하여, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는, 반도체 집적 회로 시험 장치.The determination result recording control means, when it is determined that at least one of the output data output from the specific pin of each device under test is 'fail', the determination result storage means, to the pin of each device under test, with respect to the determination result storage means. And instructing to store a corresponding pass / fail determination result. 제1항, 제3항, 제5항 및 제6항 중 어느 한 항에 있어서,The method according to any one of claims 1, 3, 5 and 6, 상기 페일 횟수 카운터는, 특정 핀으로부터 출력되는 출력 데이터가 '페일'로 판정된 횟수를 카운트하는, 반도체 집적 회로 시험 장치.The fail count counter counts the number of times that output data output from a specific pin is determined to be 'fail'. 복수개의 피시험 대상 디바이스에 시험 패턴을 인가하여 시험을 행하는 반도체 집적 회로 시험 방법으로서,A semiconductor integrated circuit test method for performing a test by applying a test pattern to a plurality of devices under test, 상기 복수개의 피시험 대상 디바이스의 핀에 대해서, 인가된 시험 패턴에 따라 상기 핀으로부터 출력되는 출력 데이터와 소정의 기대값을 비교함으로써, 상기 출력 데이터에 대한 패스/페일 판정을 행하고,For the pins of the plurality of devices under test, a pass / fail determination on the output data is performed by comparing output data output from the pin with a predetermined expected value according to an applied test pattern, 하나 이상의 출력 데이터가 '페일'로 판정된 경우에, 각 피시험 대상 디바이스의 핀에 대응하여 개별적으로 패스/페일 판정 결과를 기억하며,When one or more output data are determined to be 'fail', the pass / fail determination result is individually stored corresponding to the pin of each device under test, 상기 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 횟수를 각 피시험 대상 디바이스마다 카운트하고,Counting the number of times that one or more of the output data output from the pin of the device under test is 'fail' for each device under test, 카운트된 상기 횟수가 규정치를 넘었을 경우, 상기 규정치를 넘은 피시험 대상 디바이스를 제외한 다른 피시험 대상 디바이스의 핀으로부터 출력되는 출력 데이터 중 하나 이상이 '페일'로 판정된 경우에, 각 피시험 대상 디바이스의 핀에 대응하는 패스/페일 판정 결과를 기억하도록 지시하는When the counted number exceeds the prescribed value, when one or more of the output data output from the pins of the device under test other than the device under test exceeded the prescribed value is determined as 'fail', each test subject Instructs to remember the pass / fail decision result corresponding to the pin of the device 반도체 집적 회로 시험 방법.Semiconductor integrated circuit test method.
KR1020070028160A 2006-05-30 2007-03-22 Semiconductor test system and the method thereof KR100858921B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006149509A JP2007322141A (en) 2006-05-30 2006-05-30 Device and method for testing semiconductor integrated circuit
JPJP-P-2006-00149509 2006-05-30

Publications (2)

Publication Number Publication Date
KR20070115593A KR20070115593A (en) 2007-12-06
KR100858921B1 true KR100858921B1 (en) 2008-09-17

Family

ID=38855109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070028160A KR100858921B1 (en) 2006-05-30 2007-03-22 Semiconductor test system and the method thereof

Country Status (2)

Country Link
JP (1) JP2007322141A (en)
KR (1) KR100858921B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0148621B1 (en) * 1993-09-03 1998-12-01 오오우라 히로시 Device for testing flash memory
KR20030032815A (en) * 2001-10-16 2003-04-26 미쓰비시덴키 가부시키가이샤 Apparatus for testing semiconductor device
KR20030036028A (en) * 2001-10-31 2003-05-09 휴렛-팩커드 컴퍼니(델라웨어주법인) 3-d-memory device for large storage capacity
KR20040023486A (en) * 2002-09-11 2004-03-18 가부시키가이샤 히타치세이사쿠쇼 Memory system
JP2005276317A (en) * 2004-03-24 2005-10-06 Advantest Corp Testing apparatus and testing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0148621B1 (en) * 1993-09-03 1998-12-01 오오우라 히로시 Device for testing flash memory
KR20030032815A (en) * 2001-10-16 2003-04-26 미쓰비시덴키 가부시키가이샤 Apparatus for testing semiconductor device
KR20030036028A (en) * 2001-10-31 2003-05-09 휴렛-팩커드 컴퍼니(델라웨어주법인) 3-d-memory device for large storage capacity
KR20040023486A (en) * 2002-09-11 2004-03-18 가부시키가이샤 히타치세이사쿠쇼 Memory system
JP2005276317A (en) * 2004-03-24 2005-10-06 Advantest Corp Testing apparatus and testing method

Also Published As

Publication number Publication date
JP2007322141A (en) 2007-12-13
KR20070115593A (en) 2007-12-06

Similar Documents

Publication Publication Date Title
US7603595B2 (en) Memory test circuit and method
JP4177807B2 (en) Circuit test system
US7757138B2 (en) Semiconductor integrated circuit, test data generating device, LSI test device, and computer product
US7114110B2 (en) Semiconductor device, and the method of testing or making of the semiconductor device
WO2008044391A1 (en) Testing device, testing method, and manufacturing method
US20050093561A1 (en) Semiconductor integrated circuit testing device and method
JP4417955B2 (en) Test method by event format for timing related defect verification of integrated circuits
US6346822B2 (en) Semiconductor integrated circuit having diagnosis function
US7209849B1 (en) Test system, added apparatus, and test method
US7688658B2 (en) Semiconductor device in which a plurality of memory macros are mounted, and testing method thereof
US7681097B2 (en) Test system employing test controller compressing data, data compressing circuit and test method
KR100858921B1 (en) Semiconductor test system and the method thereof
KR100750397B1 (en) Multi test embodiment system of wafer tester
CN112630630B (en) Chip testing method and computing chip
US7482827B2 (en) Integrated circuit with testable clock circuits
US6892338B2 (en) Analog/digital characteristics testing device and IC testing apparatus
US20030210032A1 (en) Jitter quantity calculator and tester
JPH11101850A (en) Ic tester
JP3101686B2 (en) IC tester
US8754667B2 (en) Semiconductor device test method and semiconductor device
JP3185187B2 (en) IC test equipment
JPH10319089A (en) Semiconductor testing device
KR100429629B1 (en) Boundary Scan Test Chip Signal Delay Measuring System and Method for the Same
JP2012168141A (en) Test circuit for semiconductor integrated circuit and method of controlling semiconductor integrated circuit test
JP3970088B2 (en) Test circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee