JP3970088B2

JP3970088B2 - Test circuit

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Publication number: JP3970088B2
Application number: JP2002132296A
Authority: JP
Inventors: 尚之越智; 護角田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-05-08
Filing date: 2002-05-08
Publication date: 2007-09-05
Anticipated expiration: 2022-05-08
Also published as: JP2003329730A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＪＴＡＧ（Joint Test Action Group ）を利用した半導体装置のテスト回路に関するものである。
【０００２】
【従来の技術】
ＪＴＡＧは、ＩＥＥＥ１１４９．１により規定され、例えば半導体装置のボード上への実装テストや、デバッグツールとしても使用される汎用的なテスト手法である。
【０００３】
以下、このＪＴＡＧを利用したテスト回路について説明する。
図６は、従来のテスト回路を適用する半導体装置の一例の構成概略図である。
同図に示す半導体装置５０は、テスト回路として、ＪＴＡＧを利用して構成されたバウンダリスキャンレジスタ（シフトレジスタ）を備えるものである。
【０００４】
図示例の半導体装置５０のそれぞれの入力ピンは入力バッファ（Ｉ／Ｏ）１４の入力端子に接続され、この入力バッファ１４の出力端子と内部回路１２との間に入力用のバウンダリスキャンセル（ＢＳＣ）１６が配置されている。また、内部回路１２とそれぞれの出力バッファ（Ｉ／Ｏ）２０の入力端子との間には出力用のバウンダリスキャンセル（ＢＳＣ）１８が配置され、それぞれの出力バッファ２０の出力端子は、半導体装置５０のそれぞれの出力ピンに接続されている。
【０００５】
図中左下の初段の入力用のバウンダリスキャンセル１６の入力端子ＴＤＩには、外部から半導体装置５０のテスト用の入力ピンＴＤＩへ入力される信号が入力バッファ１４を介して入力されている。
【０００６】
この初段のバウンダリスキャンセル１６の出力端子ＴＤＯから出力される信号は、次段のバウンダリスキャンセル１８の入力端子ＴＤＩに入力され、以後同様にして、前段のバウンダリスキャンセルの出力端子ＴＤＯから出力される信号が、次段のバウンダリスキャンセルの入力端子ＴＤＩに入力されている。こうして、全てのバウンダリスキャンセル１６，１８が直列に接続され、１本のバウンダリスキャンレジスタが構成されている。
【０００７】
そして、図中中央下の最終段の出力用のバウンダリスキャンセル１８の出力端子ＴＤＯから出力される信号が、出力バッファ２０を介して半導体装置５０の出力ピンＴＤＯから外部へ出力されている。
【０００８】
続いて、バウンダリスキャンセルの構成について説明する。
図７および図８は、従来のバウンダリスキャンセルの一例の構成回路図である。まず、図７に示す入力用のバウンダリスキャンセル１６は、半導体装置５０の各々の入力ピンに設けられているものであり、セレクタ２４と、フリップフロップ（Ｆ／Ｆ）２６と、ラッチ（Ｄ−Ｌａｔｃｈ）３０と、セレクタ３２とを備えている。
【０００９】
セレクタ２４の入力端子０，１および選択端子には、それぞれ信号ＺＩＮ、信号ＴＤＩおよび信号ＳＨＩＦＴが入力され、その出力信号は、フリップフロップ２６のデータ入力端子Ｄに入力されている。また、フリップフロップ２６のクロック入力端子ＣＫには信号ＣＬＯＣＫが入力され、そのデータ出力端子Ｑから出力される信号は、ラッチ３０のデータ入力端子Ｄに入力されると共に、信号ＴＤＯとして出力されている。
【００１０】
ラッチ３０のイネーブル入力端子ＥＮには信号ＵＰＤＡＴＥが入力され、その出力端子Ｑから出力される信号はセレクタ３２の入力端子１に入力されている。また、セレクタ３２の入力端子０および選択入力端子には、それぞれ信号ＺＩＮおよび信号ＭＯＤＥが入力され、セレクタ３２からは信号ＺＯＵＴが出力されている。
【００１１】
ここで、信号ＺＩＮは、外部から半導体装置５０の入力ピンへ入力され、入力バッファ１４を介してこの入力用のバウンダリスキャンセル１６に入力される信号であり、信号ＺＯＵＴは、半導体装置５０の内部回路１２へ供給される信号である。
【００１２】
信号ＴＤＩおよび信号ＴＤＯは、テスト用のデータ信号である。信号ＴＤＩとしては、半導体装置５０の入力ピンＴＤＩから入力される信号、または前段のバウンダリスキャンセルの出力端子ＴＤＯから出力される信号が入力される。一方、バウンダリスキャンセルから出力される信号ＴＤＯは、次段のバウンダリスキャンセルの入力端子ＴＤＩへ入力される、または半導体装置５０の出力ピンＴＤＯから外部へ出力される。
【００１３】
信号ＭＯＤＥ、信号ＳＨＩＦＴ、信号ＣＬＯＣＫおよび信号ＵＰＤＡＴＥは、テスト用の制御信号である。信号ＭＯＤＥは、半導体装置５０の動作モードを設定する信号であり、‘０’の場合は通常モード、‘１’の場合はテストモードとなる。また、信号ＳＨＩＦＴは、セレクタ２４の選択信号であり、‘０’の場合、セレクタ２４からは信号ＺＩＮが出力され、‘１’の場合には信号ＴＤＩが出力される。
【００１４】
信号ＣＬＯＣＫは、フリップフロップ２６のクロック信号であり、その立上がりに同期して、セレクタ２４から出力される信号がフリップフロップ２６に保持されると共に、そのデータ出力端子Ｑから出力される。また、信号ＵＰＤＡＴＥは、ラッチ３０のイネーブル信号であり、‘０’の場合、ラッチ３０のデータ出力端子Ｑから出力される信号は保持され、‘１’の場合には、フリップフロップ２６から出力される信号ＴＤＯがデータ出力端子Ｑから出力される。
【００１５】
一方、図８に示す出力用のバウンダリスキャンセル１８は、半導体装置５０の各々の出力ピンに設けられているものである。同図に示すように、出力用のバウンダリスキャンセル１８の構成は、図７に示す入力用のバウンダリスキャンセル１６において、信号ＺＩＮおよび信号ＺＯＵＴが、それぞれ信号ＡＩＮおよび信号ＡＯＵＴに変更されている点を除いて同じである。従って、出力用のバウンダリスキャンセル１８の詳細な説明は省略する。
【００１６】
ここで、信号ＡＩＮは、半導体装置５０の内部回路１２から入力される信号であり、信号ＡＯＵＴは、この出力用のバウンダリスキャンセル１８から出力バッファ２０を介して半導体装置５０の外部へ出力される信号である。
【００１７】
図示例のテスト回路では、通常モード（信号ＭＯＤＥ＝‘０’）の場合、入力用のバウンダリスキャンセル１６のセレクタ３２からは、信号ＺＯＵＴとして信号ＺＩＮが出力され、内部回路１２に供給される。また、出力用のバウンダリスキャンセル１８のセレクタ４４からは、信号ＡＯＵＴとして信号ＡＩＮが出力され、半導体装置５０の外部へ出力される。
【００１８】
すなわち、通常モードの場合、機能的には、入力用および出力用のバウンダリスキャンセル１６，１８が共にない状態と等価であり、内部回路１２は、それぞれの入力ピンから入力される信号に従って動作し、その出力信号は、それぞれの出力ピンから半導体装置５０の外部へ出力される。
【００１９】
一方、テストモード（信号ＭＯＤＥ＝‘１’）の場合、入力用のバウンダリスキャンセル１６のセレクタ２４からは、信号ＳＨＩＦＴ＝‘０’の場合に信号ＺＩＮが出力され、‘１’の場合には信号ＴＤＩが出力される。すなわち、セレクタ２４からは、対応する入力ピンから入力される信号と入力ピンＴＤＩから入力される信号ないしは前段のバウンダリスキャンセルの出力端子ＴＤＯから入力される信号とのいずれか一方が選択的に出力される。
【００２０】
続いて、セレクタ２４の出力信号は、信号ＣＬＯＣＫの立上がりに同期してフリップフロップ２６に保持される。
【００２１】
ここで、信号ＳＨＩＦＴ＝‘０’の場合、各々の入力ピンから入力される信号ＺＩＮが、信号ＣＬＯＣＫの立上がりに同期して、各々対応するフリップフロップ２６に同時に保持される。
【００２２】
一方、信号ＳＨＩＦＴ＝‘１’の場合、全てのバウンダリスキャンセルによってバウンダリスキャンレジスタが構成される。この場合、入力ピンＴＤＩから入力される信号が、信号ＣＬＯＣＫの立上がりに同期して、初段のバウンダリスキャンセルのフリップフロップ２６に保持され、以後、次段のバウンダリスキャンセルのフリップフロップに順次シフトされ、最終的に、全てのバウンダリスキャンセルのフリップフロップ２６にデータが設定される。
【００２３】
各々の入力用のバウンダリスキャンセル１６のフリップフロップ２６に保持された信号は、信号ＵＰＤＡＴＥ＝‘１’とするタイミングでラッチ３０を通過し、セレクタ３２を介して内部回路１２へ供給される。また、ラッチ３０を通過した信号は、信号ＵＰＤＡＴＥ＝‘０’とするタイミングでラッチ３０に保持される。
【００２４】
これにより、入力タイミングのばらつきに関係なく、外部から半導体装置５０の入力ピンへ入力された信号を信号ＵＰＤＡＴＥのタイミングで同時に内部回路１２へ供給することができる。
【００２５】
その後、内部回路１２は、各々の入力用のバウンダリスキャンセル１６のセレクタ３２から供給される信号に従って動作し、その出力信号は、各々の出力用のバウンダリスキャンセル１８に供給される。
【００２６】
同様に、出力用のバウンダリスキャンセル１８においても、テストモードの場合、信号ＳＨＩＦＴ＝‘０’として、内部回路１２から出力される信号ＡＩＮを各々対応するフリップフロップ４０に同時に保持し、信号ＵＰＤＡＴＥ＝‘１’のタイミングで同時に外部へ出力したり、信号ＳＨＩＦＴ＝‘１’として、フリップフロップ４０に保持された信号を順次シフトして、出力ピンＴＤＯから外部へ順次出力することができる。
【００２７】
このＪＴＡＧを利用したテスト回路を半導体装置５０に実装しておくことにより、前述のようにして、例えば半導体装置５０がボード上に正しく実装されているかどうかをテストすることができる。
【００２８】
ところで、半導体装置を出荷する場合には、専用のテスタにより良品か不良品かをチェックし、良品だけが選別されて出荷される。この際、テスタから半導体装置に対して所定のタイミングで入力信号が与えられ、これに応じて半導体装置が動作し、所定のタイミングで出力信号が出力される。テスタでは、半導体装置から出力される信号を確認することにより、半導体装置が良品なのか不良品なのかの選別が行われる。
【００２９】
しかし、最近は半導体装置の製造技術が急速に進歩し、搭載される回路規模が増大すると共に、非常に高速に動作する製品も増えている。当然、テスタによる選別時も、実動作時と同じ高速な動作速度でテストを行うのが望ましいが、実動作速度でのテストは、以下の１）および２）の観点から困難な場合が多い。
【００３０】
１）テスタの負荷と実使用上での負荷の違い
ボード上に高速動作する半導体装置を実装する場合、当然、ボード上の各半導体装置間をつなぐ配線は短く配線され、できるだけ負荷が小さくなるようにボード設計がなされるはずである。また、信号がバスの場合、それぞれの信号配線の負荷が等しくなるように設計し、信号間のスキューがないように設計がなされるはずである。
【００３１】
これに対し、テスタの場合は、各半導体装置の入出力ピンに入力信号を与えるドライバと、出力信号の値を調べるコンパレータが治具を介して接続されるため、容量として数１０〜１００ｐｆ以上の負荷となる。また、通常、テスタの治具は、製品毎に特化した仕様で設計されているわけではなく、従って、特定の信号間にスキューが発生しないように設計されているわけではなく、配線の引き回し等によるばらつきがあるのはある程度やむを得ない。
【００３２】
このような両者の負荷の違いにより、実使用時の条件下では正常動作するはずの半導体装置であっても、テスタによるテストの時には正常に動作しない場合がある。
【００３３】
２）テスタの測定精度の問題
当然ながら、テスタの測定精度の問題もある。例えば、出力ストローブ位置（テスタが出力信号を測定するタイミング）についても、ある程度のマージンがないと、本来良品である半導体装置が不良品と判断される場合がある。
【００３４】
上記１）および２）は、半導体装置の外部から入力信号を与え、その出力信号を半導体装置の外部で観測することによって製品の選別を行うことの難しさを意味する。
【００３５】
このような問題を解決するために、近年、例えば前述のＪＴＡＧを利用したテスト回路や、ロジックビスト（Logic BIST）等の組込み型自己テスト方式のテスト手法が用いられている。
【００３６】
しかし、この場合、半導体装置の内部に、その内部回路に与える入力信号を発生する回路と、内部回路からの出力信号が正しいのかどうかを判定する回路等を含むテスト回路を実際の回路とは別に搭載する必要があり、回路規模が増大するという問題があった。
【００３７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、バウンダリスキャンレジスタを利用して、ごく僅かな回路の追加だけで、大規模な半導体装置を実動作速度で自己テストし、そのテスト結果だけを外部へ出力することができるテスト回路を提供することにある。
【００３８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体装置のそれぞれの入出力ピンに設けられたバウンダリスキャンセルを所定数直列に接続して構成される少なくとも１つのバウンダリスキャンレジスタを備え、
前記バウンダリスキャンレジスタは、フィードバックシフトレジスタ構成とされ、
前記半導体装置の入力ピンに設けられる前記バウンダリスキャンセルは、各々対応する入出力ピンから入力される信号とテスト用の入出力ピンから入力される信号ないしは前記バウンダリスキャンレジスタを構成する前段のバウンダリスキャンセルの出力信号とのいずれか一方を選択的に出力する第３のセレクタと、クロック信号に同期して前記第３のセレクタの出力信号を保持し、当該バウンダリスキャンセルの出力信号として出力する第２のフリップフロップと、前記各々対応する入出力ピンから入力される信号と前記第２のフリップフロップの出力信号とのいずれか一方を選択的に出力する第４のセレクタと、この第４のセレクタの出力信号を保持する第２のラッチと、前記各々対応する入出力ピンから入力される信号と前記第２のラッチの出力信号とのいずれか一方を選択的に出力する第５のセレクタとを備えることを特徴とするテスト回路を提供するものである。
【００３９】
ここで、前記半導体装置の出力ピンに設けられる前記バウンダリスキャンセルは、前記半導体装置の内部回路の各々対応する出力信号と前記テスト用の入出力ピンから入力される信号ないしは前記バウンダリスキャンレジスタを構成する前段のバウンダリスキャンセルの出力信号との排他的論路和を取るＥＸＯＲゲートと、前記内部回路の各々対応する出力信号と前記ＥＸＯＲゲートの出力信号とのいずれか一方を選択的に出力する第１のセレクタと、前記クロック信号に同期して前記第１のセレクタの出力信号を保持し、当該バウンダリスキャンセルの出力信号として出力する第１のフリップフロップと、この第１のフリップフロップの出力信号を保持する第１のラッチと、前記内部回路の各々対応する出力信号と前記第１のラッチの出力信号とのいずれか一方を選択的に出力する第２のセレクタとを備えるのが好ましい。
【００４１】
また、前記バウンダリスキャンレジスタは、さらに、前記テスト用の入出力ピンから入力される信号と当該バウンダリスキャンレジスタを構成する最終段のバウンダリスキャンセルの出力信号とのどちらか一方を選択的に出力する第６のセレクタを備え、
前記第６のセレクタの出力信号は、当該バウンダリスキャンレジスタの初段のバウンダリスキャンセルに入力されているのが好ましい。
【００４２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のテスト回路を詳細に説明する。
【００４３】
図１は、本発明のテスト回路を適用する半導体装置の一実施例の構成概略図である。同図に示す半導体装置１０は、テスト回路として、ＪＴＡＧを利用して構成されたバウンダリスキャンレジスタを備えている。なお、図１に示す本発明のテスト回路を適用する半導体装置１０と図６に示す従来のテスト回路を適用する半導体装置５０との違いは、さらにセレクタ２２を備えている点だけであるから、同一の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００４４】
すなわち、図１に示す半導体装置１０は、内部回路１２と、各々の入力ピンにおいて、入力バッファ（Ｉ／Ｏ）１４および入力用のバウンダリスキャンセル（ＢＳＣ）１６と、各々の出力ピンにおいて、出力用のバウンダリスキャンセル（ＢＳＣ）１８および出力バッファ（Ｉ／Ｏ）２０と、セレクタ２２とを備えている。全てのバウンダリスキャンセル１６，１８がセレクタ２２を介してリング状に接続され、前述のバウンダリスキャンレジスタが構成されている。
【００４５】
ここで、入力ピンＴＤＩから入力される信号は、入力バッファ１４を介してセレクタ２２の入力端子０に入力されている。また、セレクタ２２の入力端子１には、最終段のバウンダリスキャンセル１８の出力端子ＴＤＯから出力される信号が入力され、その選択入力端子には、信号ＦＢＳＲが入力されている。また、セレクタ２２の出力信号は、初段のバウンダリスキャンセル１６の入力端子ＴＤＩに入力されている。
【００４６】
なお、信号ＦＢＳＲは、詳細は後述するが、バウンダリスキャンレジスタをフィードバックシフトレジスタとして構成するかどうかを設定する信号である。信号ＦＢＳＲ＝‘０’の場合、セレクタ２２からは、外部から入力ピンＴＤＩに入力される信号が出力される。また、信号ＦＢＳＲ＝‘１’の場合、セレクタ２２からは、最終段のバウンダリスキャンセル１８の出力端子ＴＤＯから出力される信号が出力される。
【００４７】
続いて、バウンダリスキャンセル１６，１８の構成について説明する。
図２および図３は、本発明のバウンダリスキャンセルの一実施例の構成回路図である。
【００４８】
まず、図２に示す入力用のバウンダリスキャンセル１６は、図１に示す半導体装置１０の各々の入力ピンに設けられているものである。なお、図２に示す本発明の入力用のバウンダリスキャンセル１６と図７に示す従来の入力用のバウンダリスキャンセル１６との違いは、さらにセレクタ２８を備えている点だけであるから、同様に、同一の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００４９】
すなわち、図２に示す入力用のバウンダリスキャンセル１６は、セレクタ２４と、フリップフロップ２６と、セレクタ２８と、ラッチ３０と、セレクタ３２とを備えている。セレクタ２８の入力端子０，１および選択入力端子には、それぞれフリップフロップ２６の出力端子Ｑから出力される信号、信号ＺＩＮおよび信号ＵＰＤＡＴＥＳＥＬが入力され、その出力信号は、ラッチ３０のデータ入力端子Ｄに入力されている。
【００５０】
信号ＵＰＤＡＴＥＳＥＬ＝‘０’の場合、セレクタ２８からは、フリップフロップ２６の出力端子Ｑから入力される信号が出力される。この場合、図２に示す入力用のバウンダリスキャンセル１６は、機能的には、図７に示す従来の出力用のバウンダリスキャンセルと等価になる。一方、信号ＵＰＤＡＴＥＳＥＬ＝‘１’の場合、セレクタ２８からは、信号ＳＨＩＦＴおよび信号ＣＬＯＣＫによる制御を行うことなく、信号ＺＩＮが出力される。
【００５１】
続いて、図３に示す出力用のバウンダリスキャンセル１８は、図１に示す半導体装置１０の各々の出力ピンに設けられているものである。なお、図３に示す本発明の出力用のバウンダリスキャンセル１８と図８に示す従来の出力用のバウンダリスキャンセル１８との違いは、さらにＡＮＤゲート３４およびＥＸＯＲゲート３６を備えている点だけであるから、同様に、同一の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００５２】
すなわち、図３に示す出力用のバウンダリスキャンセル１８は、ＡＮＤゲート３４と、ＥＸＯＲゲート３６と、セレクタ３８と、フリップフロップ４０と、ラッチ４２と、セレクタ４４とを備えている。ＡＮＤゲート３４の入力端子には、信号ＡＩＮおよび信号ＦＢＳＲが入力されている。また、ＥＸＯＲゲート３６の入力端子には、信号ＴＤＩおよびＡＮＤゲート３４の出力信号が入力され、その出力信号はセレクタ３８の入力端子１に入力されている。
【００５３】
ここで、信号ＦＢＳＲは、図１に示すセレクタ２２の選択入力端子に入力されている信号と同じ信号である。
【００５４】
信号ＦＢＳＲ＝‘０’の場合、ＡＮＤゲート３４の出力信号は‘０’となり、ＥＸＯＲゲート３６の出力信号は信号ＴＤＩと等価になる。この場合、図３に示す出力用のバウンダリスキャンセル１８は、図８に示す従来の出力用のバウンダリスキャンセル１８と機能的に等価である。
【００５５】
一方、信号ＦＢＳＲ＝‘１’の場合、ＡＮＤゲート３４の出力信号は信号ＡＩＮとなり、図４に概念的に示すように、全てのバウンダリスキャンセル１６，１８がリング状に接続されてフィードバックシフトレジスタが構成される。すなわち、出力用のバウンダリスキャンセル１８において、前段のバウンダリスキャンセルの出力端子ＴＤＯから出力される信号と内部回路１２から出力される信号との排他的論理和が演算され、順次圧縮されてシフトされる。
【００５６】
なお、信号ＵＰＤＡＴＥは、例えば外部から半導体装置へ供給される、もしくはその変化タイミングが調整可能に構成されているのが好ましい。これにより、信号ＵＰＤＡＴＥを任意のタイミングで‘０’または‘１’に変更可能となり、テストモード（信号ＭＯＤＥ＝‘１’）の場合に、バウンダリスキャンセル１６，１８からの出力信号ＺＯＵＴ，ＡＯＵＴの出力タイミングを適宜調整可能とすることができる。
【００５７】
次に、本発明のテスト回路を備える半導体装置１０の動作を説明する。
【００５８】
まず、通常モード（信号ＭＯＤＥ＝‘０’）の場合、およびテストモード（信号ＭＯＤＥ＝‘１’）の場合に、信号ＵＰＤＡＴＥＳＥＬ＝‘０’の場合の入力用のバウンダリスキャンセル１６の動作、および信号ＦＢＳＲ＝‘０’の場合の出力用のバウンダリスキャンセル１８の動作は、図６〜８に示す従来のテスト回路を備える半導体装置５０の場合と全く同じであるから、ここでは、その繰り返しの説明は省略する。
【００５９】
次に、テストモード（信号ＭＯＤＥ＝‘１’）の場合に、信号ＵＰＤＡＴＥＳＥＬ＝‘１’の場合、入力用のバウンダリスキャンセル１６では、セレクタ２８から信号ＺＩＮが出力される。セレクタ２８の出力信号は、信号ＵＰＤＡＴＥ＝‘１’とするタイミングでラッチ３０を通過して、セレクタ３２を介して内部回路１２へ供給され、信号ＵＰＤＡＴＥ＝‘０’とするタイミングでラッチ３０に保持される。
【００６０】
これにより、例えばバス等のように、複数の信号のタイミングを合わせて入力する必要がある場合に、テスタから実際に入力される信号の入力タイミングのばらつきに関係なく、信号ＵＰＤＡＴＥ＝‘１’とするタイミングで複数の信号を内部回路１２へ同時に供給することができる。
【００６１】
図７に示す従来の入力用のバウンダリスキャンセル１６では、信号ＳＨＩＦＴおよび信号ＣＬＯＣＫを制御して、信号ＺＩＮを一旦フリップフロップ２６に保持しておかなければ、上記と同様の機能を実現できない。これに対し、本発明の入力用のバウンダリスキャンセル１６では、フリップフロップ２６を利用することなく、信号ＵＰＤＡＴＥＳＥＬによる制御だけで上記機能を実現できるので、極めて制御性がよいという利点がある。
【００６２】
その後、内部回路１２は、各々の入力用のバウンダリスキャンセル１６のセレクタ３２から供給される信号に従って動作し、その出力信号は、各々の出力用のバウンダリスキャンレジスタ１８に出力される。
【００６３】
また、テストモード（信号ＭＯＤＥ＝‘１’）の場合に、信号ＦＢＳＲ＝‘１’の場合、出力用のバウンダリスキャンセル１８では、ＥＸＯＲゲート３６により、信号ＡＩＮと信号ＴＤＩとの排他的論理和が取られる。ＥＸＯＲゲート３６の出力信号は、信号ＳＨＩＦＴ＝‘１’の場合に、信号ＣＬＯＣＫの立上がりに同期してフリップフロップ４０に保持され、順次次段のバウンダリスキャンセルへシフトされる。
【００６４】
これにより、バウンダリスキャンレジスタはフィードバックシフトレジスタとして機能し、前段のバウンダリスキャンセルの出力信号が順次圧縮されて次段のバウンダリスキャンセルへシフトされる。従って、本発明のテスト回路を適用する半導体装置１０では、内部回路１２を実動作速度でテストした後、最終段のバウンダリスキャンセルに保持されている最終的なテスト結果を読み出すだけでテストの良否判定を行うことができる。
【００６５】
また、最終的なテスト結果は、所定の出力用のバウンダリスキャンセル１８のフリップフロップ４０に保持され、信号ＵＰＤＡＴＥ＝‘１’としたタイミングで出力ピンから出力される。従って、半導体装置１０の実動作時の出力タイミングに関係なく、信号ＵＰＤＡＴＥのタイミングを適宜調整することにより、テスタのストローブ位置に対して適切なマージンを持たせることができ、本来良品である半導体装置が不良品と判定されるのを防止することができる。
【００６６】
なお、信号ＳＨＩＦＴ＝‘０’の場合の出力用のバウンダリスキャンセル１８の動作は、図８に示す従来の出力用のバウンダリスキャンセル１８の場合と全く同じである。
【００６７】
また、本実施例のテスト回路を備える半導体装置１０では、図１および図４に示すように、テストモード（信号ＭＯＤＥ＝‘１’）の場合に、信号ＦＢＳＲ＝‘１’の場合、最終段のバウンダリスキャンセル１８の出力端子ＴＤＯから出力される信号が、セレクタ２２を介して、初段のバウンダリスキャンセル１６の入力端子ＴＤＩに入力（フィードバック）される。
【００６８】
これにより、入力ピンから入力される信号を、信号ＵＰＤＡＴＥのタイミングで内部回路１２へ供給して内部回路１２を動作させ、その出力信号を、フィードバックシフトレジスタにより、順次圧縮して次段のバウンダリスキャンセルへシフトし、最終段のバウンダリスキャンセル１８までシフトした後、再度、入力ピンから入力される信号を適宜変更して、テストを繰り返し連続的に行うことができ、その最終的なテスト結果を得ることができる。
【００６９】
以下、本発明のテスト回路を利用して、内部回路１２に別に設けられるスキャンテスト回路を実動作時と同じ高速な動作速度で動作させてテストする場合の一例を挙げて説明する。
【００７０】
スキャンテスト回路は、ロジック回路の代表的なテスト手法の１つである。スキャンテスト回路は、本来のロジック回路で使用されるフリップフロップをスキャンテスト用のフリップフロップに置き換えたものである。スキャンテスト回路は、テストモードの設定信号であるスキャンイネーブル信号がアクティブ状態とされた場合に、スキャンテスト用のフリップフロップが直列に接続され、シフトレジスタとして機能する。
【００７１】
スキャンテスト回路では、図５の動作概念図に示すように、１）スキャンイネーブル信号をアクティブ状態とし、スキャンクロック信号に同期してデータを順次シフト入力し、全てのスキャンテスト用のフリップフロップに初期値を設定する。続いて、２）スキャンイネーブル信号を非アクティブ状態としてロジック回路を通常動作させ、その出力信号をスキャンクロック信号に同期してスキャンテスト用のフリップフロップに保持する。そして、３）再度スキャンイネーブル信号をアクティブ状態とし、各々のスキャンテスト用のフリップフロップに保持されているロジック回路の出力信号を順次シフト出力する。
【００７２】
このスキャンテスト回路を利用することにより、同期回路を順序回路としてテストすることができ、テストを簡単に行うことができるという利点がある。なお、一般的に、上記１）および３）のサイクルをシフト動作と呼び、２）のサイクルをキャプチャ動作と呼ぶ。
【００７３】
ところで、上記スキャンテスト回路を備える半導体装置を実動作時と同じ高速な動作速度で動作させる場合、スキャンクロック信号が半導体装置の実動作時の周波数と同じ周波数に設定される。
【００７４】
この場合、テスタでの負荷や信号のスキューの問題、さらにはテスタの測定精度の問題から、各サイクルでのスキャンクロック信号の立上がりに対して、入力データのセットアップ・ホールド時間を十分に確保することができず、良品である半導体装置が不良品であると誤判定されたり、あるいはテスタの出力ストローブタイミングで出力信号を安定的に測定することができないという問題が発生する場合があることは既に述べた通りである。
【００７５】
これに対し、本発明のテスト回路を利用する場合、図２に示す入力用のバウンダリスキャンセル１６において、信号ＭＯＤＥ＝信号ＵＰＤＡＴＥＳＥＬ＝‘１’とし、入力ピンから入力されるデータ（信号ＺＩＮ）をセレクタ２８から選択的に出力し、信号ＵＰＤＡＴＥ＝‘１’とするタイミングでラッチ３０を通過させ、さらにセレクタ３２を介してシフトレジスタを構成する初段のスキャンテスト用のフリップフロップに順次シフト入力する。
【００７６】
これにより、テスタのドライバからボードを通って半導体装置１０の入力バッファ１４を通過する間の信号のスキューの問題、すなわち信号の入力タイミングのばらつきの問題はなくなる。言い換えると、本発明のテスト回路を利用すれば、信号ＵＰＤＡＴＥ＝‘１’とするタイミングとスキャンクロック信号の立上がりのタイミングを適宜調整することにより、セットアップ・ホールド時間の不足によるエラーを簡単に回避することができる。
【００７７】
また、図３に示す出力用のバウンダリスキャンセル１８において、信号ＭＯＤＥ＝信号ＦＢＳＲ＝信号ＳＨＩＦＴ＝‘１’とし、スキャンテスト回路の出力信号（信号ＡＩＮ）と信号ＴＤＩとの排他的論理和を取って圧縮し、セレクタ３８を介して、信号ＣＬＯＣＫの立上がりに同期してフリップフロップ４０に保持する。以後、同様にして、スキャンテスト回路の全ての出力信号について順次圧縮しながらシフトする。
【００７８】
最終的に、スキャンテスト回路の全ての出力信号が圧縮され、フィードバックシフトレジスタを構成する所定の出力用のバウンダリスキャンセル１８のフリップフロップ４０に保持される。その後、テスタの出力ストローブタイミングに対応して、信号ＵＰＤＡＴＥ＝‘１’とするタイミングを適宜調整し、フリップフロップ４０に保持されている信号、すなわち最終的なテスト結果を対応する出力ピンから出力する。
【００７９】
これにより、テスタの出力プローブタイミングと半導体装置の出力信号との間に必要十分なマージンを確保することができ、テスタは半導体装置の出力信号を安定的に測定することができる。また、本発明は、半導体装置１０に既に備えられているバウンダリスキャンレジスタを利用するため、従来の組込み型自己テスト方式のテスト手法を用いた場合と比べて、はるかに少ない回路の追加で内部回路を実動作速度で動作させてテストすることができる。
【００８０】
なお、本発明は、上記実施例に限定されず、入力ピン、出力ピン、双方向ピン、トライステートピン等を含む、従来公知のあらゆる種類の入出力ピンに適用可能である。例えば、本発明を双方向ピンに適用した場合、この双方向ピンに設けられるバウンダリスキャンセルは、その入力部として、図２に示す入力用のバウンダリスキャンセルを備えると共に、出力部として、図３に示す出力用のバウンダリスキャンセルを備える。
【００８１】
また、上記実施例では、全てのバウンダリスキャンセルを接続して１つのバウンダリスキャンレジスタを構成しているが、これも限定されず、所定数のバウンダリスキャンセルを接続して、１つないしは複数のバウンダリスキャンレジスタを構成してもよい。バウンダリスキャンセルの構成は、基本的には図２および図３に示す通りであるが、必要に応じて適宜構成を変更したバウンダリスキャンセルを利用することも可能である。
【００８２】
また、セレクタ２２，２８は必須の構成要素ではなく、必要に応じて適宜設けるのが好ましい。また、ＡＮＤゲート３４およびＥＸＯＲゲート３６からなる回路は同一機能を実現する他の回路構成であってもよい。上記実施例では、本発明のテスト回路を利用して、内部回路に設けられているスキャンテスト回路をテストする場合の一例を挙げて説明したが、本発明はこれに限定されず、内部回路のどのような回路をテストする際にも同様に適用可能である。
【００８３】
本発明のテスト回路は、基本的に以上のようなものである。
以上、本発明のテスト回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００８４】
【発明の効果】
以上詳細に説明した様に、本発明のテスト回路は、半導体装置のそれぞれの入出力ピンにバウンダリスキャンセルを設け、このバウンダリスキャンセルを所定数直列に接続して、フィードバックシフトレジスタ構成のバウンダリスキャンレジスタを構成するようにしたものである。
本発明のテスト回路では、ごく僅かな回路を追加するだけで、フィードバックシフトレジスタ構成のバウンダリスキャンレジスタを利用し、所望のタイミングで入力信号を入力して内部回路を実動作速度でテストし、その最終的なテスト結果だけを外部へ所望のタイミングで出力することができる。
これにより、本発明のテスト回路によれば、テスタから入力される信号のセットアップ・ホールド時間の不足によるエラーを簡単に回避することができるし、テスタの出力プローブタイミングと半導体装置の出力信号との間に必要十分なマージンを確保することができ、半導体装置の出力信号を安定的に測定することができるようになるという効果がある。
【図面の簡単な説明】
【図１】本発明のテスト回路を適用する半導体装置の一実施例の構成概略図である。
【図２】本発明を適用する入力用のバウンダリスキャンセルの一実施例の構成回路図である。
【図３】本発明を適用する出力用のバウンダリスキャンセルの一実施例の構成回路図である。
【図４】本発明を適用するバウンダリスキャンレジスタの一実施例の構成概略図である。
【図５】スキャンテスト回路の動作を表す一実施例の概念図である。
【図６】従来のテスト回路を適用する半導体装置の一例の構成概略図である。
【図７】従来の入力用のバウンダリスキャンセルの一例の構成回路図である。
【図８】従来の出力用のバウンダリスキャンセルの一例の構成回路図である。
【符号の説明】
１０，５０半導体装置
１２内部回路
１４入力バッファ
１６入力用のバウンダリスキャンセル
１８出力用のバウンダリスキャンセル
２０出力バッファ
２２，２４，２８，３２，３８，４４セレクタ
２６，４０フリップフロップ
３０，４２ラッチ
３４ＡＮＤゲート
３６ＥＸＯＲゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test circuit for a semiconductor device using JTAG (Joint Test Action Group).
[0002]
[Prior art]
  JTAG is defined by IEEE 1149.1, and is a general-purpose test method that is used, for example, as a test for mounting a semiconductor device on a board or as a debugging tool.
[0003]
Hereinafter, a test circuit using this JTAG will be described.
FIG. 6 is a schematic configuration diagram of an example of a semiconductor device to which a conventional test circuit is applied.
The semiconductor device 50 shown in the figure includes a boundary scan register (shift register) configured using JTAG as a test circuit.
[0004]
Each input pin of the semiconductor device 50 in the illustrated example is connected to an input terminal of an input buffer (I / O) 14, and an input boundary scan cell (BSC) is connected between the output terminal of the input buffer 14 and the internal circuit 12. ) 16 is arranged. An output boundary scan cell (BSC) 18 is arranged between the internal circuit 12 and the input terminal of each output buffer (I / O) 20, and the output terminal of each output buffer 20 is a semiconductor device. Connected to each of the 50 output pins.
[0005]
A signal input from the outside to the test input pin TDI of the semiconductor device 50 is input to the input terminal TDI of the first-stage input boundary scan cell 16 at the lower left in the figure via the input buffer 14.
[0006]
The signal output from the output terminal TDO of the first-stage boundary scan cell 16 is input to the input terminal TDI of the next-stage boundary scan cell 18, and thereafter similarly output from the output signal TDO of the previous boundary cell cancel cell 18. Is input to the input terminal TDI for the next-stage boundary scan cell. In this way, all the boundary scan cells 16 and 18 are connected in series to constitute one boundary scan register.
[0007]
Then, a signal output from the output terminal TDO of the output boundary scan cell 18 at the final stage in the lower center of the figure is output from the output pin TDO of the semiconductor device 50 to the outside via the output buffer 20.
[0008]
Next, the configuration of the boundary scan cell will be described.
7 and 8 are configuration circuit diagrams of an example of a conventional boundary scan cell. First, the input boundary scan cell 16 shown in FIG. 7 is provided at each input pin of the semiconductor device 50, and includes a selector 24, a flip-flop (F / F) 26, and a latch (D−). Latch) 30 and a selector 32 are provided.
[0009]
The signal ZIN, the signal TDI, and the signal SHIFT are input to the input terminals 0 and 1 and the selection terminal of the selector 24, respectively, and the output signals are input to the data input terminal D of the flip-flop 26. A signal CLOCK is input to the clock input terminal CK of the flip-flop 26, and a signal output from the data output terminal Q is input to the data input terminal D of the latch 30 and output as the signal TDO. .
[0010]
A signal UPDATE is input to the enable input terminal EN of the latch 30, and a signal output from the output terminal Q is input to the input terminal 1 of the selector 32. Further, the signal ZIN and the signal MODE are input to the input terminal 0 and the selection input terminal of the selector 32, respectively, and the signal ZOUT is output from the selector 32.
[0011]
Here, the signal ZIN is a signal that is input from the outside to the input pin of the semiconductor device 50 and is input to the input boundary scan cell 16 via the input buffer 14, and the signal ZOUT is an internal signal of the semiconductor device 50. This is a signal supplied to the circuit 12.
[0012]
The signal TDI and the signal TDO are test data signals. As the signal TDI, a signal input from the input pin TDI of the semiconductor device 50 or a signal output from the output terminal TDO of the previous boundary scan cell is input. On the other hand, the signal TDO output from the boundary scan cell is input to the input terminal TDI of the next boundary scan cell or output from the output pin TDO of the semiconductor device 50 to the outside.
[0013]
The signal MODE, the signal SHIFT, the signal CLOCK, and the signal UPDATE are control signals for testing. The signal MODE is a signal for setting the operation mode of the semiconductor device 50. When it is ‘0’, it is a normal mode, and when it is ‘1’, it is a test mode. The signal SHIFT is a selection signal for the selector 24. When the signal SHIFT is “0”, the signal ZIN is output from the selector 24. When the signal SHIFT is “1”, the signal TDI is output.
[0014]
The signal CLOCK is a clock signal of the flip-flop 26, and a signal output from the selector 24 is held in the flip-flop 26 and output from the data output terminal Q in synchronization with the rising edge. The signal UPDATE is an enable signal for the latch 30. When “0”, the signal output from the data output terminal Q of the latch 30 is held, and when it is “1”, the signal UPDATE is output from the flip-flop 26. A signal TDO is output from the data output terminal Q.
[0015]
On the other hand, the output boundary scan cell 18 shown in FIG. 8 is provided at each output pin of the semiconductor device 50. As shown in the figure, the configuration of the output boundary scan cell 18 is that, in the input boundary scan cell 16 shown in FIG. 7, the signal ZIN and the signal ZOUT are changed to the signal AIN and the signal AOUT, respectively. It is the same except for. Therefore, detailed description of the output boundary scan cell 18 is omitted.
[0016]
Here, the signal AIN is a signal input from the internal circuit 12 of the semiconductor device 50, and the signal AOUT is output from the output boundary scan cell 18 to the outside of the semiconductor device 50 via the output buffer 20. Signal.
[0017]
In the illustrated test circuit, in the normal mode (signal MODE = “0”), the selector 32 of the input boundary scan cell 16 outputs the signal ZIN as the signal ZOUT and supplies it to the internal circuit 12. Further, the selector 44 of the output boundary scan cell 18 outputs the signal AIN as the signal AOUT and outputs it to the outside of the semiconductor device 50.
[0018]
That is, in the normal mode, it is functionally equivalent to a state where both the input and output boundary scan cells 16 and 18 are absent, and the internal circuit 12 operates in accordance with signals input from the respective input pins. The output signals are output to the outside of the semiconductor device 50 from the respective output pins.
[0019]
On the other hand, in the test mode (signal MODE = “1”), the selector 24 of the input boundary scan cell 16 outputs the signal ZIN when the signal SHIFT = “0”, and when it is “1”. A signal TDI is output. That is, the selector 24 selectively outputs either the signal input from the corresponding input pin, the signal input from the input pin TDI, or the signal input from the output terminal TDO of the previous boundary scan cell. Is done.
[0020]
Subsequently, the output signal of the selector 24 is held in the flip-flop 26 in synchronization with the rise of the signal CLOCK.
[0021]
Here, when the signal SHIFT = “0”, the signal ZIN input from each input pin is simultaneously held in the corresponding flip-flop 26 in synchronization with the rising of the signal CLOCK.
[0022]
On the other hand, when the signal SHIFT = “1”, a boundary scan register is constituted by all the boundary scan cells. In this case, the signal input from the input pin TDI is held in the first stage boundary scan cell flip-flop 26 in synchronization with the rising edge of the signal CLOCK, and then sequentially shifted to the next stage boundary scan cell flip-flop. Finally, data is set in all the flip-flops 26 of the boundary scan cells.
[0023]
The signal held in the flip-flop 26 of each input boundary scan cell 16 passes through the latch 30 at the timing when the signal UPDATE = '1', and is supplied to the internal circuit 12 via the selector 32. Further, the signal that has passed through the latch 30 is held in the latch 30 at the timing when the signal UPDATE = '0'.
[0024]
As a result, regardless of variations in input timing, signals externally input to the input pins of the semiconductor device 50 can be simultaneously supplied to the internal circuit 12 at the timing of the signal UPDATE.
[0025]
Thereafter, the internal circuit 12 operates in accordance with a signal supplied from the selector 32 of each input boundary scan cell 16, and the output signal is supplied to each output boundary scan cell 18.
[0026]
Similarly, in the output boundary scan cell 18, in the test mode, the signal AIN output from the internal circuit 12 is simultaneously held in the corresponding flip-flops 40 as the signal SHIFT = “0”, and the signal UPDATE = Simultaneously outputting to the outside at the timing of “1”, or setting the signal SHIFT = “1”, the signals held in the flip-flop 40 can be sequentially shifted and sequentially output from the output pin TDO to the outside.
[0027]
By mounting the test circuit using this JTAG on the semiconductor device 50, it is possible to test whether the semiconductor device 50 is correctly mounted on the board, for example, as described above.
[0028]
By the way, when a semiconductor device is shipped, it is checked whether it is a non-defective product or a defective product by a dedicated tester, and only the non-defective product is selected and shipped. At this time, an input signal is given from the tester to the semiconductor device at a predetermined timing, the semiconductor device operates in response to this, and an output signal is output at the predetermined timing. The tester determines whether the semiconductor device is a non-defective product or a defective product by checking a signal output from the semiconductor device.
[0029]
However, recently, the manufacturing technology of semiconductor devices has rapidly advanced, and the scale of mounted circuits has increased, and the number of products that operate at a very high speed has also increased. Naturally, it is desirable to perform the test at the same high operating speed as in the actual operation when selecting by the tester. However, the test at the actual operating speed is often difficult from the viewpoints of 1) and 2) below.
[0030]
1) Difference between tester load and actual load
When a high-speed semiconductor device is mounted on a board, naturally, the wiring connecting the semiconductor devices on the board is short and the board design should be made so that the load is as small as possible. In addition, when the signal is a bus, it should be designed so that the load of each signal wiring is equal, and there is no skew between the signals.
[0031]
On the other hand, in the case of a tester, a driver that applies an input signal to the input / output pins of each semiconductor device and a comparator that checks the value of the output signal are connected via a jig. It becomes a load. Also, tester jigs are not usually designed with specifications specific to each product, and therefore are not designed to avoid skew between specific signals. It is unavoidable to have some variation due to the above.
[0032]
Due to such a difference between the two loads, even a semiconductor device that should operate normally under conditions of actual use may not operate normally during a test by a tester.
[0033]
2) Measurement accuracy problem of the tester
Of course, there is also a problem with the measurement accuracy of the tester. For example, if the output strobe position (timing at which the tester measures the output signal) does not have a certain margin, a semiconductor device that is originally a good product may be determined as a defective product.
[0034]
The above 1) and 2) mean that it is difficult to select a product by applying an input signal from the outside of the semiconductor device and observing the output signal outside the semiconductor device.
[0035]
In order to solve such a problem, in recent years, for example, a test circuit using the above-described JTAG and a built-in self-test test method such as Logic BIST are used.
[0036]
However, in this case, a test circuit including a circuit for generating an input signal to be supplied to the internal circuit and a circuit for determining whether the output signal from the internal circuit is correct is separated from the actual circuit in the semiconductor device. There is a problem that the circuit scale increases because it is necessary to mount the circuit.
[0037]
[Problems to be solved by the invention]
An object of the present invention is to solve the problems based on the prior art and to self-test a large-scale semiconductor device at an actual operation speed by using a boundary scan register and adding a very small number of circuits. An object of the present invention is to provide a test circuit that can output only the result to the outside.
[0038]
[Means for Solving the Problems]
  In order to achieve the above object, the present invention comprises at least one boundary scan register configured by connecting a predetermined number of boundary scan cells provided in each input / output pin of a semiconductor device in series,
  The boundary scan register has a feedback shift register configuration.,
The boundary scan cell provided at the input pin of the semiconductor device is divided into a signal input from a corresponding input / output pin and a signal input from a test input / output pin, or a boundary scan of the previous stage constituting the boundary scan register. A third selector that selectively outputs one of the cancellation output signals; a third selector that holds the output signal of the third selector in synchronization with the clock signal; and outputs the third selector output signal as an output signal of the boundary scan cell 2 flip-flops, a fourth selector that selectively outputs one of the signals input from the corresponding input / output pins and the output signal of the second flip-flop, and the fourth selector A second latch for holding the output signal of the signal, a signal input from the corresponding input / output pin, and the second latch. And a fifth selector for selectively outputting one of the output signal of the switchA test circuit characterized by the above is provided.
[0039]
  here,SaidThe boundary scan cell provided at the output pin of the semiconductor device is an output signal corresponding to each internal circuit of the semiconductor device.SaidEXOR gates taking an exclusive logical sum with signals input from test input / output pins or output signals of boundary scan cells in the previous stage constituting the boundary scan register, and output signals corresponding to the internal circuits, respectively A first selector that selectively outputs one of the output signals of the EXOR gate;SaidA first flip-flop that holds the output signal of the first selector in synchronization with a clock signal and outputs the output signal as the output signal of the boundary scan cell, and a first flip-flop that holds the output signal of the first flip-flop It is preferable to include a latch and a second selector that selectively outputs one of the output signal corresponding to each of the internal circuits and the output signal of the first latch.
[0041]
The boundary scan register further selectively outputs either a signal input from the test input / output pin or an output signal of the boundary scan cell at the final stage constituting the boundary scan register. A sixth selector,
The output signal of the sixth selector is preferably input to the boundary scan cell of the first stage of the boundary scan register.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a test circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
[0043]
FIG. 1 is a schematic configuration diagram of an embodiment of a semiconductor device to which a test circuit of the present invention is applied. The semiconductor device 10 shown in the figure includes a boundary scan register configured using JTAG as a test circuit. The difference between the semiconductor device 10 to which the test circuit of the present invention shown in FIG. 1 is applied and the semiconductor device 50 to which the conventional test circuit shown in FIG. The same components are denoted by the same reference numerals, and detailed description thereof is omitted.
[0044]
That is, the semiconductor device 10 shown in FIG. 1 has an internal circuit 12 and an input buffer (I / O) 14 and an input boundary scan cell (BSC) 16 at each input pin. Boundary cancel cell (BSC) 18, output buffer (I / O) 20, and selector 22. All the boundary scan cells 16 and 18 are connected in a ring shape via the selector 22 to constitute the above-described boundary scan register.
[0045]
Here, the signal input from the input pin TDI is input to the input terminal 0 of the selector 22 via the input buffer 14. A signal output from the output terminal TDO of the boundary scan cell 18 at the final stage is input to the input terminal 1 of the selector 22, and a signal FBSR is input to the selection input terminal thereof. The output signal of the selector 22 is input to the input terminal TDI of the first stage boundary scan cell 16.
[0046]
The signal FBSR is a signal for setting whether or not the boundary scan register is configured as a feedback shift register, details of which will be described later. When the signal FBSR = “0”, the selector 22 outputs a signal input to the input pin TDI from the outside. When the signal FBSR = “1”, the selector 22 outputs a signal output from the output terminal TDO of the boundary scan cell 18 at the final stage.
[0047]
Next, the configuration of the boundary scan cells 16 and 18 will be described.
2 and 3 are configuration circuit diagrams of an embodiment of the boundary scan cell according to the present invention.
[0048]
First, the input boundary scan cell 16 shown in FIG. 2 is provided at each input pin of the semiconductor device 10 shown in FIG. The difference between the input boundary boundary cancel 16 of the present invention shown in FIG. 2 and the conventional input boundary scan cancel 16 shown in FIG. 7 is that the selector 28 is further provided. The same components are denoted by the same reference numerals, and detailed description thereof is omitted.
[0049]
That is, the input boundary scan cell 16 shown in FIG. 2 includes a selector 24, a flip-flop 26, a selector 28, a latch 30, and a selector 32. A signal output from the output terminal Q of the flip-flop 26, a signal ZIN and a signal UPDATE SEL are input to the input terminals 0 and 1 and the selection input terminal of the selector 28, respectively. D is input.
[0050]
When the signal UPDATE SEL = “0”, the selector 28 outputs a signal input from the output terminal Q of the flip-flop 26. In this case, the input boundary scan cell 16 shown in FIG. 2 is functionally equivalent to the conventional output boundary scan cell shown in FIG. On the other hand, when the signal UPDATE SEL = '1', the selector 28 outputs the signal ZIN without performing control with the signal SHIFT and the signal CLOCK.
[0051]
Subsequently, the output boundary scan cell 18 shown in FIG. 3 is provided at each output pin of the semiconductor device 10 shown in FIG. 3 is different from the conventional output boundary scan cell 18 shown in FIG. 8 only in that an AND gate 34 and an EXOR gate 36 are provided. Therefore, similarly, the same components are denoted by the same reference numerals, and detailed description thereof is omitted.
[0052]
That is, the output boundary scan cell 18 shown in FIG. 3 includes an AND gate 34, an EXOR gate 36, a selector 38, a flip-flop 40, a latch 42, and a selector 44. The signal AIN and the signal FBSR are input to the input terminal of the AND gate 34. Further, the signal TDI and the output signal of the AND gate 34 are input to the input terminal of the EXOR gate 36, and the output signal is input to the input terminal 1 of the selector 38.
[0053]
Here, the signal FBSR is the same signal as the signal input to the selection input terminal of the selector 22 shown in FIG.
[0054]
When the signal FBSR = “0”, the output signal of the AND gate 34 is “0”, and the output signal of the EXOR gate 36 is equivalent to the signal TDI. In this case, the output boundary scan cell 18 shown in FIG. 3 is functionally equivalent to the conventional output boundary scan cell 18 shown in FIG.
[0055]
On the other hand, when the signal FBSR = “1”, the output signal of the AND gate 34 is the signal AIN, and all the boundary scan cells 16 and 18 are connected in a ring shape as conceptually shown in FIG. Is configured. That is, in the output boundary scan cell 18, an exclusive OR of the signal output from the output terminal TDO of the previous boundary scan cell and the signal output from the internal circuit 12 is calculated and sequentially compressed and shifted. The
[0056]
The signal UPDATE is preferably configured to be supplied from the outside to the semiconductor device, for example, or the change timing thereof can be adjusted. As a result, the signal UPDATE can be changed to “0” or “1” at an arbitrary timing. In the test mode (signal MODE = “1”), the output signals ZOUT and AOUT from the boundary scan cells 16 and 18 can be changed. The output timing can be adjusted as appropriate.
[0057]
Next, the operation of the semiconductor device 10 including the test circuit of the present invention will be described.
[0058]
First, in the normal mode (signal MODE = “0”) and in the test mode (signal MODE = “1”), the operation of the boundary scan cell 16 for input when the signal UPDATE SEL = “0”, The operation of the output boundary scan cell 18 when the signal FBSR = '0' is exactly the same as that of the semiconductor device 50 having the conventional test circuit shown in FIGS. Description of is omitted.
[0059]
Next, in the test mode (signal MODE = “1”), when the signal UPDATE SEL = “1”, the input boundary boundary cancel 16 outputs the signal ZIN from the selector 28. The output signal of the selector 28 passes through the latch 30 at the timing when the signal UPDATE = '1', is supplied to the internal circuit 12 via the selector 32, and is held in the latch 30 at the timing when the signal UPDATE = '0'. Is done.
[0060]
As a result, when it is necessary to input a plurality of signals at the same time, such as a bus, the signal UPDATE = '1' regardless of variations in the input timing of signals actually input from the tester. A plurality of signals can be supplied to the internal circuit 12 at the same time.
[0061]
In the conventional boundary scan cell 16 for input shown in FIG. 7, the same function as described above cannot be realized unless the signal SHIFT and the signal CLOCK are controlled and the signal ZIN is once held in the flip-flop 26. On the other hand, the input boundary scan cell 16 according to the present invention has the advantage that the above functions can be realized only by the control by the signal UPDATE SEL without using the flip-flop 26, so that the controllability is very good.
[0062]
After that, the internal circuit 12 operates in accordance with the signal supplied from the selector 32 of each input boundary scan cell 16, and the output signal is output to each output boundary scan register 18.
[0063]
In the test mode (signal MODE = “1”), when the signal FBSR = “1”, the output boundary scan cell 18 uses the EXOR gate 36 to perform exclusive OR between the signal AIN and the signal TDI. Is taken. The output signal of the EXOR gate 36 is held in the flip-flop 40 in synchronization with the rise of the signal CLOCK when the signal SHIFT = '1', and is sequentially shifted to the next stage boundary scan cell.
[0064]
Thus, the boundary scan register functions as a feedback shift register, and the output signal of the previous boundary scan cell is sequentially compressed and shifted to the next boundary scan cell. Therefore, in the semiconductor device 10 to which the test circuit of the present invention is applied, after the internal circuit 12 is tested at the actual operation speed, the test quality is determined only by reading the final test result held in the boundary scan cell at the final stage. Judgment can be made.
[0065]
The final test result is held in the flip-flop 40 of the predetermined output boundary scan cell 18 and outputted from the output pin at the timing when the signal UPDATE = '1'. Therefore, an appropriate margin can be given to the strobe position of the tester by appropriately adjusting the timing of the signal UPDATE regardless of the output timing at the time of actual operation of the semiconductor device 10. Can be determined to be defective.
[0066]
The operation of the output boundary scan cell 18 when the signal SHIFT = '0' is exactly the same as that of the conventional output boundary scan cell 18 shown in FIG.
[0067]
Further, in the semiconductor device 10 having the test circuit of this embodiment, as shown in FIGS. 1 and 4, in the test mode (signal MODE = “1”), when the signal FBSR = “1”, the final stage The signal output from the output terminal TDO of the boundary scan cell 18 is input (feedback) to the input terminal TDI of the first boundary scan cell 16 via the selector 22.
[0068]
As a result, the signal input from the input pin is supplied to the internal circuit 12 at the timing of the signal UPDATE to operate the internal circuit 12, and the output signal is sequentially compressed by the feedback shift register and the boundary list of the next stage is obtained. After shifting to cancel and shifting to the boundary scan cell 18 at the final stage, the signal input from the input pin can be changed again and the test can be repeated continuously. Obtainable.
[0069]
Hereinafter, an example will be described in which a test circuit provided separately in the internal circuit 12 is operated and tested at the same high operating speed as in actual operation using the test circuit of the present invention.
[0070]
The scan test circuit is one of typical test methods for logic circuits. The scan test circuit is obtained by replacing the flip-flop used in the original logic circuit with a flip-flop for scan test. In the scan test circuit, when a scan enable signal, which is a test mode setting signal, is activated, scan test flip-flops are connected in series and function as a shift register.
[0071]
In the scan test circuit, as shown in the operation conceptual diagram of FIG. 5, 1) the scan enable signal is made active, data is sequentially shifted in synchronization with the scan clock signal, and all the flip-flops for scan test are initialized. Set the value. Subsequently, 2) the logic circuit is normally operated with the scan enable signal in an inactive state, and the output signal is held in the flip-flop for scan test in synchronization with the scan clock signal. 3) The scan enable signal is made active again, and the output signals of the logic circuits held in the respective scan test flip-flops are sequentially shifted out.
[0072]
By using this scan test circuit, the synchronization circuit can be tested as a sequential circuit, and there is an advantage that the test can be easily performed. In general, the above cycles 1) and 3) are called shift operations, and the cycle 2) is called a capture operation.
[0073]
By the way, when a semiconductor device including the scan test circuit is operated at the same high operating speed as that during actual operation, the scan clock signal is set to the same frequency as that during actual operation of the semiconductor device.
[0074]
In this case, due to the load of the tester and signal skew, as well as the measurement accuracy of the tester, sufficient setup and hold time for the input data should be secured for the rise of the scan clock signal in each cycle. As described above, there are cases where a non-defective semiconductor device may be erroneously determined to be defective, or the output signal may not be stably measured at the output strobe timing of the tester. That's right.
[0075]
On the other hand, when the test circuit of the present invention is used, in the input boundary scan cell 16 shown in FIG. 2, the signal MODE = signal UPDATE SEL = '1' and data input from the input pin (signal ZIN) Are selectively output from the selector 28, passed through the latch 30 at the timing when the signal UPDATE = '1', and further sequentially input to the first-stage scan test flip-flop constituting the shift register via the selector 32. .
[0076]
This eliminates the problem of signal skew during the passage from the tester driver through the board to the input buffer 14 of the semiconductor device 10, that is, the variation in signal input timing. In other words, if the test circuit of the present invention is used, an error due to insufficient setup / hold time can be easily avoided by appropriately adjusting the timing of setting the signal UPDATE = '1' and the rising timing of the scan clock signal. be able to.
[0077]
Further, in the output boundary scan cell 18 shown in FIG. 3, the signal MODE = signal FBSR = signal SHIFT = '1' and the exclusive OR of the output signal (signal AIN) of the scan test circuit and the signal TDI is obtained. The signal is compressed and held in the flip-flop 40 via the selector 38 in synchronism with the rise of the signal CLOCK. Thereafter, similarly, all output signals of the scan test circuit are shifted while being sequentially compressed.
[0078]
Finally, all the output signals of the scan test circuit are compressed and held in the flip-flop 40 of the predetermined output boundary scan cell 18 constituting the feedback shift register. Thereafter, the timing at which the signal UPDATE = '1' is appropriately adjusted in accordance with the output strobe timing of the tester, and the signal held in the flip-flop 40, that is, the final test result is output from the corresponding output pin. .
[0079]
Thereby, a necessary and sufficient margin can be ensured between the output probe timing of the tester and the output signal of the semiconductor device, and the tester can stably measure the output signal of the semiconductor device. In addition, since the present invention uses the boundary scan register already provided in the semiconductor device 10, the internal circuit can be added with much fewer circuits compared to the case where the conventional built-in self-test method is used. Can be tested at the actual operating speed.
[0080]
The present invention is not limited to the above embodiments, and can be applied to all types of conventionally known input / output pins including input pins, output pins, bidirectional pins, tristate pins, and the like. For example, when the present invention is applied to a bidirectional pin, the boundary scan cell provided in the bidirectional pin includes the input boundary scan cell shown in FIG. 2 as the input unit, and the output unit illustrated in FIG. The output boundary boundary cancel shown in FIG.
[0081]
In the above embodiment, all boundary scan cells are connected to form one boundary scan register. However, this is not limited, and a predetermined number of boundary scan cells are connected to connect one or more boundary scan cells. The boundary scan register may be configured. The configuration of the boundary scan cell is basically as shown in FIG. 2 and FIG. 3, but it is also possible to use the boundary scan cell with the configuration changed as necessary.
[0082]
The selectors 22 and 28 are not essential components, and are preferably provided as necessary. Further, the circuit composed of the AND gate 34 and the EXOR gate 36 may have another circuit configuration that realizes the same function. In the above embodiment, an example of testing a scan test circuit provided in an internal circuit using the test circuit of the present invention has been described. However, the present invention is not limited to this, and the internal circuit The same applies to testing any circuit.
[0083]
The test circuit of the present invention is basically as described above.
Although the test circuit according to the present invention has been described in detail above, the present invention is not limited to the above-described embodiments, and various modifications and changes may be made without departing from the spirit of the present invention. .
[0084]
【The invention's effect】
As described above in detail, the test circuit of the present invention provides a boundary scan cell for each input / output pin of the semiconductor device, and a predetermined number of the boundary scan cells are connected in series to form a boundary scan of the feedback shift register configuration. A register is configured.
The test circuit of the present invention uses a boundary scan register having a feedback shift register configuration by adding very few circuits, and inputs an input signal at a desired timing to test an internal circuit at an actual operation speed. Only the final test result can be output to the outside at a desired timing.
Thus, according to the test circuit of the present invention, it is possible to easily avoid an error due to shortage of the setup / hold time of the signal input from the tester, and the output probe timing of the tester and the output signal of the semiconductor device. A necessary and sufficient margin can be secured in between, and the output signal of the semiconductor device can be stably measured.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of an embodiment of a semiconductor device to which a test circuit of the present invention is applied.
FIG. 2 is a configuration circuit diagram of an embodiment of a boundary scan cell for input to which the present invention is applied.
FIG. 3 is a configuration circuit diagram of an embodiment of an output boundary scan cell to which the present invention is applied;
FIG. 4 is a schematic configuration diagram of an embodiment of a boundary scan register to which the present invention is applied.
FIG. 5 is a conceptual diagram of an embodiment illustrating the operation of a scan test circuit.
FIG. 6 is a schematic configuration diagram of an example of a semiconductor device to which a conventional test circuit is applied.
FIG. 7 is a configuration circuit diagram of an example of a conventional boundary scan cell for input.
FIG. 8 is a configuration circuit diagram of an example of a conventional output boundary scan cell;
[Explanation of symbols]
10, 50 Semiconductor device
12 Internal circuit
14 Input buffer
16 Boundary cancel for input
18 Boundary scan cancel for output
20 output buffers
22, 24, 28, 32, 38, 44 selector
26, 40 flip-flop
30, 42 latch
34 AND gate
36 EXOR gate

Claims

Comprising at least one boundary scan register configured by connecting a predetermined number of boundary scan cells provided in each input / output pin of the semiconductor device in series;
The boundary scan register has a feedback shift register configuration ,
The boundary scan cell provided at the input pin of the semiconductor device is divided into a signal input from a corresponding input / output pin and a signal input from a test input / output pin, or a boundary scan of the previous stage constituting the boundary scan register. A third selector that selectively outputs one of the cancellation output signals; a third selector that holds the output signal of the third selector in synchronization with the clock signal; and outputs the third selector output signal as an output signal of the boundary scan cell 2 flip-flops, a fourth selector that selectively outputs one of the signals input from the corresponding input / output pins and the output signal of the second flip-flop, and the fourth selector A second latch for holding the output signal of the signal, a signal input from the corresponding input / output pin, and the second latch. Test circuit; and a fifth selector for selectively outputting one of the output signal of the switch.

The boundary scan cell provided at the output pin of the semiconductor device, the front of each of the signal or the boundary scan register is inputted from the input and output pins for the with each corresponding output signal test of an internal circuit of the semiconductor device An EXOR gate that takes an exclusive logical sum with the output signal of the boundary scan cell, and a first selector that selectively outputs one of the corresponding output signal of the internal circuit and the output signal of the EXOR gate If, in synchronization with the clock signal maintains the output signal of said first selector, for holding a first flip-flop for outputting an output signal of the boundary scan, an output signal of the first flip-flop A first latch, an output signal corresponding to each of the internal circuits, and an output signal of the first latch; Test circuit according to claim 1, characterized in that it comprises a second selector for outputting the deviation or the other selectively.

The boundary scan register further selectively outputs either a signal input from the test input / output pin or an output signal of the boundary scan cell at the final stage constituting the boundary scan register. With a selector
3. The test circuit according to claim 1, wherein an output signal of the sixth selector is input to a boundary scan cell in the first stage of the boundary scan register.