KR100856198B1 - 패킷데이터 전송 시스템의 제어정보 송수신 장치 및 방법 - Google Patents

Abstract

패킷 데이터 전송을 위한 통신시스템에서 상기 패킷 데이터에 대한 제어 정보를 송수신는 장치 및 방법이 개시되어 있다. 이러한 본 발명에 따르면, 패킷 데이터를 송신하는 송신기와, 상기 송신기로부터 송신된 패킷 데이터를 수신하는 수신기를 포함하는 통신시스템에서, 상기 패킷 데이터의 제어 정보를 송신하기 위한 장치는, 제1 길이를 가지는 제1 제어 정보와 상기 제1 길이의 F배인 제2 길이를 가지는 제2 제어 정보에 오류검출 비트를 부가하는 오류검출 비트 부가부와, 상기 오류검출 비트 부가부의 출력을 길쌈 부호화하고 부호화된 심볼들을 출력하는 길쌈 부호기와, 상기 부호화된 심볼들중 상기 제1 제어 정보에 대응하는 심볼들은 바로 출력하고 상기 제2 제어 정보에 대응하는 심볼들은 반복하여 출력하는 심볼 반복기와, 상기 심볼 반복기의 출력을 각 제어 정보에 대응하는 스크램블 패턴에 따라 스크램블링하는 스크램블러와, 상기 스크램블러의 출력을 인터리빙하는 인터리버를 포함한다.

패킷 데이터 제어 채널, 스크램블러, 심볼 반복, 길이

Description

패킷데이터 전송 시스템의 제어정보 송수신 장치 및 방법 {CONTROL INFORMATION TRANSMITTING/RECEIVING APPARATUS AND METHOD IN PACKET DATA TRANSMISSION SYSTEM}

도 1은 종래 기술에 따른 이동 통신시스템의 패킷 데이터 제어 채널 송신기의 구성을 도시하는 도면.

도 2는 도 1에 도시된 오류 검출 비트 부가부 110의 종래 기술에 따른 구성을 보여주는 도면.

도 3은 종래 기술에 따른 패킷 데이터 제어 채널 수신기의 구성을 보여주는 도면.

도 4는 도 3에 도시된 수신기에 의해 제어정보 프레임을 검출할 시 각 수신 방식에 따라 사용되는 슬롯의 길이와 위치를 나타내는 도면.

도 5a 및 도 5b는 본 발명의 실시예에 따른 이동 통신시스템의 패킷 데이터 제어 채널 송신기의 구성을 보여주는 도면.

도 6은 도 5a 및 도 5b에 도시된 스크램블 패턴 발생기 190의 상세 구성도.

도 7은 본 발명의 실시예에 따른 패킷 데이터 제어 채널 수신기의 구성을 도시하는 도면.

본 발명은 패킷 데이터 전송을 위한 통신시스템에 관한 것으로, 특히 송신을 위한 패킷 데이터에 대한 제어정보를 송수신하는 장치 및 방법에 관한 것이다.

전형적인 이동 통신시스템, 예를 들어, IS-2000과 같은 부호분할다중접속(CDMA: Code Division Multiple Access)방식의 이동 통신시스템은 음성 서비스만을 지원하는 형태이었다. 그러나, 사용자 요구와 함께 기술이 발전함에 따라 이동 통신시스템은 데이터 서비스를 지원하는 형태로도 발전하고 있는 추세이다.

음성 및 데이터 서비스를 포함하는 멀티미디어 서비스를 지원하는 이동 통신시스템은 동일한 주파수대역을 사용하여 복수의 사용자에게 음성 서비스를 지원하며, 또한 시분할(TDM: Time Division Multiplexing)방식 또는 시분할/부호분할(TDM/CDM: Time Division Multiplexing/Code Division Multiplexing)방식에 의해 데이터 서비스를 지원한다. 상기 TDM방식은 특정 사용자에게 할당된 시간 슬롯(slot)내에서 하나의 부호를 할당하는 방식이다. 상기 TDM/CDM방식은 복수의 사용자들이 동시에 하나의 시간 슬롯을 사용하는 방식이다. 이때 사용자의 구분은 각 사용자에게 할당된 고유 부호(예: 왈시부호와 같은 직교부호)를 통해 이루어진다.

상기 이동 통신시스템은 패킷 데이터 전송을 위한 패킷 데이터 채널(PDCH: Packet Data Channel)과, 패킷 데이터의 효율적인 전송을 위한 패킷 데이터 제어 채널(PDCCH: Packet Data Control Channel)(예: Secondary Packet Data Control Channel)을 포함한다. 상기 패킷 데이터 채널을 통해서는 패킷 데이터가 전송된다. 이때 무선(Air)상에서 패킷 데이터의 전송은 물리계층패킷(PLP: Physical Layer Packet) 단위로 이루어지며, 상기 물리계층패킷의 길이는 전송시마다 가변된다. 상기 패킷 데이터 제어 채널을 통해서는 수신기에서 패킷 데이터를 효율적으로 수신할 수 있도록 하기 위해 필요한 제어 정보 프레임들이 전송된다. 상기 제어 정보 프레임의 길이는 패킷 데이터의 길이에 따라 변화한다. 따라서 수신기가 제어 정보 프레임의 길이를 추정하면 가변하는 패킷 데이터의 길이를 판단할 수 있다. 상기 제어 정보 프레임의 길이 추정은 "BD(Blind Detection; 이하 BD라 칭함)"을 통하여 이루어진다.

도 1은 종래 기술에 따른 이동 통신시스템의 패킷 데이터 제어 채널 송신기의 구성을 도시하는 도면이다.

상기 도 1을 참조하면, 패킷 데이터 제어 채널을 통하여 전송되는 제어 정보인 패킷 데이터 제어채널 입력 시퀀스의 비트(Packet Data Control Channel Input Sequence)의 수는 N슬롯당(여기서, N은 1,2 or 4) 13비트인 것으로 가정하였다. 여기서 상기 제어 정보의 비트 수는 제어 정보 프레임의 길이와 상관이 없으며, 13비트로 제한되는 것도 아니라는 사실에 유의하여야 한다. 상기 제어 채널을 통하여 전송되는 제어 정보 프레임의 길이는 패킷 데이터의 길이에 따라 변하게 된다. 예를 들어, 패킷 데이터가 1, 2, 4, 8 슬롯중 하나의 길이를 가지도록 전송된다면, 제어 정보 프레임은 1, 2, 4 슬롯의 길이중 대응하는 하나의 길이를 가지도록 선택되어 전송된다. 패킷 데이터의 길이가 1슬롯이면 1슬롯 길이를 가지는 제어 정보 프레임이 전송되고, 패킷 데이터의 길이가 2슬롯이면 2슬롯 길이를 가지는 제어 정보 프레임이 전송되고, 패킷 데이터의 길이가 4슬롯이면 4슬롯의 길이를 가지는 제어 정보 프레임이 전송되고, 패킷 데이터의 길이가 8슬롯이면 4슬롯의 길이를 가지는 제어 정보 프레임이 전송된다. 패킷 데이터의 길이가 8슬롯일 때 4슬롯의 길이를 가지는 제어 정보 프레임이 전송되도록 하는 것은 과도하게 프리앰블의 길이가 증가되는 비효율성을 피하기 위해서이다.

상기 제어 채널을 통하여 전송되는 제어 정보에는 오류 검출 비트 부가부 110에 의해 오류 검출 비트가 부가된다. 상기 오류 검출 비트 부가부 110은 상기 제어 정보에 대한 전송 오류를 수신측에서 감지할 수 있도록 하기 위해 상기 제어 정보에 오류 검출 비트가 부가된 정보를 발생한다. 예를 들어, 상기 오류 검출 비트 부가부 110은 13비트의 제어 정보에 8비트의 오류 검출 비트를 부가하여 21비트의 제어 정보를 발생한다. 이러한 오류 검출 비트 부가부 110의 대표적인 예로는 CRC(Cyclic Redundancy Code) 발생기가 있다. 상기 CRC 발생기는 입력되는 제어 정보를 CRC를 이용하여 부호화함으로써 상기 제어 정보에 CRC 정보가 부가된 정보를 발생한다. 상기 CRC에 의해 발생하는 부가 비트(Redundancy Bit)의 수를 크게 하면 전송 오류를 검출하는 성능은 증가할 것이지만, 전송되는 제어 정보에 비해 상대적으로 많은 양의 부가 비트는 전력 효율을 감소시키게 된다. 따라서 상기 오류 검출 비트로는 통상 8비트의 CRC 비트가 사용된다.

테일 비트 부가부 120은 상기 오류 검출 비트 부가부 110의 출력 제어 정보에 테일 비트(tail bits)를 부가한다. 길쌈 부호기(Convolutional Encoder) 130은 상기 테일 비트 부가부 120의 출력을 길쌈 부호화하고, 부호화된 심볼을 출력한다. 예를 들어, 상기 테일 비트 부가부 120은 상기 길쌈 부호기 130에 의한 길쌈 부호화를 위해 모두 "0"으로 구성된 8비트의 테일 비트를 부가함으로써 29비트의 정보를 출력한다. 상기 길쌈 부호기 130에 의해 1슬롯 길이의 제어정보 프레임은 1/2의 부호율로 길쌈 부호화되고, 2슬롯 길이의 제어정보 프레임 및 4슬롯 길이의 제어정보 프레임은 1/4의 부호화율로 길쌈 부호화된다. 1/4의 부호율로 길쌈 부호화된 제어정보 프레임의 심볼 수는 1/2의 부호율로 길쌈 부호화된 제어정보 프레임의 심볼의 수에 비해 2배가 된다. 심볼 반복기(Symbol Repeater) 140은 4슬롯 길이의 제어정보 프레임에 대해 길쌈 부호화된 심볼을 반복하여 출력함으로써 4슬롯 길이의 제어정보 프레임에 대해 길쌈 부호화된 심볼의 수가 2슬롯 길이의 제어정보 프레임에 대해 길쌈 부호화된 심볼의 수보다 2배가 되도록 한다. 상기 심볼 반복기 140을 통과한 후에는 결과적으로 58N(N=1,2 or 4)개의 심볼들이 출력된다.

천공기(Puncturer) 150은 성능 저하를 최소화하며 적절한 전송율에 정합되도록 하기 위해 상기 심볼 반복기 140의 출력 심볼들중에서 10N개의 심볼들을 천공(puncturing)한다. 이에 따라 상기 천공기 150으로부터는 48N(N=1,2 or 4)개의 심볼들이 출력된다. 인터리버(Interleaver) 160은 상기 천공기 150의 출력 심볼들은 인터리빙한다. 이러한 인터리버 160을 사용하는 이유는 길쌈 부호화는 연집 오류(burst error)에 취약하기 때문에 이러한 취약점을 해소하는 측면으로 심볼의 순 서를 섞어주어 연집 오류 확률을 줄여주기 위한 것이다. 상기 인터리버 160으로는 블록 인터리버(block interleaver)의 일종인 비트 역변환(BRO: Bit Reverse Order) 인터리버가 사용될 수 있다. 상기 BRI는 인접하는 각 심볼들간의 간격을 최대한 떨어뜨리고, 인터리빙 후 전체 심볼열의 전반부 반은 짝수번째 심볼들로 구성하고, 후반부 반은 홀수번째 심볼들로 구성한다. 변조기(Modulator) 170은 상기 인터리버 160에 의해 인터리빙된 심볼들을 QPSK(Quadrature Phase Shift Keying)와 같은 변조 방식으로 변조하고, 전송을 위한 변조 심볼들을 발생한다.

도 2는 도 1에 도시된 오류 검출 비트 부가부 110의 종래 기술에 따른 구성을 보여주는 도면이다. 이 구성은 입력되는 제어 정보에 CRC를 사용하여 8비트의 부가 비트를 부가하는 CRC 발생기에 대한 구성 예를 보여주고 있다.

상기 도 2를 참조하면, 상기 오류 검출 비트 부가부 110은 복수의 레지스터들 211∼218과, 복수의 가산기들 221∼225와, 스위치들 SW1∼SW3과, 레지스터 초기값 제어기 230을 포함한다. 상기 레지스터 초기값 제어기 230은 1,2,4 슬롯 길이의 패킷 데이터가 전송되는 경우에는 상기 레지스터들 211∼218의 값을 "1"로 초기화하고, 8슬롯 길이의 패킷 데이터가 전송되는 경우에는 상기 레지스터들 211∼218의 값을 "0"으로 초기화한다. 이때 4슬롯 길이의 패킷 데이터와 8슬롯 길이의 패킷 데이터에 대응하는 제어정보 프레임 길이는 4슬롯으로 서로 같기 때문에, 수신기에서 제어정보 프레임의 길이를 추정한다고 하더라도 패킷 데이터의 길이를 알 수 없다. 따라서, 4슬롯 길이의 패킷 데이터에 대응하는 제어정보 프레임과 8슬롯 길이의 패킷 데이터에 대응하는 제어정보 프레임에 대한 부가 비트(오류 검출 비트)를 발생 할 때 상기 레지스터 초기값 제어기 230은 상기 레지스터들 211∼218의 초기값을 위에서 설명한 바와 같이 서로 다르게 설정함으로써, 수신기에서 복호화를 통해 4슬롯 길이의 패킷 데이터와 8슬롯 길이의 패킷 데이터의 전송 여부를 알 수 있도록 한다. 상기 레지스터들의 값들이 초기화된 후에는 입력되는 제어 정보의 각 비트들과 상기 레지스터들의 값들이 우측으로 시프트(shift)되면서 얻어지는 값 사이에 가산기 225에 의한 2진 연산이 이루어지고 그 연산 결과에 따른 값이 출력 제어 정보로서 전송된다. 이러한 동작중에 상기 스위치들 SW1∼SW3은 상측으로 연결되어 있는 상태이다. 상기 제어 정보의 모든 비트들, 즉 13비트의 제어 정보들에 대해 상기와 같은 동작이 수행된 이후에 상기 스위치들 SW1∼SW3은 이전의 상측에서 하측으로 연결되도록 전환되고, 이에 따라 상기 스위치들 SW1∼SW3에는 "0"이 입력된다. 이후 부가 비트의 수인 8번의 레지스터 값 시프트를 통해 8비트의 부가 비트가 부가된다.

도 3은 종래 기술에 따른 패킷 데이터 제어 채널 수신기의 구성을 보여주는 도면이고, 도 4는 도 3에 도시된 수신기에 의해 제어정보 프레임을 검출할 시 각 수신 방식에 따라 사용되는 슬롯의 길이와 위치를 나타내는 도면이다. 특히, 상기 도 3은 패킷 데이터 제어 채널을 통해 전송된 제어정보 프레임을 BD에 의해 검출함으로써 패킷 데이터의 길이를 검출할 수 있도록 하는 수신기의 구성을 보여주고 있다. 또한 이 수신기는 패킷 데이터 제어 채널 송신기의 오류 검출 비트 부가부로서 CRC 발생기가 사용된 예에 대응하는 구성으로, 송신기의 CRC 발생기에 대응하는 CRC 검사기들이 구비되어 있다.

상기 도 3을 참조하면, 수신기에는 패킷 데이터의 길이를 검출하기 위한 4가지 종류의 수신 처리 블록들 310∼340이 구비된다. 상기 수신 처리 블록 310은 1슬롯 길이의 패킷 데이터에 대응하는 1슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이고, 상기 수신 처리 블록 320은 2슬롯 길이의 패킷 데이터에 대응하는 2슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이고, 상기 수신 처리 블록 330은 4슬롯 길이의 패킷 데이터에 대응하는 4슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이고, 상기 수신 처리 블록 340은 8슬롯 길이의 패킷 데이터에 대응하는 4슬롯 길이의 제어정보 프레임을 처리하기 위한 블록이다.

상기 수신 처리 블록들 310∼340에서는 각각 디인터리버(deinterleaver)들 312,322,332,342에 의해 슬롯 길이만큼의 디인터리빙(deinterleaving) 동작이 수행되고, 역천공기(depuncturer)들 314,324,334,344에 의해 각 슬롯 길이에 맞는 역천공(depuncturing) 동작이 수행된다. 4슬롯 길이의 제어정보 프레임에 대응하는 상기 수신 처리 블록들 330,340에서는 도 1에 도시된 심볼 반복기 140의 역과정에 해당하는 인접한 2개의 심볼들에 대한 심볼 결합(symbol combining) 동작이 심볼 결합기(symbol combiner)들 335,345에 의해 수행된다. 상기 수신 처리 블록들 310,320에서 역천공 동작이 수행된 후, 그리고 상기 수신 처리 블록들 330,340에서 심볼 결합 동작이 수행된 후에, 상기 수신 처리 블록들 310∼340에서는 각각 길쌈 복호기(convolutional decoder)들 316,326,336,346에 의해 길쌈 복호화 동작이 수행된다. 1슬롯 길이의 제어정보 프레임에 대응하는 길쌈 복호기 316은 역천공기 314의 출력을 부호율 1/2로 길쌈 복호화한다. 2슬롯 길이의 제어정보 프레임에 대 응하는 길쌈 복호기 326은 역천공기 324의 출력을 부호율 1/4로 길쌈 복호화한다. 이와 마찬가지로, 4슬롯 길이의 제어정보 프레임에 대응하는 길쌈 복호기들 336,346은 각각 심볼 결합기들 335,345의 출력을 부호율 1/4로 길쌈 복호화한다. 상기 수신 처리 블록들 310∼340 각각의 마지막 단에는 CRC 검사기((checker)들 318,328,338, 348이 구비된다. 상기 CRC 검사기((checker)들 318,328,338,348은 각각 대응하는 길쌈 복호기들 316,326,336,346에 의해 길쌈 복호화된 심볼들에 CRC 검사 동작을 수행한다. 상기 CRC 검사기들 318,328,338,348에 의한 CRC 검사 동작에 의해 송신측으로부터 송신된 제어 정보에 대한 오류의 존재 유무가 검출된다. 상기 CRC 검사기들 318,328,338,348에 의한 CRC 검사 동작 시, 각 검사기들은 이미 도 2와 관련하여 설명한 바와 같이 미리 결정된 초기값들("1" 또는 "0")을 사용한다. 즉, CRC 검사기 318은 복호기 레지스터의 초기값으로 "1"을 설정하여 오류 유무를 검출하고, CRC 검사기 328은 복호기 레지스터의 초기값으로 "1"을 설정하여 오류 유무를 검출하고, CRC 검사기 338은 복호기 레지스터의 초기값으로 "1"을 설정하여 오류 유무를 검출하고, CRC 검사기 348은 복호기 레지스터의 초기값으로 "0"을 설정하여 오류 유무를 검출한다. 패킷 길이 검출기 350은 상기 수신 처리 블록들 310∼340 각각에 의한 수신 처리 결과를 입력하여 패킷 데이터의 길이를 검출한다. 여기서, 상기 4개의 수신 처리 블록들 310∼340은 물리적으로 서로 다른 수신 처리 블록들로 구성될 수도 있고, 하나의 수신 처리 블록에 수신 파라메터를 다르게 적용함으로써 구성될 수도 있다.

상기 도 3에 도시된 수신기에서 CRC 복호화 결과 3종류의 수신 처리 블록들 에서 오류가 있고, 1 종류의 수신 처리 블록에서 오류가 없으면, 오류가 없는 수신 처리 블록에 대응하는 길이만큼의 패킷 데이터가 전송되었다고 판단된다. 그러나, 2종류의 이상의 수신 처리 블록들에서 오류가 없다고 보고되거나 모든 수신 처리 블록들에서 오류가 있다면, 어떤 종류의 제어정보 프레임이 전송되었는지 알 수 없고 이에 따라 패킷 데이터의 수신도 실패하게 된다.

전술한 바와 같은 종래 기술은 다음과 같은 두가지 문제점을 가진다.

첫째, BD를 이용하여 제어정보 프레임을 검출하는 수신기에서는 2슬롯 제어정보 프레임과 4슬롯 패킷 데이터에 해당하는 4슬롯 제어정보 프레임을 검출하는 과정에서 다음과 같은 문제점이 있다.

다시 도 1 및 도 2를 참조하면, 2슬롯 제어정보 프레임과 4슬롯 패킷 데이터에 해당하는 4슬롯 제어정보 프레임은 동일한 CRC 레지스터 초기값을 가지며, 부호율 1/4의 길쌈 부호기 130에 의해 부호화된다. 다음에, 상기 4슬롯 제어정보 프레임은 심볼 반복기 140을 거치면서 심볼의 개수가 2배로 커지는 반면에 2슬롯 제어정보 프레임에 대해서는 심볼 반복이 이루어지지 않는다. 그 다음에, 상기 2슬롯 제어정보 프레임의 부호화된 심볼열과 상기 4슬롯 제어정보 프레임의 부호화된 심볼열은 천공기 150 및 인터리버 160에 의해 천공 및 인터리빙된다.

상기 4슬롯 제어정보 프레임이 BRO 인터리빙될 때, 상기 2슬롯 제어정보 프레임과 상기 4슬롯 제어정보 프레임의 천공 패턴이 서로 다름에도 불구하고, 심볼 반복된 정보의 상당 부분이 전반부 2개의 슬롯부분과 후반부 2개의 슬롯부분에 나 누어 실리게 된다. 따라서, 상기 4슬롯 제어정보 프레임이 전송되었을 때 이를 도 3에 도시된 2슬롯 제어정보 프레임을 위한 수신 처리 블록 320에 의해 수신하면, 상기 4슬롯 제어정보 프레임이 성공적으로 수신되고 이에 따라 CRC 복호화시 오류가 없는 것으로 판단된다. 즉, 상기 4슬롯 제어정보 프레임이 전송되었을 때 2슬롯 제어정보 프레임을 위한 수신 처리 블록 320과 4슬롯 제어정보 프레임을 위한 수신 처리 블록 330의 길쌈 복호기들 326,336은 동일한 복호 부호를 출력한다. 따라서 CRC 복호시 오류가 없는 것으로 판단되고, 2개의 CRC복호기들(검사기들) 328,338에서 동시에 오류가 없는 것으로 판단하여 결과적으로 패킷 데이터의 길이를 알 수 없다는 문제점이 발생한다.

상기 2슬롯 제어정보 프레임이 전송되었을 때도 동일한 문제가 발생한다. 상기 2슬롯 제어정보 프레임이 전송되었을 때, 4슬롯 제어정보 프레임을 위한 수신 처리 블록 330에는 상기 2슬롯 제어정보 프레임의 정보에 이전 2슬롯의 임의의 정보나 잡음이 결합되어 수신된다. 이때 상기 2슬롯 제어정보 프레임에 대한 인터리빙 패턴과 천공 패턴이 상기 4슬롯 제어정보 프레임에 대한 인터리빙 패턴과 천공 패턴이 서로 유사하기 때문에, 상기 2슬롯 제어정보 프레임에 대한 CRC 복호화를 상기 4슬롯 제어정보 프레임을 위한 수신 처리 블록 330에 의해 수행하는 경우에도 오류가 없는 것으로 판단된다. 즉, 상기 2슬롯 제어정보 프레임이 전송되었을 때 2슬롯 제어정보 프레임을 위한 수신 처리 블록 320과 4슬롯 제어정보 프레임을 위한 수신 처리 블록 330의 길쌈 복호기들 326,336은 동일한 복호 부호를 출력한다. 따라서 CRC 복호시 오류가 없는 것으로 판단되고, 2개의 CRC복호기들(검사기들) 328,338에서 동시에 오류가 없는 것으로 판단하여 결과적으로 패킷 데이터의 길이를 알 수 없다는 문제점이 발생한다.

또한, 상기 길쌈 복호기들 326,336의 출력이 동일함으로 인해 수신된 제어정보 프레임의 정보 비트 - 예를 들면, 어느 사용자에게 전송된 제어정보 프레임인지를 나타내는 정보 비트 또는 재전송에 관련된 정보 비트 등 - 역시 2슬롯 제어정보 프레임에 대한 수신 처리 블록 320과 4슬롯 제어정보 프레임에 대한 수신 처리 블록 330에서 동일하게 수신된다. 그러므로, 제어정보 프레임내의 정보 비트를 이용한다고 하더라도 제어정보 프레임의 슬롯 길이를 구별할 수 없으며, 이에 따라 패킷 데이터의 길이도 판단할 수 없게 된다.

둘째, 특정 사용자에게 특정 제어 정보로 구성된 제어 정보 프레임을 계속해서 전송할 경우, 특정 타 사용자가 연속적으로 자신의 제어 정보 프레임이 수신된 것으로 오인하는 오류를 일으킬 수 있다는 문제점이 있다. 이러한 두 번째 문제점에 대하여, 상기 첫 번째 문제점은 특정 사용자에게 제어 정보 프레임을 전송하였을 때, 특정 사용자가 자신의 제어 정보 프레임을 BD을 이용해 제어 정보 프레임의 길이를 추정함에 따라 발생하는 문제점이다.

원래 오류가 존재하는 무선 채널의 특성과 CRC복호기에 의해 제어 정보 프레임의 수신 여부를 판단하는 제어 정보 채널의 특성상, 특정 사용자에게 제어 정보 프레임을 전송할 때, 임의의 타 사용자가 자신의 제어 정보 프레임이 수신된 것으로 오인할 수 있는 확률이 존재하는 것은 피할 수 없는 오류이다. 그러나, 특정 사용자에게 제어 정보 프레임을 전송할 때, 특정 타 사용자에게 오류가 발생한다면 이는 해당 특정 타 사용자에게 큰 문제가 될 수 있다.

이와 같은 문제는 다음과 같은 원리에 의해 발생한다.

특정 사용자에게 2슬롯 길이 이상의 F슬롯 길이의 제어 정보 프레임을 전송하였을 때, 타 사용자가 제어 정보 프레임이 전송되는 도중에 F슬롯보다 작은 시간에 BD를 이용하여 제어 정보 프레임을 검출을 시도할 수 있다. 타 사용자가 특정 사용자보다 채널 환경이 좋다면 특정 사용자에게 전송된 정보를 오류없이 수신할 수 있다. 그러나, 특정 사용자에게 전송되는 F슬롯 길이의 제어 정보 프레임을 전송 도중에, 즉, F슬롯보다 작은 시간에 타 사용자가 검출을 시도하므로 CRC복호기에는 오류가 있는 것으로 나타날 것이며, 타 사용자는 자신에게 오는 제어 정보 프레임은 없는 것으로 판단한다.

예를 들어, 상기 제어 정보 프레임에는 패킷 식별자(SP ID: Sub-packet Identifier), 부호화 패킷 크기(EP(Encoded Packet) size), 병렬전송 식별자(ARQ ID: Automatic Repeat Request Identifier), 사용자 식별자(MAC ID: Medium Access Control Identifier) 등의 제어 정보가 실릴 수 있다. 상기 MAC ID는 사용자 구분을 위한 식별자로서, 고속 패킷 데이터 서비스를 받고자 하는 각 사용자에 대하여 시스템 억세스(Access) 시에 할당된다. 1xEV-DV시스템과 같은 고속 패킷 전송을 가능하게 하는 이동 통신시스템에서 패킷 데이터 채널을 통하여 전송되는 데이터의 전송단위는 '서브패킷(Sub-packet)'이라 불리운다. 상기 SPID는 일련의 서브패킷들에 대해 각 서브패킷에 대한 식별자로서, 재전송을 지원하기 위해 사용된다. ARQ채널 ID는 한 사용자에게 연속적인 데이터 전송을 지원하기 위한 식별자로서, 병렬 전송 채널을 구별하는데 사용된다. 페이로드 크기는 하나의 서브패킷을 구성하는 정보 비트의 수를 의미한다. 왈시 부호 정보는 패킷 데이터 채널에 사용된 왈시 부호 정보를 알려주는 데 사용된다. 고속 패킷 데이터 서비스를 받고자 하는 모든 단말기들은 시스템 억세스시 기지국으로부터 MAC ID를 할당받는다. 상기 단말기들은 패킷 데이터 제어 채널을 수신할 때마다 이를 복조하여 MAC ID를 보고서 자신의 패킷인지 아닌지를 판단한다. 자신의 패킷인 경우 해당하는 단말기는 페이로드 크기, SPID, ARQ채널 ID, 패킷 데이터 채널에 사용된 왈시 부호 등의 정보를 이용하여 패킷 데이터 채널을 복조한다. SP ID, EP 크기, ARQ ID 등은 수 비트의 정보로 각 정보들간에 상호 연관성을 가지지 않으며 각각의 제어 정보에 따라 특정한 값들이 설정되고, MAC ID는 사용자에 따라 고유의 값을 가진다.

이미 언급한 바와 같이, 특정 사용자에게 2슬롯 길이 이상의 F슬롯 길이의 일정한 제어 정보를 전송하게 되는 경우, 특정 사용자보다 채널 환경이 좋은 타 사용자가 F슬롯보다 작은 시간에 검출을 시도하면, 타 사용자는 임의의 특정 제어 정보를 수신하게 된다. 물론 대부분의 경우 이 특정 제어 정보에 대해 CRC복호기에서 오류가 있는 것으로 판단하여, 제어 정보를 자신의 것이 아니라 생각할 것이다. 그러나 CRC복호기의 오류 검출 능력의 한계로 인하여 그 특정 제어 정보에 대해 CRC복호기에서 오류가 없는 것으로 판단할 수 있다. 또한, 그 특정 제어 정보의 MAC ID와 일치하는 특정 타 사용자가 존재한다면, 특정 사용자에게 F슬롯의 제어 정보 프레임이 전송될 때, 특정 타 사용자는 항상 F슬롯 이하의 제어 정보 프레임이 자신에게 전송되었다고 판단하는 경우가 생기는 것이다.

따라서 본 발명의 목적은 패킷 데이터의 전송을 위한 이동 통신시스템에서 패킷 데이터 제어 채널을 통하여 송신되는 제어정보 프레임의 길이를 BD(Blind Detection)를 이용하여 추정할 때, 효율적으로 추정할 수 있도록 설계된 제어정보 프레임 송수신 장치 및 방법을 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명에 따르면, 패킷 데이터를 송신하는 송신기와, 상기 송신기로부터 송신된 패킷 데이터를 수신하는 수신기를 포함하는 통신시스템에서, 상기 패킷 데이터의 제어 정보를 송신하기 위한 장치는, 제1 길이를 가지는 제1 제어 정보와 상기 제1 길이의 F배인 제2 길이를 가지는 제2 제어 정보에 오류검출 비트를 부가하는 오류검출 비트 부가부와, 상기 오류검출 비트 부가부의 출력을 길쌈 부호화하고 부호화된 심볼들을 출력하는 길쌈 부호기와, 상기 부호화된 심볼들중 상기 제1 제어 정보에 대응하는 심볼들은 바로 출력하고 상기 제2 제어 정보에 대응하는 심볼들은 반복하여 출력하는 심볼 반복기와, 상기 심볼 반복기의 출력을 각 제어 정보에 대응하는 스크램블 패턴에 따라 스크램블링하는 스크램블러와, 상기 스크램블러의 출력을 인터리빙하는 인터리버를 포함한다.

전술한 바와 같은 내용은 당해 분야 통상의 지식을 가진 자는 후술되는 본 발명의 구체적인 설명으로 보다 잘 이해할 수 있도록 하기 위하여 본 발명의 특징들 및 기술적인 장점들을 다소 넓게 약술한 것이다.

본 발명의 청구범위의 주제를 형성하는 본 발명의 추가적인 특징들 및 장점들이 후술될 것이다. 당해 분야에서 통상의 지식을 가진 자는 본 발명의 동일한 목 적들을 달성하기 위하여 다른 구조들을 변경하거나 설계하는 기초로서 발명의 개시된 개념 및 구체적인 실시예가 용이하게 사용될 수도 있다는 사실을 인식하여야 한다. 당해 분야에서 통상의 지식을 가진 자는 또한 발명과 균등한 구조들이 본 발명의 가장 넓은 형태의 사상 및 범위로부터 벗어나지 않는다는 사실을 인식하여야 한다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

도 5a 및 도 5b는 본 발명의 실시예에 따른 이동 통신시스템의 패킷 데이터 제어 채널 송신기의 구성을 보여주는 도면이다. 이러한 송신기는 도 1에 도시된 패킷 데이터 제어 채널 송신기의 구성 요소들에 스크램블러(scrambler) 180을 추가적으로 구비하고 있는 것을 특징으로 한다. 본 발명의 특징에 따른 스크램블러 180은 도 5a 및 도 5b에 도시된 두 가지의 위치들중에서 임의의 위치에 추가함으로써 종래 기술에 따른 문제점들을 해결할 수 있다.

상기 도 5a 및 도 5b를 참조하면, 오류검출 비트 부가부 110은 제1 길이를 가지는 제1 제어 정보(예: 2슬롯 길이의 제어 정보)와 상기 제1 길이의 F배(예: 2배)인 제2 길이를 가지는 제2 제어 정보(예: 4슬롯 길이의 제어 정보)에 오류검출 비트(예: CRC)를 부가한다. 길쌈 부호기 130은 테일비트 부가부 120을 거친 상기 오류검출 비트 부가부 110의 출력을 길쌈 부호화하고 부호화된 심볼들을 출력한다. 심볼 반복기 140은 상기 길쌈 부호기 130에 의해 부호화된 심볼들중 상기 제1 제어 정보에 대응하는 심볼들은 바로 출력하고 상기 제2 제어 정보에 대응하는 심볼들은 미리 설정된 수(예: 2)만큼 반복하여 출력한다. 스크램블러 180은 상기 심볼 반복기 140의 출력을 각 제어 정보에 대응하는 스크램블 패턴에 따라 스크램블링한다. 인터리버 160은 상기 스크램블러 180의 출력을 인터리빙한다.

이때 상기 도 5a를 참조하면, 상기 스크램블러 180과 상기 인터리버 160의 사이에는 상기 스크램블러 180의 출력중 미리 설정된 수만큼의 심볼만큼(예: 10심볼)을 천공하기 위한 천공기 150이 접속된다. 상기 도 5b를 참조하면, 상기 심볼 반복기 140과 상기 스크램블러의 사이에는 상기 심볼 반복기 140의 출력중 미리 설정된 수만큼의 심볼만큼(예: 10심볼)을 천공하기 위한 천공기 150이 접속된다.

상기 스크램블러 180은 가산기 185와, 스크램블 패턴 발생기 190을 포함한다. 상기 가산기 185는 심볼 반복기 140 또는 천공기 150으로부터의 심볼들과 스크램블 패턴 발생기 190에 의해 발생되는 스크램블 패턴을 1:1로 이진 덧셈 연산(가산)한다.

본 발명의 실시예에 따라 스크램블러를 사용함으로써 종래 기술의 두가지 문 제점을 해결하는 원리에 대해 설명하면 다음과 같다.

상기 도 5a 및 도 5b와 같이 스크램블러 180의 위치가 한정되는 이유는 다음과 같다. BD문제가 발생하는 이유는 2슬롯의 인터리빙 패턴과, 4슬롯의 전반부, 후반부 인터리빙 패턴이 모두 동일하기 때문이다. 또한, 4슬롯의 심볼 반복기가 사용되고 반복된 심볼이 4슬롯의 전반부와 후반부로 고루 나누어지기 때문이다. 만약 오류검출 비트 부가부(CRC부호기) 110 이전에 스크램블러가 위치한다면 이는 제어 정보에 대한 스크램블이 된 것이기 때문에 인터리빙 패턴이라던지 심볼 반복 패턴을 변화시키지 못한다. 마찬가지로, 오류검출 비트 부가부 110 이후, 테일비트 부가부 120 이후, 길쌈 부호기 130에 의한 채널 코딩 이후에 스크램블러를 사용하는 것은 단지 전송되는 심볼만을 스크램블하는 것이지 인터리빙 패턴이라던지 심볼 반복 패턴을 변화시키지는 못하는 것이다.

도 5a에 도시된 바와 같이 심볼 반복기 140 이후에 스크램블러 180을 사용하면 4슬롯 제어 정보 프레임의 연속되는 두 심볼에 서로 다른 스크램블 패턴이 발생하고 이 반복된 두 심볼이 인터리버 160에 의해 4슬롯의 전반부와 후반부로 이동하게 되면 4슬롯의 전반부와 후반부의 스크램블 패턴은 서로 다르게 되고, 이것은 또한 2슬롯 제어 정보 프레임의 스크램블 패턴과도 다른 것이 된다.

마찬가지로, 도 5b에 도시된 바와 같이 심볼 천공기 150을 거친 후 스크램블러 180을 사용하여도 각 심볼들의 스크램블 패턴이 다를 것이고 이것이 인터리버 160에 의해 4슬롯의 전반부와 후반부로 이동하게 되면 4슬롯의 전반부와 후반부의 스크램블 패턴은 서로 다르게 되고, 이것은 또한 2슬롯 제어 정보 프레임의 스크램 블 패턴과도 다른 것이 된다.

그러나, 인터리빙 이후에 전송 심볼이 스크램블링 되게 되면 4슬롯 제어 정보 프레임의 전반부와 후반부의 스크램블 패턴은 다르지만 이것은 각각 동일한 시간에 전송되는 2슬롯 제어 정보 프레임의 스크램블 패턴들과 동일하므로, 다시 BD문제가 발생할 수 있다.

다시 말하면, 본 발명의 실시예에 따라 타 사용자의 연속된 오류 경보(false alarm) 문제를 해결하기 위한 조건은 매 발생되는 프레임마다 스크램블 패턴(scrable pattern)이 달라야 한다는 것이며, BD문제를 해결하기 위한 조건은 4슬롯의 전반부와 후반부의 스크램블 패턴을 서로 다르게 하고, 또한 2슬롯 제어 정보 프레임의 스크램블 패턴과도 다르게 해야 한다는 것이다. 따라서, 종래 기술과 같은 패킷 제어 채널 구조상에서는 심볼 반복기 140의 뒤, 인터리버 160의 앞 중 임의의 위치에 스크램블러 180이 사용될 수 있다. 패킷 제어 채널 구조가 바뀌더라도 4슬롯의 전반부와 후반부의 스크램블 패턴을 서로 다르게 하고, 또한 2슬롯 제어 정보 프레임의 스크램블 패턴을 다르게 만들 수 있는 임의의 위치에 스크램블러 180을 장치하면 된다.

전술한 바와 같은 본 발명의 실시예에 따른 패킷 데이터 제어 채널 송신기에서 스크램블러 180을 사용하면 종래 기술에 따른 첫 번째 문제점인 BD시 2슬롯과 4슬롯간의 상호 연관성을 끊을 수 있다. 4슬롯의 전반부 2슬롯과 후반부 2슬롯에 동일한 정보가 전송되고, 이로 인해 2슬롯과 4슬롯 제어 정보 프레임 수신기에서 2슬롯 제어 정보 프레임이 전송되든 4슬롯 제어 정보 프레임이 전송되든 동시에 CRC복 호기가 오류가 없는 것으로 판단한다는 것이 문제점인데, 2슬롯 제어 정보 프레임과 4슬롯 제어 정보 프레임의 전반부 2슬롯과 후반부 2슬롯에 다른 스크램블링 패턴에 의해 스크램블링 되도록 하면 이러한 문제를 해결할 수 있다.

또한, 본 발명의 실시예에 따른 패킷 데이터 제어 채널 송신기에서 스크램블러 180을 사용하면 두 번째 문제점인 특정 사용자에게 F슬롯의 제어 정보 프레임이 전송될 때, 특정 타 사용자는 항상 F슬롯 이하의 제어 정보 프레임이 자신에게 전송되었다고 판단하는 문제를, 스크램블 패턴이 시간에 따라 계속 변하기 때문에 항상 특정 타 사용자에게 이러한 오류가 생기는 것이 아니라, 임의의 타 사용자에게 오류가 생기도록 할 수 있다. 즉, 스크램블러 180을 사용하여 특정 사용자에게 특정 F슬롯의 제어 정보 프레임이 계속해서 전송될 때 특정 타 사용자에게 오류 경보가 발생하는 것이 아니라, 시간에 따라 오류 경보가 발생하는 타 사용자가 바뀌기 때문에 전체 시스템 측면에서 큰 문제를 유발하지 않는다.

두 번째 문제를 해결하기 위해서는 스크램블러 180의 위치가 송신기 내 어디에 위치하든 상관없지만, 첫 번째 문제를 해결하기 위해서는 2슬롯과 4슬롯의 전반부와 후반부의 스크램블 패턴이 다르도록 하여야 하므로, 송신기 내 스크램블러의 위치를 잘 선택해야한다. 본 발명의 실시예에서는 4슬롯 제어 정보 프레임이 전송될 때를 고려하여, 심볼 반복기 140의 뒤 인터리버 160의 전 임의의 위치에 스크램블러 180을 설치하는 것으로 한다.

도 6은 도 5a 및 도 5b에 도시된 스크램블 패턴 발생기 190의 상세 구성도이 다.

상기 도 6을 참조하면, 스크램블 패턴 발생기 190은 롱코드 발생기(Long Code Generator) 191 및 데시메이터(Decimator) 193으로 구성된다. 상기 롱코드 발생기 191은 공용 롱코드 마스크(Common Long Code Mask)에 의해 롱코드를 발생한다. 이때 발생된 롱코드는 예를 들어 시스템의 대역만큼인 1.2288Mcps로 발생되고 있으므로, 이진 연산할 송신 심볼의 전송율과 일치시키기 위해 심볼레이트/칩레이트(symbol rate/chip rate)만큼 데시메이션할 필요가 있다. 즉, 보통 칩레이트(chip rate)가 훨씬 크므로 (chip rate/symbol rate)마다 한 칩을 샘플링하여 송신 심볼과 이진 연산하도록 한다. 이러한 동작은 데시메이터 193에 의해 수행된다. 즉, 상기 데시메이터 193은 상기 롱코드 발생기 191에 의해 발생된 롱코드를 심볼레이트/칩레이트만큼 데시메이션한다. 상기 데시메이터 193에 의해 데시메이션된 결과는 도 5a 및 도 5b의 가산기 180의 한 입력 단자로 인가된다. 상기 데시메이터 1932의 데이메시션율이라던지, 데이메이션 방법 등은 다양한 방법이 존재 가능하므로, 위에서 설명한 내용에 국한되지 않는다는 사실에 유의하여야 한다. 단 시간에 따라 다른 제어 정보 프레임에 동일한 패턴의 스크램블이 발생하지 않도록만 구성하면 된다.

도 7은 본 발명의 실시예에 따른 패킷 데이터 제어 채널 수신기의 구성을 도시하는 도면이다. 도 3에 도시된 종래 기술에 따른 패킷 데이터 제어 채널 수신기의 구성과 대비할 때 각 수신 처리 블록들은 디스크램블 패턴 발생기(descramble pattern generator)들 313,323,333,343과, 가산기들 317,327,337,347로 이루어지는 디스크램블러를 포함하여 구성되는 것을 특징으로 한다. 이러한 디스크램블 패턴 발생기들 313,323,333,343 및 가산기들 317,327,337,347의 위치는 도 5a 및 도 5b에 도시된 스크램블 패턴 발생기들 190 및 가산기 180의 위치에 대응한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 본 발명은 스크램블러를 사용하여 패킷 제어 프레임 전송시 발생할 수 있는 BD 문제와 타 사용자의 연속된 오류 경보(False alarm) 문제를 동시에 해결할 수 있는 이점이 있다.

Claims (6)

1. 패킷 데이터를 송신하는 송신기와, 상기 송신기로부터 송신된 상기 패킷 데이터를 수신하는 수신기를 포함하는 통신시스템에서, 상기 패킷 데이터의 제어 정보를 송신하기 위한 장치에 있어서,

   제1 길이를 가지는 제1 제어 정보와 상기 제1 길이의 F배인 제2 길이를 가지는 제2 제어 정보에 오류검출 비트를 부가하는 오류검출 비트 부가부와,

   상기 오류검출 비트 부가부의 출력을 길쌈 부호화하여 부호화된 심볼들을 출력하는 길쌈 부호기와,

   상기 부호화된 심볼들중 상기 제1 제어 정보에 대응하는 심볼들은 바로 출력하고 상기 제2 제어 정보에 대응하는 심볼들은 반복하여 출력하는 심볼 반복기와,

   상기 심볼 반복기의 출력을 각 제어 정보에 대응하는 스크램블 패턴에 따라 스크램블링하는 스크램블러와,

   상기 스크램블러의 출력을 인터리빙하는 인터리버를 포함하는 제어 정보 송신 장치.
2. 제1항에 있어서, 상기 스크램블러와 상기 인터리버의 사이에 접속되고, 상기 스크램블러의 출력을 천공하는 천공기를 더 포함하는 제어 정보 송신 장치.
3. 제1항에 있어서, 상기 심볼 반복기와 상기 스크램블러의 사이에 접속되고, 상기 심볼 반복기의 출력을 천공하는 천공기를 더 포함하는 제어 정보 송신 장치.
4. 패킷 데이터를 송신하는 송신기와, 상기 송신기로부터 송신된 상기 패킷 데이터를 수신하는 수신기를 포함하는 통신시스템에서, 상기 패킷 데이터의 제어 정보를 송신하기 위한 방법에 있어서,

   제1 길이를 가지는 제1 제어 정보와 상기 제1 길이의 F배인 제2 길이를 가지는 제2 제어 정보에 오류검출 비트를 부가하는 과정과,

   상기 오류검출 비트가 부가된 제어 정보를 길쌈 부호화하여 부호화된 심볼들을 출력하는 과정과,

   상기 부호화된 심볼들중 상기 제2 제어 정보에 대응하는 부호화된 심볼들을 반복하는 과정과,

   상기 제1 제어 정보에 대응하는 부호화된 심볼들과 상기 반복된 상기 제2 제어 정보에 대응하는 부호화된 심볼들을 각 제어 정보에 대응하는 스크램블 패턴에 따라 스크램블링하는 과정과,

   상기 스크램블링된 심볼들을 인터리빙하는 과정을 포함하는 제어 정보 송신 방법.
5. 제4항에 있어서, 상기 스크램블링된 심볼들을 천공하고 인터리빙을 위해 제공하는 과정을 더 포함하는 제어 정보 송신 방법.
6. 제4항에 있어서, 상기 제1 제어 정보에 대응하는 부호화된 심볼들과 상기 반복된 상기 제2 제어 정보에 대응하는 부호화된 심볼들을 천공하고 스크램블링을 위해 제공하는 과정을 더 포함하는 제어 정보 송신 방법.

Images