KR100849403B1 - Semiconductor memory device - Google Patents
Semiconductor memory device Download PDFInfo
- Publication number
- KR100849403B1 KR100849403B1 KR1020020063980A KR20020063980A KR100849403B1 KR 100849403 B1 KR100849403 B1 KR 100849403B1 KR 1020020063980 A KR1020020063980 A KR 1020020063980A KR 20020063980 A KR20020063980 A KR 20020063980A KR 100849403 B1 KR100849403 B1 KR 100849403B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- lines
- scan
- inverted
- line groups
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 입력 데이터를 구동하여 데이터를 발생하여 복수개의 데이터 라인 그룹의 복수개의 데이터 라인으로 전송하는 데이터 드라이버와, 복수개의 데이터 라인 그룹의 복수개의 데이터 라인과 각각 연결하여 전송되는 데이터를 반전하며 복수개의 데이터 라인 그룹의 복수개의 반전 데이터 라인 각각에 반전 데이터를 전송하는 반전 데이터 드라이버와, 복수개의 데이터 라인쌍들을 각각 구비한 복수개의 데이터 라인 그룹들과, 복수개의 비트 라인 그룹들 각각의 복수개의 비트 라인쌍들과 복수개의 워드라인 및 복수개의 스캔 워드라인과 스캔 라인에 각각 연결된 복수개의 메모리 셀들과, 복수개의 데이터 라인 그룹들로부터 전송된 데이터와 반전데이터를 복수개의 선택 신호들에 각각 응답하여 상기 복수개의 비트 라인 그룹들 각각의 복수개의 비트 라인쌍들로 전송하는 멀티플렉서와, 복수개의 비트 라인쌍들을 각각 구비한 복수개의 비트 라인 그룹들과, 스캔 라인을 통해 전송된 데이터를 스캔데이터로 출력하는 스캔 데이터 출력부로 구성되어 있다. 따라서, 데이터 라인이 지나가는 트랙의 면적 오버헤드가 감소하여 반도체 메모리 장치의 레이아웃을 약 10% 줄이는 효과를 제공한다.The present invention relates to a semiconductor memory device, comprising: a data driver for driving input data to generate data and transmitting the data to a plurality of data lines of a plurality of data line groups, and a plurality of data lines of a plurality of data line groups An inverted data driver for inverting the transmitted data and transmitting inverted data to each of the plurality of inverted data lines of the plurality of data line groups, a plurality of data line groups each having a plurality of data line pairs, and a plurality of bit lines A plurality of bit line pairs, a plurality of word lines, a plurality of memory cells connected to the plurality of scan word lines and scan lines, and a plurality of data and inverted data transmitted from the plurality of data line groups, respectively. The plurality in response to signals respectively; A multiplexer for transmitting a plurality of bit line pairs of each of the bit line groups of the plurality of bit lines, a plurality of bit line groups each having a plurality of bit line pairs, and a scan for outputting data transmitted through the scan line as scan data It consists of a data output section. Therefore, the area overhead of the track through which the data line passes is reduced, thereby providing an effect of reducing the layout of the semiconductor memory device by about 10%.
Description
도 1은 종래의 일 예의 반도체 메모리 장치의 구성을 나타내는 것이다.1 illustrates a configuration of a conventional semiconductor memory device.
도 2는 종래의 다른 예의 반도체 메모리 장치의 구성을 나타내는 것이다.Fig. 2 shows the structure of another conventional semiconductor memory device.
도 3은 본 발명의 바람직한 실시예의 반도체 메모리 장치의 구성을 나타내는 것이다.3 shows the configuration of a semiconductor memory device of a preferred embodiment of the present invention.
<도면의 주요부분에 대한 설명><Description of main parts of drawing>
11, 12, 21, 22 : 라이트 드라이버11, 12, 21, 22: light driver
13, 23, 33 : 데이터 라인이 지나가는 트랙 13, 23, 33: Tracks through which data lines pass
14, 24, 34: 멀티플렉서14, 24, 34: multiplexer
15, 25, 35 : 스캔 데이터 출력부15, 25, 35: scan data output unit
30: 반전 데이터 라이트 드라이버30: Invert data write driver
31, 32 : 데이터 라이트 드라이버31, 32: data write driver
본 발명은 반도체 메모리 장치에 관한 것으로, 반도체 메모리의 데이터 라인이 지나가는 트랙부분의 면적 오버헤드를 감소시켜 전체 반도체 메모리 장치의 레 이아웃을 줄이기 위한 것이다.BACKGROUND OF THE
여기서, 데이터 라인은 라이트 데이터가 전송되기 위한 경로를 말한다. 이러한 데이터 라인 수에 따라 데이터 라인이 지나가는 트랙의 면적이 결정되고, 이 트랙 면적에 따라 반도체 메모리의 면적 오버헤드가 결정된다. Here, the data line refers to a path for transmitting write data. The area of the track through which the data line passes is determined by the number of data lines, and the area overhead of the semiconductor memory is determined by the track area.
도 1은 종래의 일 예의 반도체 메모리 장치의 구성을 나타내는 것으로, 라이트 드라이버(11, 12), 멀티플렉서(14), 스캔 데이터 출력부(15)로 구성되어 있다. FIG. 1 shows the structure of a conventional semiconductor memory device, and is composed of write
도 1은 각각의 라이트 드라이버(11, 12)에 대해 복수개의 멀티플렉서 신호(mux signal1, mux signal2)에 응답하기 위한 복수개의 멀티플렉서들이 제 1 멀티플렉서(mux1), 제 3 멀티플렉서(mux3), 제 2 멀티플렉서(mux2), 제 4 멀티플렉서(mux4)순으로 인접 배열되어 있고, 이에 따라 복수개의 메모리 셀들 또한 제 1 메모리 셀들(mc1-1∼mc1-n), 제 3 메모리 셀들(mc3-1∼mc3-n), 제 2 메모리 셀들(mc2-1∼mc2-n), 제 4 메모리 셀들(mc4-1∼mc4-n)순으로 배열 구성된다.FIG. 1 shows a plurality of multiplexers (mux1), a third multiplexer (mux3), and a second multiplexer for responding to the plurality of multiplexer signals mux signal1 and mux signal2 for each
상술한 바와 같이 배열 구성된 반도체 메모리 장치의 동작을 설명하면 다음과 같다. The operation of the semiconductor memory device arranged as described above is as follows.
라이트 드라이버(11, 12)는 입력 데이터(DI[1], DI[2])가 전송되면 첫 번째 인버터(I1,I3)를 통해 반전 데이터(ndata1, ndata2)를 발생하고 두 번째 인버터(I2, I4)를 통해 데이터(data1, data2)을 발생한다. 이 복수개의 데이터(data1, data2)와 반전 데이터(ndata1, ndata2)는 각각 데이터 라인들(dl1, dl2, dl3, dl4)과 반전 데이터 라인들(ndl1, ndl2, ndl3, ndl4)을 통해 전송된다.
The write
멀티플렉서(14)는 복수개의 데이터 라인들(dl1, dl2, dl3, dl4)과 복수개의 반전 데이터 라인들(ndl1, ndl2, ndl3, ndl4)을 통해 전송되는 데이터(data1, data2)와 반전 데이터(ndata1, ndata2)를 멀티플렉서 선택 신호의 값(mux signal1, mux signal2)에 따라 선택된 복수개의 비트 라인쌍들(bl1, nbl1∼ bl4, nbl4)으로 전송한다. The
복수개의 메모리셀들(mc1-1∼mc4-n)은 전송된 데이터(data1, data2)와 반전 데이터(ndata1, ndata2) 값은 워드 라인(WL)의 선택 신호에 응답하여 메모리 셀에 라이트하고, 이렇게 저장된 메모리 셀의 값은 스캔 워드 라인(SWL)의 선택 신호에 응답하여 스캔 라인(sl1, sl2, sl3, sl4)을 통해 스캔 출력부(15)로 출력된다.The plurality of memory cells mc1-1 to mc4-n write the transferred data data1 and data2 and the inverted data ndata1 and ndata2 to the memory cells in response to the selection signal of the word line WL. The value of the stored memory cell is output to the
이와 같이, 종래의 일 예의 반도체 메모리 장치의 경우, 각각의 라이트 드라이버(11, 12)에 대해 복수개의 멀티플렉서 신호(mux signal1, mux signal2)에 응답하기 위한 복수개의 멀티플렉서들(mux1, mux3)(mux2, mux4)이 인접 배열되어 있어 입력 데이터(DI[1], DI[2]) 수만큼의 데이터 라인이 지나가기 위한 트랙만큼만 요구되어 데이터 라인이 지나가기 위한 트랙(13)의 면적 오버헤드는 크지 않다.As described above, in the case of the conventional example semiconductor memory device, the multiplexers mux1 and mux3 (mux2) for responding to the multiplexer signals mux signal1 and mux signal2 for each
그러나, 이러한 구조를 스캔 동작이 필요한 LDI 메모리에 적용하게 되면 도 1의 스캔 데이터 출력부(15)에서 좌측으로부터 제 1 스캔 출력 데이터(sdout1), 제 3 스캔 출력 데이터(sdout3), 제 2 스캔 출력 데이터(sdout2), 제 4 스캔 출력 데이터(sdout4)의 순서로 데이터가 출력이 된다. However, when such a structure is applied to an LDI memory that requires a scan operation, the scan
즉 , 이러한 배열 구조를 LDI 메모리에 적용하기 위해서는 별도의 회로를 구비하여 라이트 드라이버로 입력하기 전에 데이터를 변형하여 입력 해야 하는 문제 점이 있었다.That is, in order to apply such an array structure to the LDI memory, there is a problem in that data must be modified and input before input to the write driver with a separate circuit.
이러한 문제점을 해결하기 위해, 종래의 다른 예의 반도체 메모리 장치의 구성을 채택하였다.In order to solve this problem, a conventional configuration of another example of the semiconductor memory device is adopted.
도 2의 반도체 메모리 장치의 멀티플렉서의 배열 구성은 라이트 드라이버로 입력하기 전에 별도의 회로를 구비하지 않기 위해 멀티플렉서 신호에 응답하기 위한 멀티플렉서 신호단위로 복수개의 멀티플렉서들을 분리 배치한다. 따라서 도2에서는 좌측으로부터 제 1 멀티플렉서와 제 2 멀티플렉서, 제 3 멀티플렉서와 제 4 멀티플렉서순으로 배열한다. In the arrangement of the multiplexer of the semiconductor memory device of FIG. 2, a plurality of multiplexers are separately arranged in multiplexer signal units for responding to the multiplexer signal so as not to provide a separate circuit before input to the write driver. Therefore, in FIG. 2, the first multiplexer and the second multiplexer, the third multiplexer and the fourth multiplexer are arranged in order from the left side.
이에 따라 복수개의 메모리 셀들의 배열은 제 1 메모리 셀들(mc1-1∼mc1-n), 제 2 메모리 셀들(mc2-1∼mc2-n), 제 3 메모리 셀들(mc3-1∼mc3-n), 제 4 메모리 셀들(mc4-1∼mc4-n)순으로 이루어진다. 또한 스캔 데이터도 제 1 스캔 데이터(sdout1), 제 2 스캔 데이터(sdout2), 제 3 스캔 데이터(sdout3), 제 4 스캔 데이터(sdout4)의 순서로 출력된다. 즉, 복수개의 스캔 데이터가 순차적인 순서로 출력되어 스캔 동작이 필요한 LDI 메모리에 적합하게 적용될 수 있다. Accordingly, the arrangement of the plurality of memory cells includes first memory cells mc1-1 to mc1-n, second memory cells mc2-1 to mc2-n, and third memory cells mc3-1 to mc3-n. In order of the fourth memory cells mc4-1 to mc4-n. The scan data is also output in the order of the first scan data sdout1, the second scan data sdout2, the third scan data sdout3, and the fourth scan data sdout4. In other words, the plurality of scan data may be output in a sequential order and may be suitably applied to an LDI memory requiring a scan operation.
따라서 스캔 동작이 필요한 LDI 메모리의 경우, 종래의 다른 예의 반도체 메모리 장치의 구성에 따른 배열구조가 적용되어 왔다.Therefore, in the case of the LDI memory requiring a scan operation, an arrangement structure according to the configuration of another conventional semiconductor memory device has been applied.
그러나 이 배열구조는 각각의 멀티플렉서 신호에 응답하기 위한 복수개의 멀티플렉서 단위로 멀티플렉서들이 배열되어 있어 라이터 드라이버(21,22)를 통해 생성된 복수개의 데이터(data1, data2)와 복수개의 반전 데이터(ndata1, ndata2)를 위한 복수개의 데이터 라인들(dl1, dl2, dl3, dl4)과 복수개의 반전 데이터 라인들(ndl1, ndl2, ndl3, ndl4)이 멀티플렉서(24)에 이르기 위해 길이가 수평으로 증가된다.However, in this arrangement structure, the multiplexers are arranged in units of a plurality of multiplexers for responding to each multiplexer signal, so that a plurality of data (data1, data2) and a plurality of inverted data (ndata1, A plurality of data lines dl1, dl2, dl3 and dl4 for ndata2 and a plurality of inverted data lines ndl1, ndl2, ndl3 and ndl4 are horizontally increased in length to reach the
따라서 데이터 라인이 지나가기 위한 트랙(23)에 데이터 라인에 밀집 배열되어, 데이터 라인이 지나가기 위해 트랙(23)의 면적이 데이터 라인이 수직으로 쌓이는 만큼의 폭만큼 넓어져야 한다. 즉, 도 2의 회로에서 데이터 라인이 지나가는 트랙(23)이 도 1의 회로에서 데이터 라인이 지나가는 트랙(13)의 2배의 트랙 면적이 필요하여 면적 오버 헤드가 발생된다.Therefore, the data lines are densely arranged in the data lines on the
지금까지 도 2에서 설명한 경우는 bpw(bit per word)=2를 갖는 구조의 경우이며, 입력 데이터가 많은 bpw=62인 경우에는 128개의 데이터 라인이 지나가기 위한 트랙의 수직 폭만큼의 면적이 필요하게 되어, 종래의 다른 예의 반도체 메모리 장치의 면적 오버헤드를 무시 할 수 없게 된다.The case described above with reference to FIG. 2 is a case of a structure having bpw (bit per word) = 2, and when bpw = 62 with a lot of input data, an area equal to the vertical width of the track for passing 128 data lines is required. As a result, the area overhead of another conventional semiconductor memory device cannot be ignored.
즉, 도 2 의 반도체 메모리 장치는 라이트 드라이버에 입력 데이터를 입력하기 전에 데이터를 변형하기 위한 별도의 부가적인 회로는 필요하지 않으나 데이터가 지나가는 트랙의 면적 오버헤드가 발생하여 반도체 메모리 장치의 레이아웃이 증가하는 문제점이 있었다. That is, the semiconductor memory device of FIG. 2 does not need an additional circuit for transforming data before inputting input data to the write driver, but the layout of the semiconductor memory device is increased due to an area overhead of a track through which data passes. There was a problem.
본 발명의 목적은 이러한 종래의 문제점을 해결하기 위한 것으로, 데이터 라인이 차지하는 트랙 면적을 줄여 레이아웃 면적을 줄이는 반도체 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve such a conventional problem, and to provide a semiconductor memory device which reduces the layout area by reducing the track area occupied by data lines.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 입력 데이 터를 구동하여 데이터를 발생하여 복수개의 데이터 라인 그룹의 복수개의 데이터 라인들로 전송하는 데이터 드라이버와, 복수개의 데이터 라인 그룹의 복수개의 데이터 라인들과 각각 연결하여 전송되는 데이터를 반전하며 복수개의 데이터 라인 그룹의 복수개의 반전 데이터 라인들 각각에 반전 데이터를 전송하는 반전 데이터 드라이버와, 복수개의 데이터 라인쌍들을 각각 구비한 복수개의 데이터 라인 그룹들과, 복수개의 비트 라인 그룹들 각각의 복수개의 비트 라인쌍들과 복수개의 워드라인 및 복수개의 스캔 워드라인과 스캔 라인에 각각 연결된 복수개의 메모리 셀들과, 복수개의 데이터 라인 그룹들로부터 전송된 상기 데이터와 상기 반전데이터를 복수개의 선택 신호들에 각각 응답하여 상기 복수개의 비트 라인 그룹들 각각의 복수개의 비트 라인쌍들로 전송하는 멀티플렉서와, 복수개의 비트 라인쌍들을 각각 구비한 복수개의 비트 라인 그룹들과, 스캔 라인을 통해 전송된 데이터를 스캔데이터로 출력하는 스캔 데이터 출력부를 구비하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is a data driver for driving the input data to generate data to be transmitted to a plurality of data lines of a plurality of data line groups, and a plurality of data lines of a plurality of data line groups An inverted data driver for inverting the data transmitted by connecting to the data lines and transmitting inverted data to each of the inverted data lines of the plurality of data line groups, and a plurality of data lines each having a plurality of data line pairs Groups, a plurality of bit line pairs of each of the plurality of bit line groups, a plurality of word lines, a plurality of memory cells connected to the plurality of scan word lines and scan lines, and a plurality of data line groups Selecting a plurality of the data and the inversion data A multiplexer for transmitting to a plurality of bit line pairs of each of the plurality of bit line groups in response to calls, a plurality of bit line groups each having a plurality of bit line pairs, and data transmitted through a scan line It characterized in that it comprises a scan data output unit for outputting the scan data.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리 장치에 대해 설명하면 다음과 같다.Hereinafter, a semiconductor memory device according to the present invention will be described with reference to the accompanying drawings.
도 3의 반도체 메모리 장치는 데이터 드라이버(31, 32)와, 반전 데이터 드라이버(31a, 31b, 32a, 32b)와, 데이터 라인 그룹과, 멀티플렉서(34)과, 비트 라인 그룹과, 메모리 셀들과, 스캔 데이터 출력부(35)로 구성된다.The semiconductor memory device of FIG. 3 includes
도 3에서는 데이터 라인이 지나가는 트랙의 면적 오버헤드를 감소시키기 위해 반전 데이터 드라이버를 멀티플렉서 앞단에 추가하여 복수개의 데이터라인 그룹 의 복수개의 데이터 라인들을 통해 전송되는 각각의 데이터를 반전하여 반전 데이터를 복수개의 데이터 라인그룹의 복수개의 반전 데이터 라인들로 전송한다.In FIG. 3, the inversion data driver is added to the front of the multiplexer in order to reduce the area overhead of the track through which the data line passes, thereby inverting each data transmitted through the plurality of data lines of the plurality of data line groups, thereby inverting the plurality of inversion data. A plurality of inverted data lines of the data line group are transmitted.
도3의 나타낸 회로의 기능을 설명하면 다음과 같다.The function of the circuit shown in Fig. 3 is as follows.
데이터 드라이버들(31, 32)은 각각 두 개의 인버터(I1, I2), (I3, I4)로 구성되어 입력 데이터(DI[1], DI[2])를 각각 버퍼하여 데이터(data1, data2)를 발생하여 두개의 데이터 라인 그룹의 두개의 데이터 라인들(dl1, dl2, dl3, dl4)로 전송한다.The
반전 데이터 드라이버(30)는 두개의 인버터(I7, I8, I9, I10)로 구성되어 두 개의 데이터 라인 그룹들 각각의 데이터 라인들 (dl1, dl2, dl3, dl4)에 연결되어 전송되는 데이터(data1, data2)를 두개의 인버터들 (I7, I8, I9, I10) 을 통해 반전 데이터(ndata1, ndata2)를 발생한다. 이렇게 발생된 반전 데이터(ndata1, ndata2)는 두 개의 데이터 라인 그룹의 두개의 반전 데이터 라인들(ndl1, ndl2, ndl3, ndl4)로 전송된다.Inverting
하나의 데이터 라인 그룹은 하나의 데이터 라이트 드라이버(31)를 통해 발생한 데이터(data1)를 두 개의 멀티플렉서(mux1, mux3)로 전송하기 위한 두 개의 데이터 라인들(dl1, dl2)과, 두 개의 데이터 라인들(dl1, dl2)에 각각 연결된 반전 드라이버의 인버터들(I7, I8)을 통해 생성된 반전데이터(ndata1)를 멀티플렉서들(mux1, mux3)로 전송하기 위한 두 개의 반전 데이터 라인들(ndl1, ndl2)으로 구성된다. One data line group includes two data lines dl1 and dl2 for transmitting data data1 generated through one data write
이와 같은 방법으로 또 다른 데이터 라이트 드라이버(32)의 데이터 라인 그 룹도 생성된다.In this manner, another data line group of the
멀티플렉서(34)는 하나의 인버터(I5, I6)와 두 개의 CMOS(C1,C2)(C 3,C4)로 구성된다. 제 1 멀티플렉서(mux1)와 제 2 멀티플렉서(mux2)는 제 1 멀티플렉서 신호(mux signal1)에 응답하며, 제 3 멀티플렉서(mux1)와 제 4 멀티플렉서(mux2)는 제 2 멀티플렉서 신호(mux signal1)에 응답한다. The
제 1 멀티플렉서 신호(mux signal1)에 '하이' 레벨의 신호가 입력되면 제 1 멀티플렉서(mux1)와 제 2 멀티플렉서(mux2)의 인버터(I5)를 통해 '로우' 신호로 반전되며, 이 신호를 입력받은 두 개의 CMOS(C1,C2)는 '온'이 되어 두 개의 데이터 라인그룹의 데이터 라인들(dl1, dl3)과 반전 데이터 라인들(ndl1, ndl3)을 통해 전송된 데이터(data1, data2)와 반전 데이터(ndata1, ndata2)를 데이터 비트 라인 그룹의 비트 라인쌍들(bl1, nbl1, bl2, nbl2)에 전송한다. When the 'high' level signal is input to the first multiplexer signal mux signal1, the signal is inverted to a 'low' signal through the inverter I5 of the first multiplexer mux1 and the second multiplexer mux2, and the signal is inputted. The two CMOSs C1 and C2 are turned 'on' and the data (data1 and data2) transmitted through the data lines dl1 and dl3 and the inverted data lines ndl1 and ndl3 of the two data line groups. The inversion data ndata1 and ndata2 are transferred to the bit line pairs bl1, nbl1, bl2 and nbl2 of the data bit line group.
이와 같은 방법으로 제 2 멀티플렉스 신호(mux signal2)에 응답하는 제 3 멀티플렉서(mux3)와 제 4 멀티플렉서(mux4)도 동일하게 동작한다.In this manner, the third multiplexer mux3 and the fourth multiplexer mux4 that respond to the second multiplex signal mux signal2 operate in the same manner.
하나의 비트 라인 그룹은 하나의 멀티플렉서 신호(mux signal1)에 응답하는 두 개의 멀티플렉서(mux1, mux2)의 비트 라인쌍들(bl1, nbl1, bl2, nbl2)로 구성된다. 이와 같은 방법으로 제 2 멀티플렉서 신호(mux signal2)에 응답하는 데이터 라인 그룹도 생성된다.One bit line group includes bit line pairs bl1, nbl1, bl2, and nbl2 of two multiplexers mux1 and mux2 that respond to one multiplexer signal mux signal1. In this manner, a data line group is also generated in response to the second multiplexer signal mux signal2.
메모리 셀들(mc1-1∼mc4-n)은 세 개의 NMOS(N1, N2, N3)와 래치(L1)로 구성되고, 비트 라인쌍과 워드 라인(WL)과 스캔 워드 라인(SWL)과 연결된다. The memory cells mc1-1 to mc4-n are composed of three NMOSs N1, N2, and N3 and a latch L1, and are connected to a bit line pair, a word line WL, and a scan word line SWL. .
동작을 살펴보면, 라이트 동작 시에는 워드라인에 하이 레벨의 신호가 입력 되어 두 개의 NMOS들(N1, N2)이 '온' 되어 비트 라인쌍들로부터 전송된 데이터(data1, data2)와 반전데이터(ndata1, ndata2)를 래치(L1)에 라이트한다.In operation, when a write operation is performed, a high level signal is input to a word line, and two NMOSs N1 and N2 are 'on' so that data (data1, data2) and inverted data (ndata1) transmitted from pairs of bit lines are transmitted. , ndata2) is written to the latch L1.
스캔 동작 시에는 스캔 워드라인(SWL)에 하이 레벨의 신호가 입력되어 의 선택 신호에 따라 NMOS(N3)이 '온'이 되어 메모리 셀에 저장된 데이터가 스캔 라인(sl1, sl2, sl3, sl4)을 통해 스캔 데이터 출력부(35)로 전송된다. 모든 메모리 셀은 이와 같은 방법으로 동작한다.In the scan operation, a high level signal is input to the scan word line SWL, and the NMOS N3 is 'on' according to the selection signal of the data, and the data stored in the memory cell is stored in the scan lines sl1, sl2, sl3, sl4. It is transmitted to the scan
스캔 데이터 출력부(35)는 두개의 스캔 라인(sl1, sl2, sl3, sl4)을 통해 전송된 스캔 데이터(sdout1, sdout2, sdout3, sdout4)가 출력된다.The scan
도 3에 나타난 반도체 메모리 장치의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device shown in FIG. 3 will now be described.
만일, 입력 데이터(DI[1], DI[2])가 '01'로 입력되고, 워드 라인 선택 신호(WL1,WL2...,WLn)가 '10..0', 멀티플렉스 신호(mux signal1, mux signal2)가 '10'으로 발생되는 경우를 가정하여 동작을 설명하면 다음과 같다.If the input data DI [1] and DI [2] are input as' 01 ', the word line selection signals WL1, WL2 ..., WLn are '10 ..0', and the multiplex signal mux Assuming that signal1 and mux signal2) occur as '10', the operation will be described as follows.
제 1 입력 데이터는 제 1 데이터 라이트 드라이버를 통해 '0'을 버퍼하여 제 1 데이터 라인 그룹의 데이터 라인(dl1, dl2)로 전송하고, 제 2 입력 데이터는 제 2 데이터 라이트 드라이버를 통해 '1'을 버퍼하여 제 2 데이터 라인 그룹의 데이터 라인(dl3, dl4)로 전송한다. The first input data is buffered '0' through the first data write driver and transmitted to the data lines dl1 and dl2 of the first data line group, and the second input data is '1' through the second data write driver. Is buffered and transmitted to the data lines dl3 and dl4 of the second data line group.
반전 드라이버는 제 1 데이터 라인 그룹의 데이터 라인(dl1, dl2)의 데이터를 반전하여 반전데이터 '1'를 발생하여 제 1 데이터 라인 그룹의 각각의 반전 데이터 라인들(ndl1, ndl2)로 전송하고, 제 2 데이터 라인 그룹의 데이터 라인(dl3, dl4)의 데이터를 반전하여 반전데이터 '0'를 발생하여 제 2 데이터 라인 그룹의 각 각의 반전 데이터 라인들(ndl3, ndl4)로 전송한다. The inversion driver inverts the data of the data lines dl1 and dl2 of the first data line group to generate the inversion data '1' and transmits the inverted data lines ndl1 and ndl2 of the first data line group. The data of the data lines dl3 and dl4 of the second data line group is inverted to generate inverted data '0' and transmitted to the respective inverted data lines ndl3 and ndl4 of the second data line group.
멀티플렉서 선택 신호 '10'에 의해 제 1 멀티플렉서 선택 신호에 응답하는 제 1 멀티플렉서(mux1)와 제 2 멀티플렉서가 '인에이블' 되어 두 개의 데이터 라인 그룹의 두개의 데이터라인(dl1, dl3)들과 두개의 반전 데이터 라인(ndl1, ndl3)을 통해 전송된 데이터(data1, data2)와 반전 데이터(ndata1, ndata2)를 각각 하나의 비트 라인 그룹의 두 개의 비트 라인쌍들(bl1, nbl1, bl2, nbl2)로 전송되어 메모리 셀들(mc1-1, mc2-1)의 래치(L1)에 데이터를 저장한다.The first multiplexer mux1 and the second multiplexer responding to the first multiplexer selection signal by the multiplexer selection signal '10' are 'enabled' so that two data lines dl1 and dl3 and two of the two data line groups are enabled. The data (data1, data2) and inverted data (ndata1, ndata2) transmitted through the inverted data lines (ndl1, ndl3) of the two bit line pairs (bl1, nbl1, bl2, nbl2) of one bit line group, respectively. The data is stored in the latch L1 of the memory cells mc1-1 and mc2-1.
이 상태에서 멀티플렉서 선택 신호인 '01'이 입력되면 제 2 멀티플렉서 선택 신호에 응답하는 제 3 멀티플렉서(mux3)와 제 4 멀티플렉서(mux4)가 '인에이블' 되어, 두개의 데이터 라인 그룹의 두개의 데이터라인(dl2, dl4)들과 두개의 반전 데이터 라인(ndl2, ndl4)을 통해 전송된 데이터(data1, data2)와 반전 데이터(ndata1, ndata2)를 각각 하나의 비트 라인 그룹의 두개의 비트 라인쌍들(bl3, nbl3, bl4, nbl4)로 전송되어 메모리 셀들(mc3-1, mc4-1)의 래치(L1)에 데이터를 저장한다.In this state, when the multiplexer selection signal '01' is input, the third multiplexer mux3 and the fourth multiplexer mux4 responding to the second multiplexer selection signal are 'enabled', thereby providing two data of two data line groups. Two bit line pairs of data (data1, data2) and inverted data (ndata1, ndata2) transmitted through lines (dl2, dl4) and two inverted data lines (ndl2, ndl4), respectively, in one bit line group. The data is transferred to (bl3, nbl3, bl4, nbl4) to store data in the latch L1 of the memory cells mc3-1 and mc4-1.
이와 같이 두개의 메모리 셀들(mc1-1, mc2-1, mc3-1, mc4-1)에 데이터가 저장된 상태에서 스캔 워드 라인 선택 신호(SWL1,SWL2...,SWLn)가 '10...0'로 발생되는 경우를 가정하여 다음 동작을 설명하면 다음과 같다.As described above, the scan word line selection signals SWL1, SWL2 ..., and SWLn are set to '10 ... 'while data is stored in the two memory cells mc1-1, mc2-1, mc3-1, and mc4-1. Assuming that 0 'is generated, the following operation is described.
스캔 동작시에는 스캔 워드 라인 선택 신호인 '10...0'에 의해 두개의 메모리 셀들(mc1-1, mc2-1, mc3-1, mc4-1)의 스캔 워드 라인이 '인에이블' 되어 메모리 셀들(mc1-1, mc2-1, mc3-1, mc4-1)의 래치(L1)에 저장된 데이터가 스캔 라인들(sl1, sl2, sl3, sl4)을 통해 스캔 데이터 출력부(35)로 전송된다.During the scan operation, the scan word lines of the two memory cells mc1-1, mc2-1, mc3-1, and mc4-1 are 'enabled' by the scan word line selection signal '10 ... 0 '. Data stored in the latches L1 of the memory cells mc1-1, mc2-1, mc3-1, and mc4-1 are transferred to the scan
이와 같이 동작하는 도 3의 반도체 메모리 장치는, 도 2의 종래의 다른 예의 반도체 메모리 장치의 회로와 달리, 반전 데이터를 복수개의 데이터 라인 그룹의 데이터 라인과 연결된 반전 데이터 드라이버를 통해 생성하여, 데이터 라인과 반전 데이터 라인이 데이터 라인이 지나가는 트랙에 밀집 배열되는 것을 방지한다.The semiconductor memory device of FIG. 3, which operates as described above, generates inverted data through an inverted data driver connected to data lines of a plurality of data line groups, unlike a circuit of another conventional semiconductor memory device of FIG. 2. The over and inverted data lines are prevented from being densely arranged in the track through which the data lines pass.
즉, 도 3의 데이터 라인이 지나가는 트랙(33)의 면적이 도 2의 데이터 라인이 지나가는 트랙(23)의 면적에 비해 50% 감소된다. That is, the area of the
이것은 반전 데이터 라이트 드라이버의 복수개의 인버터들을 멀티플렉서 앞단에 일렬 배열함으로서 생기는 면적 오버헤드를 감안하더라도 반도체 메모리 장치의 레이아웃을 충분히 줄일 수 있는 효과이다.This is an effect that the layout of the semiconductor memory device can be sufficiently reduced even in consideration of the area overhead caused by arranging a plurality of inverters of the inverted data write driver in front of the multiplexer.
표 1은 기 개발된 0.25㎛ 프로세스에 본 발명에서 제안한 반도체 메모리 장치를 적용했을 때의 효과를 나타내는 표이다.Table 1 is a table showing the effect of applying the semiconductor memory device proposed in the present invention to the 0.25㎛ process previously developed.
여기서, PERI는 반도체 메모리 장치의 블록 중 복수개의 메모리 셀들을 제외한 나머지의 블록을 의미한다.Here, PERI means the remaining blocks excluding a plurality of memory cells among the blocks of the semiconductor memory device.
표 1을 참조하면, bpw가 작은 반도체 메모리 장치의 경우 6∼8%정도의 PERI 블록의 면적을 줄일 수 있으며 bpw가 큰 경우에는 약 20%의 PERI 블록의 면적을 줄일 수 있다. 이것은 LDI 메모리의 적용 시 반도체 메모리 장치의 크기를 1.44㎛2에 서 1.22㎛2로 축소를 시킬 수 있어 반도체 메모리 장치의 레이아웃을 평균 약 10%정도 감소시킬 수 있다.Referring to Table 1, in the case of a semiconductor memory device having a small bpw, the area of the PERI block of about 6 to 8% can be reduced, and in the case of a large bpw, the area of the PERI block of about 20% can be reduced. This can reduce the size of the semiconductor memory device from 1.44
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해 할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
따라서, 본 발명의 반도체 메모리 장치는 데이터 라인이 지나가는 트랙의 면적이 50% 감소되어 반도체 메모리 장치의 레이아웃을 평균 약 10%정도 줄이는 효과가 있다.Therefore, the semiconductor memory device of the present invention reduces the area of the track through which the data line passes by 50%, thereby reducing the average layout of the semiconductor memory device by about 10%.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020063980A KR100849403B1 (en) | 2002-10-18 | 2002-10-18 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020063980A KR100849403B1 (en) | 2002-10-18 | 2002-10-18 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040035214A KR20040035214A (en) | 2004-04-29 |
KR100849403B1 true KR100849403B1 (en) | 2008-07-31 |
Family
ID=37334178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020063980A KR100849403B1 (en) | 2002-10-18 | 2002-10-18 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100849403B1 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100186917B1 (en) * | 1994-03-30 | 1999-04-15 | 모리시다 요이치 | Voltage-level shifter |
KR20020026856A (en) * | 2000-10-03 | 2002-04-12 | 니시무로 타이죠 | Non-volatile semiconductor memory |
KR100383502B1 (en) * | 1999-06-22 | 2003-05-12 | 미쓰비시덴키 가부시키가이샤 | Clock synchronous semiconductor memory device having a reduced access time |
-
2002
- 2002-10-18 KR KR1020020063980A patent/KR100849403B1/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100186917B1 (en) * | 1994-03-30 | 1999-04-15 | 모리시다 요이치 | Voltage-level shifter |
KR100383502B1 (en) * | 1999-06-22 | 2003-05-12 | 미쓰비시덴키 가부시키가이샤 | Clock synchronous semiconductor memory device having a reduced access time |
KR20020026856A (en) * | 2000-10-03 | 2002-04-12 | 니시무로 타이죠 | Non-volatile semiconductor memory |
Also Published As
Publication number | Publication date |
---|---|
KR20040035214A (en) | 2004-04-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6662271B2 (en) | Cache architecture with redundant sub array | |
JPH0378720B2 (en) | ||
KR19990077600A (en) | Semiconductor memory device | |
KR100206701B1 (en) | Test circuit and its method of a semiconductor memory device | |
KR100235144B1 (en) | Semiconductor memory device | |
JPS60205895A (en) | Semiconductor memory | |
KR950009712A (en) | Semiconductor memory device for inputting and outputting data with predetermined bit structure | |
KR920007909B1 (en) | The method writing data at high speed when to test ram | |
JPS59227089A (en) | Comparing circuit | |
US7177209B2 (en) | Semiconductor memory device and method of driving the same | |
US5490115A (en) | Method and apparatus for writing to memory cells in a minimum number of cycles during a memory test operation | |
US6373775B2 (en) | Semiconductor memory device with restrained scale of decoding circuit used in shift redundancy | |
US7605434B2 (en) | Semiconductor memory device to which test data is written | |
US9583161B1 (en) | Repair circuit, memory apparatus using the same and operating method thereof | |
KR970023369A (en) | Semiconductor memories and their test circuits, memory systems and data transfer systems | |
KR100849403B1 (en) | Semiconductor memory device | |
US20040130952A1 (en) | Circuit and method for transforming data input/output format in parallel bit test | |
JP4051008B2 (en) | Semiconductor device | |
JP2000331480A (en) | Column selecting circuit minimizing load of data input and output line, semiconductor memory provided with the circuit, and arrangement method for the semi conductor memory | |
JP3544929B2 (en) | Semiconductor memory device and redundancy circuit replacement method therefor | |
JP2008262648A (en) | Semiconductor integrated circuit device | |
KR100605576B1 (en) | Semiconductor memory device with uniform access time of data | |
US6529428B2 (en) | Multi-bit parallel testing for memory devices | |
US6122219A (en) | Split array semiconductor graphics memory architecture supporting maskable block write operation | |
KR100558476B1 (en) | Semiconductor memory device and write pattern data generating method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |