KR100847840B1 - Method of measuring plasma damage - Google Patents
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Abstract
Description
도 1은 종래의 PECVD 장치를 개략적으로 나타낸 도면.1 is a schematic representation of a conventional PECVD apparatus.
도 2는 종래에 따른 플라즈마 데미지 측정을 위한 MOS 트랜지스터의 연결구조를 개략적으로 나타낸 도면.2 is a view schematically showing a connection structure of a conventional MOS transistor for plasma damage measurement.
도 3은 본 발명의 제 1 실시 예에 따른 플라즈마 데미지 측정을 위한 플래쉬 메모리 셀의 연결구조를 개략적으로 나타낸 도면.3 is a schematic view showing a connection structure of a flash memory cell for plasma damage measurement according to a first embodiment of the present invention;
도 4는 본 발명의 제 1 실시 예에 따른 플라즈마 데미지 측정 방법의 공정순서를 나타낸 순서도.4 is a flowchart illustrating a process sequence of a plasma damage measurement method according to a first embodiment of the present invention.
도 5는 본 발명의 제 2 실시 예에 따른 플라즈마 데미지 측정을 위한 플래쉬 메모리 셀과 커플링 커패시터의 연결구조를 개략적으로 나타낸 도면.FIG. 5 schematically illustrates a connection structure of a flash memory cell and a coupling capacitor for plasma damage measurement according to a second embodiment of the present invention.
도 6은 본 발명의 제 2 실시 예에 따른 플라즈마 데미지 측정 방법의 공정순서를 나타낸 순서도.6 is a flowchart illustrating a process sequence of a plasma damage measurement method according to a second embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings
3: 드레인 영역 5: 플로팅 게이트3: drain region 5: floating gate
7: 콘트롤 게이트 100: 테스트 기판7: control gate 100: test substrate
110: 플래쉬 메모리 셀110: flash memory cell
본 발명은 반도체 소자에 관한 것으로, 특히 플라즈마에 의해 발생한 데미지를 정확하게 측정할 수 있도록 한 플라즈마 데미지 측정방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a plasma damage measurement method capable of accurately measuring damage caused by plasma.
반도체 소자의 제조 기술이 점차 고집적화되고 있으며, 또한 빠른 처리속도가 요구됨에 따라 다층 금속배선 구조가 필수적으로 사용되고 있다. 이와 같은 다층 금속배선 구조에서 각 층간의 층간절연막을 형성하기 위하여 가스 화학 반응을 이용한 플라즈마 화학기상 증착방법(Plasma Enhanced Chemical Vapor Deposition; 이하 "PECVD"라 함)이 주로 사용되고 있다.As the manufacturing technology of semiconductor devices is becoming increasingly integrated and fast processing speed is required, multilayer metallization structures are essentially used. In such a multilayer metallization structure, a plasma enhanced chemical vapor deposition method (hereinafter referred to as "PECVD") using a gas chemical reaction is mainly used to form an interlayer insulating film between layers.
이러한 PECVD 방법은 진공을 이루는 공정챔버 내부에 증착시 필요한 가스를 주입하여 원하는 압력과 기판 온도가 설정되면 고주파(Radio Frequency)를 인가하여 주입된 가스를 플라즈마 상태로 분해함으로써 기판에 박막을 형성한다.The PECVD method forms a thin film on a substrate by injecting a gas required for deposition into a vacuum process chamber and applying a high frequency (Radio Frequency) to decompose the injected gas into a plasma state when a desired pressure and substrate temperature are set.
도 1은 종래의 PECVD 장치를 개략적으로 나타낸 도면이다.1 is a view schematically showing a conventional PECVD apparatus.
도 1을 참조하면, 종래의 PECVD 장치는 공정 챔버(26), 공정 챔버 내에 설치되어 기판(10)을 지지하고 기판(10)의 온도를 조절하는 서셉터(12), 공정챔버(26) 내에 고주파를 인가하는 고주파 전원(18), 공정 챔버(26)에 반응가스를 주입하는 가스 주입구(16), 가스 주입구(16)을 통해 주입되는 반응가스를 확산시키는 가스확산기(17), 증착 후 가스 및 부산물을 외부로 배출하기 위한 배출구(20) 및 펌프(22)를 포함하여 구성된다.Referring to FIG. 1, a conventional PECVD apparatus is provided in a
공정 챔버(26)는 증착공정시 펌프(22)의 펌핑에 의해 진공상태를 유지한다.The
서셉터는(12)는 구동부(미도시)에 의해 승강되어 기판(10)을 지지함과 아울러 그 내부에 히터(14)가 있어 기판(10)을 일정한 온도로 가열하여 증착효율을 향상시킨다. 또한 서셉터(12)는 증착 공정시 증착물질이 기판(10)에 증착될때 스퍼터링되지 않도록 접지되어 있다.The
고주파 전원(18)은 증착공정시 공정 챔버(26) 내에 고주파를 인가하여 공정 챔버(26)에 주입된 반응가스를 플라즈마 상태로 분해한다. The high
펌프(22)는 증착 공정시 공정 챔버(26)를 진공상태로 유지시키며, 증착 공정후 가스 및 부산물을 공정 챔버(26)의 하부에 설치된 배출구(20)를 통해 외부로 배출한다. The
가스 주입구(16)는 기판에 증착될 반응가스를 공정 챔버(26)에 주입한다. The
가스 확산기(17)는 가스 주입구(16)를 통해 주입되는 반응가스를 공정 챔버(26) 내로 확산시킨다.The
하지만, 이러한 PECVD 장치를 이용한 증착방법은 공정 중 발생하는 전압의 차이로 플라즈마에 의해 기판이나 박막에 데미지(Plasma Induced Damage: 이하 "PID"라 함)를 야기시킨다. 따라서, PECVD 방법에서는 PID를 최소화 시키기 위해 PID의 양을 측정하여 모니터링하는 방법이 요구되고 있으며, 이러한 PID 측정방법은 일반적으로 모스(MOS) 트랜지스터를 사용한다. However, the deposition method using the PECVD apparatus causes damage to the substrate or the thin film (Plasma Induced Damage) by the plasma due to the difference in voltage generated during the process. Therefore, the PECVD method requires a method of measuring and monitoring the amount of PID in order to minimize the PID, and such a PID measurement method generally uses a MOS transistor.
이러한 종래의 모스 트랜지스터를 이용한 PID 측정방법은 도 2에 도시된 바와 같이, 모스 트랜지스터(1)의 게이트(2)를 PID 모니터링 구조로 사용하기 때문에 게이트(2)에 전하를 저장할 수 있는 용량이 상대적으로 작은 모스 트랜지스터의 한 계상 모니터링 할 수 있는 양이 부정확하다. 또한 PID가 과도하면 게이트 옥사이드(Oxide)가 파괴돼 모니터링 자체가 안되는 경우도 있으며, PID로 인해 트랜지스터의 유전체 필름이 파괴되는 심각한 문제가 있다.In the conventional PID measurement method using a MOS transistor, as shown in FIG. 2, since the
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 플라즈마에 의해 발생한 데미지를 정확하게 측정할 수 플라즈마 데미지 측정방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a plasma damage measuring method capable of accurately measuring damage caused by plasma.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플라즈마 데미지 측정방법은 고주파수에 의해 플라즈마화되는 반응가스를 이용하는 플라즈마 장치에 있어서, 플래시 메모리 셀이 형성된 테스트 기판을 공정챔버에 로딩시키는 단계; 상기 테스트 기판 상에 플라즈마 증착 또는 식각공정을 진행시키는 단계; 상기 플라즈마 공정 중에 발생하는 전하를 상기 플래시 메모리 셀의 플로팅 게이트에 저장시키는 단계; 상기 테스트 기판을 배출시키는 단계; 상기 플로팅 게이트에 저장된 전하를 측정하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the plasma damage measuring method according to the present invention comprises the steps of: loading a test substrate on which a flash memory cell is formed in a process chamber in a plasma apparatus using a reaction gas that is plasmaized by a high frequency; Performing a plasma deposition or etching process on the test substrate; Storing charges generated during the plasma process in a floating gate of the flash memory cell; Ejecting the test substrate; Measuring the charge stored in the floating gate.
또한, 본 발명에 따른 플라즈마 데미지 측정방법은 상기 플라즈마 공정 중에 발생하는 전하를 커플링 커패시터를 통해 상기 플로팅 게이트에 저장시키는 단계를 더 포함하는 것을 특징으로 한다.In addition, the plasma damage measurement method according to the invention is characterized in that it further comprises the step of storing the charge generated during the plasma process to the floating gate through a coupling capacitor.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation according to a preferred embodiment of the present invention.
도 3은 본 발명의 제 1 실시 예에 따른 플라즈마 데미지 측정을 위한 플래쉬 메모리 셀의 연결구조를 개략적으로 나타낸 도면이다.3 is a diagram schematically illustrating a connection structure of a flash memory cell for plasma damage measurement according to a first embodiment of the present invention.
도 3에 도시된 바와 같이 본 발명의 제 1 실시 예는 PID를 저장하는 부분의 구조로 플래쉬 메모리 셀(110)을 사용한다.As shown in FIG. 3, the first embodiment of the present invention uses the
플래쉬 메모리 셀(110)을 일부에 형성한 테스트 기판(100)이 PECVD 장치의 공정챔버(미도시) 내에 들어가고 테스트 기판(100) 상에 박막형성 공정이 수행되면, 플래쉬 메모리 셀(110)은 저장된 전하량 즉, PID 양을 모니터링한다. 이렇게 모니터링하기 위해 플래쉬 메모리 셀(110)의 콘트롤 게이트(7)가 플라즈마 공정 중에 발생하는 전하를 플로팅 게이트(5)에 안정되게 저장한다. 그러면, 콘트롤 게이트(7)에 인가된 전압에 의해 플로팅 게이트(5) 하부의 테스트 기판(100)에는 채널(channel)이 형성되고 드레인 영역(3)에 인가된 전압에 의해 드레인 영역(3) 측부의 테스트 기판(100)에는 고전계 영역이 형성된다. 이때, 채널에 존재하는 전자 중의 일부가 고전계 영역으로부터 에너지를 받아 핫 일렉트론(Hot electron)이 되고, 이 핫 일렉트론 중 일부가 콘트롤 게이트(7)에 인가된 전압에 의해 수직 방향으로 형성되는 전계(Electric Field)의 도움을 받아 터널 산화막(미도시)을 통해 플로팅 게이트(5)로 주입(Injection)된다. 따라서, 이와 같은 핫 일렉트론의 주입에 의해 플래쉬 메모리 셀(110)의 문턱 전압(Threshold Voltage; VT)이 상승된다. 즉, 플래쉬 메모리 셀(110)의 VT는 플로팅 게이트(5)에 저장된 전하의 양에 비례하므로 플래쉬 메모리 셀(110)의 VT를 측정함으로써 PID의 양을 모니터링 할 수 있다. 따라서, 플래쉬 메모리 셀(110)은 전하를 저장하는 플로팅 게이트(5)를 가지고 있기 때문에 안정되게 전하를 저장할 수 있고 그로부터 PID의 양을 정량적으로 측정할 수 있다. 또한, 측정된 전하의 양을 기준값과 비교하고, 그 기준값에 근접하도록 PECVD 장치에 공급되는 전원을 조절하여 최적화시킬 수 있다. When the
이와 같은 본 발명의 제 1 실시 예에 따른 플라즈마 데미지 측정방법의 순서를 설명하면 도 4와 같다.The procedure of the plasma damage measuring method according to the first embodiment of the present invention will be described with reference to FIG. 4.
먼저, PECVD 장치의 공정 챔버 내에 플래쉬 메모리 셀(110)을 일부에 형성한 테스트 기판(100)을 로딩시킨다.(S11 단계)First, a
이후, 로딩된 테스트 기판(100)에 PECVD 공정을 수행한다.(S12 단계)Thereafter, a PECVD process is performed on the loaded test substrate 100 (step S12).
이어서, 플래쉬 메모리 셀(110)은 콘트롤 게이트(7)가 PECVD 공정 중에 발생하는 전하를 플로팅 게이트(5)에 저장한다.(S13 단계)Subsequently, the
다음으로, PECVD 공정을 마치고 테스트 기판(100)을 배출한다.(S14 단계)Next, the
이후, 배출된 테스트 기판(100)의 플래쉬 메모리 셀(110)에 저장된 전하를 측정하여 PID의 양을 정량적으로 측정한다.(S15 단계)Thereafter, the charge stored in the
이어서, 측정된 전하의 양을 기준값과 비교하고, 그 기준값에 근접하도록 PECVD장치에 공급되는 전원을 조절하여 최적화한다.(S16 단계)Next, the amount of electric charge measured is compared with a reference value, and the power supply supplied to the PECVD apparatus is adjusted to be close to the reference value, thereby optimizing (step S16).
한편, 본 발명의 제 2 실시 예에 따른 플라즈마 데미지 측정방법은 커플링 커패시터의 추가를 제외하고는 전술한 실시 예와 구성면에서 같다. 따라서, 같은 도면 부호를 사용하며 중복되는 부분의 설명은 하지 않기로 한다.On the other hand, the plasma damage measuring method according to the second embodiment of the present invention is the same as the above-described embodiment except for the addition of the coupling capacitor. Therefore, the same reference numerals will be used, and descriptions of overlapping portions will not be provided.
도 5는 본 발명의 제 2 실시 예에 따른 플라즈마 데미지 측정을 위한 플래쉬 메모리 셀과 커플링 커패시터의 연결구조를 개략적으로 나타낸 도면이다.FIG. 5 is a view schematically illustrating a connection structure of a flash memory cell and a coupling capacitor for measuring plasma damage according to a second embodiment of the present invention.
도 5에 도시된 바와 같이 본 발명의 제 2 실시 예는 PID를 저장하는 부분의 구조로 플래쉬 메모리 셀(110)을 바로 연결시키지 않고 커플링 커패시터(C1,C2)를 통해 연결시킨다. As shown in FIG. 5, the second embodiment of the present invention has a structure of a PID storing portion and connects the
플래쉬 메모리 셀(110)을 일부에 형성한 테스트 기판(100)이 PECVD 장치의 공정챔버 내에 들어가고 테스트 기판(100) 상에 박막형성 공정이 수행되면, 커플링 커패시터(C1,C2)는 플라즈마 공정 중에 발생한 전하를 공급받아 생성된 전압을 나누어 더 낮은 전압으로 가할 수 있다. 예를 들어, 플라즈마 공정 중에 발생한 전하를 공급받아 생성된 전압이 V1이며, 커플링 커패시터(C1,C2)가 직렬로 연결되어 있는 경우에 커플링 커패시터(C1,C2)를 통해 플래쉬 메모리 셀(110)의 플로팅 게이트(5)에 걸리게 되는 전압 V2는 다음과 같은 공식에 따르게 된다. When the
따라서, 전압 V1과 전압 V2의 비율은 커플링 커패시터(C1,C2)에 의해 정할 수 있다. 그리고, 콘트롤 게이트(7)에 인가된 V2의 전압에 의해 플로팅 게이트(5) 하부의 테스트 기판(100)에는 채널(channel)이 형성되고 드레인 영역(3)에 인가된 전압에 의해 드레인 영역(3) 측부의 테스트 기판(100)에는 고전계 영역이 형성된다. 이때, 채널에 존재하는 전자 중의 일부가 고전계 영역으로부터 에너지를 받아 핫 일렉트론(Hot electron)이 되고, 이 핫 일렉트론 중 일부가 콘트롤 게이트(7)에 인가된 전압에 의해 수직 방향으로 형성되는 전계(Electric Field)의 도움을 받아 터널 산화막(미도시)을 통해 플로팅 게이트(5)로 주입(Injection)된다. 따라서, 이 와 같은 핫 일렉트론의 주입에 의해 플래쉬 메모리 셀(110)의 문턱 전압(Threshold Voltage; VT)이 상승된다. 즉, 플래쉬 메모리 셀(110)의 VT는 플로팅 게이트(5)에 저장된 전하의 양에 비례하므로 플래쉬 메모리 셀(110)의 VT를 측정함으로써 PID의 양을 모니터링 할 수 있다. 즉, 본 발명의 제 2 실시 예에 따른 플라즈마 데미지 측정방법은 전압 V1과 V2의 비율을 커플링되는 제 1 및 2 커패시터(C1,C2)에 의해 정할 수 있기 때문에 PECVD 공정에서 PID의 양에 따라 최적화된 PID 모니터링을 할 수 있다. 또한, 측정된 전하의 양을 기준값과 비교하고, 그 기준값에 근접하도록 PECVD 장치에 공급되는 전원을 조절하여 최적화시킬 수 있다. Therefore, the ratio of the voltage V1 and the voltage V2 can be determined by the coupling capacitors C1 and C2. In addition, a channel is formed in the
이와 같은 본 발명의 제 2 실시 예에 따른 플라즈마 데미지 측정방법의 순서를 설명하면 다음과 같다.Referring to the procedure of the plasma damage measurement method according to the second embodiment of the present invention as follows.
먼저, PECVD 장치의 공정 챔버 내에 플래쉬 메모리 셀(110)과 커플링 커패시터(C1,C2)를 형성한 테스트 기판(100)을 로딩시킨다.(D11 단계)First, the
이후, 로딩된 테스트 기판(100)에 PECVD 공정을 수행한다.(D12 단계)Thereafter, a PECVD process is performed on the loaded test substrate 100 (step D12).
이어서, 플래쉬 메모리 셀(110)은 콘트롤 게이트(7)가 PECVD 공정 중 발생하는 전하를 커플링 커패시터(C1,C2)를 거쳐 플로팅 게이트(5)에 저장한다.(D13 단계)Subsequently, the
다음으로, PECVD 공정을 마치고 테스트 기판(100)을 배출한다.(D14 단계)Next, the
이후, 배출된 테스트 기판(100)의 플래쉬 메모리 셀(110)에 저장된 전하를 측정하여 PID의 양을 정량적으로 측정한다.(D15 단계) Thereafter, the charge stored in the
이어서, 측정된 전하의 양을 기준값과 비교하고, 그 기준값에 근접하도록 PECVD 장치에 공급되는 전원을 조절하여 최적화한다.(D16 단계)The measured amount of charge is then compared to a reference value and optimized by adjusting the power supplied to the PECVD apparatus to approximate the reference value (step D16).
상술한 바와 같이, 본 발명에 따른 플라즈마 데미지 측정방법은 트랜지스터 대신 플래쉬 메모리 셀을 사용함으로써 PID의 양을 정확히 측정할 수 있다. 또한 커플링 커패시터를 이용하여 전압을 배분함으로써 PID의 양에 따라 최적화된 PID 모니터링을 할 수 있는 효과를 가진다. As described above, the plasma damage measuring method according to the present invention can accurately measure the amount of PID by using a flash memory cell instead of a transistor. In addition, by distributing the voltage using the coupling capacitor, the PID monitoring can be optimized according to the amount of PID.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070047510A KR100847840B1 (en) | 2007-05-16 | 2007-05-16 | Method of measuring plasma damage |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070047510A KR100847840B1 (en) | 2007-05-16 | 2007-05-16 | Method of measuring plasma damage |
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---|---|
KR100847840B1 true KR100847840B1 (en) | 2008-07-23 |
Family
ID=39825036
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---|---|---|---|
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Country Status (1)
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KR (1) | KR100847840B1 (en) |
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