KR100844435B1 - Manufacturing Method of Epitaxial Wafer - Google Patents
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Abstract
제조 공정을 단순화하여 제조 시간을 단축시키고 안전사고의 위험을 방지하는 에피택셜(epitaxial) 웨이퍼의 제조방법이 개시된다. 본 발명에 따른 에피택셜 웨이퍼의 제조방법은 상기 웨이퍼에 폴리 실리콘을 증착하는 단계, 오토도핑(auto-doping)을 제어를 위해 상기 웨이퍼에 저온 산화물(Low Temperature Oxide; LTO) 층을 증착하는 단계 및 표면에 연마입자가 도포된 연마 테이프에 의해 상기 웨이퍼의 에지(edge)부에 증착된 저온 산화물(LTO) 및 상기 폴리 실리콘이 증착된 웨이퍼를 언로드할 때 생기는 노드바이트(nodebite)를 동시에 제거할 수 있도록 상기 에지부를 연마하는 단계를 수행한다. 따라서, 본 발명에 의하면, 제조 공정을 단순화하여 웨이퍼의 제조 시간을 단축시킬 수 있으며, 에칭 공정에 따른 작업자의 안전사고를 원천적으로 방지할 수 있다.A method of manufacturing an epitaxial wafer is disclosed that simplifies the manufacturing process, shortens the manufacturing time and prevents the risk of a safety accident. A method of manufacturing an epitaxial wafer according to the present invention includes the steps of depositing polysilicon on the wafer, depositing a Low Temperature Oxide (LTO) layer on the wafer to control auto-doping; A low temperature oxide (LTO) deposited on the edge of the wafer and a nodebite generated when unloading the wafer on which the polysilicon is deposited can be simultaneously removed by an abrasive tape coated with abrasive particles on the surface. Polishing the edges so as to be carried out. Therefore, according to the present invention, the manufacturing process can be simplified to shorten the manufacturing time of the wafer, and the safety accident of the operator due to the etching process can be fundamentally prevented.
에피택셜(epitaxial), 웨이퍼, 연마 테이프, 저온 산화물(LTO), 노드바이트(nodebite) Epitaxial, wafer, abrasive tape, low temperature oxide (LTO), nodebite
Description
도 1은 본 발명에 따른 에피택셜 웨이퍼의 제조공정을 나타내는 순서도;1 is a flow chart showing the manufacturing process of the epitaxial wafer according to the present invention;
도 2는 웨이퍼를 연마하는 테이프 에지 폴리싱 장치를 나타내는 구성도;2 is a block diagram showing a tape edge polishing apparatus for polishing a wafer;
도 3은 도 2의 A부분을 나타내는 평면도;3 is a plan view illustrating a portion A of FIG. 2;
도 4는 도 3의 B부분에서 헤드유닛에 의해 웨이퍼를 연마하는 과정을 개략적으로 나타낸 구성도.4 is a schematic view illustrating a process of polishing a wafer by a head unit in part B of FIG. 3;
< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>
10: 웨이퍼 장착부 30: 웨이퍼 가공부10: wafer mounting portion 30: wafer processing portion
32: 헤드유닛 50: 테이프 장착부32: head unit 50: tape mounting portion
100: 테이프 에지 폴리싱 장치 W: 웨이퍼100: tape edge polishing apparatus W: wafer
본 발명은 에피택셜 웨이퍼의 제조방법에 관한 것으로서, 보다 상세하게는 제조 공정을 단순화하여 제조 시간을 단축시키고 안전사고의 위험을 방지하는 에피택셜(epitaxial) 웨이퍼의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing an epitaxial wafer, and more particularly, to a method for manufacturing an epitaxial wafer, which simplifies the manufacturing process to shorten the manufacturing time and prevents the risk of a safety accident.
오늘날 반도체 소자 제조용 재료로서 광범위하게 사용되고 있는 실리콘 웨이 퍼(silicon wafer)는 다결정의 실리콘을 원재료로 하여 만들어진 결정 실리콘 박판을 말한다.Silicon wafers, which are widely used as materials for manufacturing semiconductor devices, are crystalline silicon thin films made of polycrystalline silicon as a raw material.
실리콘 웨이퍼는 처리 방법에 따라 폴리시드 웨이퍼(polished wafer), 에피택셜 웨이퍼(epitaxial wafer), SOI 웨이퍼(silicon on insulator wafer), 디퓨즈드 웨이퍼(diffused wafer) 및 하이 웨이퍼(HI wafer) 등으로 구분된다.Silicon wafers are classified into polished wafers, epitaxial wafers, silicon on insulator wafers, diffused wafers, and high wafers, depending on the processing method. .
폴리시드 웨이퍼는 가장 일반적인 웨이퍼로서, 다결정 실리콘을 다결정 원형봉인 잉곳(ingot)으로 만들어 이를 일정한 두께로 절단하고 그리고 연마, 식각, 경면가공, 세정의 공정을 거쳐 생산된다.Polished wafers are the most common wafers and are produced by ingots made of polycrystalline silicon into ingots, which are cut to a certain thickness, and then polished, etched, mirrored, and cleaned.
에피택셜 웨이퍼는 기존의 실리콘 웨이퍼 표면에 또 다른 단결정층을 성장시킨 웨이퍼를 말하며, 기존의 실리콘 웨이퍼보다 표면 결함이 적고, 불순물의 농도나 종류의 제어가 가능한 특성을 가진다.An epitaxial wafer refers to a wafer in which another single crystal layer is grown on a surface of a conventional silicon wafer. The epitaxial wafer has less surface defects than a conventional silicon wafer, and has a property of controlling impurity concentration or type.
SOI 웨이퍼는 실리콘 웨이퍼 속에 절연 박막을 삽입시킨 개념으로 실리콘 웨이퍼 기판 상에 절연막이 형성되고, 다시 그 상에 집적 회로가 제작될 단결정 실리콘 필름이 형성되어 있는 형태의 웨이퍼이다.An SOI wafer is a wafer in which an insulating film is inserted into a silicon wafer, and an insulating film is formed on a silicon wafer substrate, and a single crystal silicon film on which an integrated circuit is fabricated is formed.
디퓨즈드 웨이퍼는 퍼니스 내에서 도펀트(dopant)를 확산시켜 실리콘 웨이퍼 양면에 증착시킨 후, 한 면을 연마한 웨이퍼의 한 종류이다. 하이 웨이퍼는 실리콘 웨이퍼를 고순도의 수소 가스 분위기에서 고온 처리를 한 것으로서, 실리콘 웨이퍼 표면의 산소 농도를 아주 작게 하여 결점 결함을 제로(zero)에 가깝게 특성을 변화시킨 웨이퍼의 한 종류이다.A diffused wafer is a type of wafer in which a dopant is diffused in a furnace and deposited on both sides of a silicon wafer, and then one surface is polished. The high wafer is a high temperature treatment of a silicon wafer in a high purity hydrogen gas atmosphere, and is a type of wafer in which defect defects are changed to near zero characteristics by making oxygen concentration on the silicon wafer surface very small.
이 중 에피택셜 웨이퍼를 제조하는 종래의 방법은, 크게 상기 웨이퍼에 폴리 실리콘을 증착하는 단계와, 노드바이트(nodebite)를 제거하기 위하여 연마 테이프에 의해 에지(edge)부를 폴리싱하는 단계, 거칠기를 개선하기 위해 에지를 폴리싱하는 단계, 오토도핑(auto-doping)을 제어하기 위하여 저온 산화물(Low Temperature Oxide; LTO) 층을 증착하는 단계, 저온 산화물(LTO) 층을 제거하기 위하여 에지를 에칭하는 단계를 거치는 것이 일반적이다.The conventional method of manufacturing an epitaxial wafer among them greatly improves the steps of depositing polysilicon on the wafer, polishing the edges with an abrasive tape to remove nodebites, and improving roughness. Polishing the edges, depositing a Low Temperature Oxide (LTO) layer to control auto-doping, and etching the edges to remove the Low Oxide (LTO) layer. It is common to go through.
여기에서, 노드바이트(nodebite)는 폴리 실리콘을 증착하는 과정에서 발생하는 불량 형태로서, 웨이퍼와 증착장비의 보트(boat)가 함께 증착됨으로 인하여 웨이퍼를 언로드(unload)할 때 에지부의 면이 100 ㎛ 이내로 뜯기는 불량을 의미한다.Here, the node bite is a bad shape that occurs during the deposition of polysilicon, and the surface of the edge portion is 100 μm when the wafer is unloaded because the wafer and the boat of the deposition equipment are deposited together. Torn within means a failure.
그리고, 연마 테이프에 의해 에지부를 폴리싱하는 단계에서 상기 연마 테이프는 연마 입자가 표면에 도포된 형태로 이루어진다. 그리고, 에지부를 폴리싱하기 위하여 연마 테이프가 계속하여 대체되면서 폴리싱이 이루어진다.Then, in the step of polishing the edge portion by the polishing tape, the polishing tape is formed in the form of the abrasive particles applied to the surface. Then, polishing is performed while the polishing tape is continuously replaced to polish the edge portion.
하지만, 상술한 종래의 웨이퍼 제조방법은 다음과 같은 문제점이 있었다.However, the conventional wafer manufacturing method described above has the following problems.
첫째, 종래의 제조방법은 웨이퍼에 발생하는 노드바이트(nodebite)를 제거하는 공정과 저온 산화물(LTO) 층을 제거하는 공정을 각각 거쳐야 하기 때문에, 공정이 복잡해지고 이에 따른 제조 시간도 많이 소요되는 문제점이 있었다.First, the conventional manufacturing method has to go through the process of removing the nodebite generated on the wafer and the process of removing the low-temperature oxide (LTO) layer, respectively, the process is complicated and takes a lot of manufacturing time accordingly There was this.
둘째, 저온 산화물(LTO) 층을 제거하기 위하여 수행하는 에칭 공정은, HF를 사용하기 때문에 이에 따른 HF 가스가 발생하여 웨이퍼의 불량을 야기시키는 것과 함께 작업자에게 안전에 악영향을 미치는 문제점이 있었다.Second, the etching process performed to remove the low temperature oxide (LTO) layer, because HF is used, there is a problem that the HF gas is generated according to the resulting defects of the wafer and adversely affect the safety to the operator.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 제조 공정을 단순화하여 제조 시간을 향상시키고 생산효율을 향상시킨 에피택셜 웨이퍼의 제조방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a method for manufacturing an epitaxial wafer, which simplifies the manufacturing process to improve manufacturing time and improves production efficiency.
본 발명의 다른 목적은 웨이퍼의 불량을 야기하고 작업자의 안전을 저해하는 에칭 공정을 생략하여 품질을 향상시키고 안전 사고의 위험을 방지한 에피택셜 웨이퍼의 제조방법을 제공하기 위한 것이다.Another object of the present invention is to provide an epitaxial wafer manufacturing method which improves the quality and prevents the risk of a safety accident by omitting an etching process that causes wafer defects and impairs worker safety.
상기와 같은 목적을 달성하기 위하여, 본 발명은 에피택셜(epitaxial) 웨이퍼를 제조하는 방법에 있어서, 상기 웨이퍼에 폴리 실리콘을 증착하는 단계, 오토도핑(auto-doping)의 제어를 위해 상기 웨이퍼에 저온 산화물(Low Temperature Oxide; LTO) 층을 증착하는 단계 및 표면에 연마입자가 도포된 연마 테이프에 의해 상기 웨이퍼의 에지부에 증착된 저온 산화물(LTO) 및 상기 폴리 실리콘이 증착된 웨이퍼를 언로드할 때 생기는 노드바이트(nodebite)를 동시에 제거하기 위해서 상기 에지부를 연마하는 단계를 수행하는 에피택셜 웨이퍼의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method for manufacturing an epitaxial wafer, the step of depositing polysilicon on the wafer, the low temperature to the wafer for the control of auto-doping (auto-doping) Depositing a low temperature oxide (LTO) layer and unloading the low temperature oxide (LTO) deposited on the edge of the wafer and the polysilicon deposited wafer by an abrasive tape coated with abrasive particles on the surface; The present invention provides a method for manufacturing an epitaxial wafer, which performs the step of grinding the edge portion to simultaneously remove the generated nodebites.
그리고, 상기 에지부를 연마하는 단계를 거친 후 상기 웨이퍼의 에지부를 폴리싱하는 단계를 더 수행할 수 있다.After the grinding of the edge part, the step of polishing the edge part of the wafer may be further performed.
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이와 함께, 상기 에지부를 연마하는 단계는 상기 연마 테이프가 계속적으로 대체하면서 상기 에지부를 연마하는 것이 바람직하다.In addition, the step of polishing the edge portion is preferably polishing the edge portion while the polishing tape is continuously replaced.
그리고, 상기 에지부를 연마하는 단계는 표면의 거칠기가 서로 다른 연마 테이프에 의한 복 수개의 공정으로 이루어지는 것이 바람직하다. 또한, 상기 에지부를 연마하는 복수 개의 공정에서, 이후의 공정에 사용되는 연마 테이프가 이전의 공정에 사용되는 연마 테이프보다 더 거친 것이 더욱 바람직하다.In addition, the polishing of the edge part may include a plurality of processes using polishing tapes having different surface roughnesses. Further, in the plurality of processes of polishing the edge portion, it is more preferable that the polishing tape used in the subsequent process is rougher than the polishing tape used in the previous process.
한편, 상기 에지부를 연마하는 단계에서 상기 연마 테이프가 감겨 상기 에지부의 연마를 행하는 헤드유닛의 좌우 이동 횟수는 150 내지 200 RPM 인 것이 바람직하다.On the other hand, it is preferable that the number of left and right movement of the head unit for polishing the edge portion by winding the polishing tape in the step of polishing the edge portion is 150 to 200 RPM.
이하 본 발명의 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 본 실시예를 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 동일 부호가 사용되며 이에 따른 부가적인 설명은 생략하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description of this embodiment, the same name and the same reference numerals are used for the same configuration and additional description thereof will be omitted.
먼저, 도 1을 참조하여, 본 발명에 따른 에피택셜 웨이퍼의 제조방법을 설명하면 다음과 같다.First, referring to FIG. 1, a method of manufacturing an epitaxial wafer according to the present invention will be described.
본 발명에 따른 에피택셜 웨이퍼의 제조방법은 크게, 폴리 실리콘 증착 단계(S1), 저온 산화물(LTO) 층의 증착 단계(S3), 연마 테이프에 의한 에지부 폴리싱 단계(S5), 일반적인 에지부 폴리싱 단계(S7)를 거친다.The method for manufacturing an epitaxial wafer according to the present invention is largely polysilicon deposition step (S1), low temperature oxide (LTO) layer deposition step (S3), edge polishing step (S5) by polishing tape, general edge polishing The process goes to step S7.
먼저, 폴리 실리콘 증착 단계(S1)는, 웨이퍼 상에 폴리 실리콘을 증착하는 공정을 말한다.First, polysilicon deposition step (S1) refers to a process of depositing polysilicon on a wafer.
다음으로, 저온 산화물(LTO) 층의 증착 단계(S3)는 오토도핑(auto-doping)을 제어하기 위하여 저온 산화물(LTO) 층을 웨이퍼 상에 증착하는 공정이다.Next, the deposition step S3 of the low temperature oxide (LTO) layer is a process of depositing the low temperature oxide (LTO) layer on the wafer in order to control auto-doping.
여기서, 오토도핑(auto-doping)은 에피택셜 증착에 사용되는 실리콘 웨이퍼에서 발생되는 문제로서, 에피택셜 공정의 가열 사이클 과정에서, 고도로 도핑된 실리콘 기판은 기판의 배면을 통해 도펀트 원자를 확산시킴으로써 웨이퍼 전면에 의도하지 않은 과잉도핑 효과를 초래하게 되는 것을 말한다. 이러한 현상은 웨이퍼의 에지부에서 가장 두드러지게 되는데, 이는 대부분 허용범위를 벗어하는 불균일성을 유발하게 된다.Here, auto-doping is a problem that occurs in silicon wafers used for epitaxial deposition. In the heating cycle of the epitaxial process, a highly doped silicon substrate diffuses the dopant atoms through the back surface of the substrate. It is the result of unintentional excessive doping effect on the front surface. This phenomenon is most pronounced at the edges of the wafer, which in most cases leads to non-uniformities that are outside the acceptable range.
따라서, 이와 같은 오토도핑(auto-doping)을 제어하기 위하여 저온 산화물(LTO) 층을 증착하게 된다.Thus, in order to control such auto-doping, a low temperature oxide (LTO) layer is deposited.
그리고, 연마 테이프에 의한 에지부 폴리싱 단계(S5)는 연마 테이프에 의해 웨이퍼의 에지부를 폴리싱하는 공정으로서, 이러한 공정에 의해 노드바이트(nodebite)를 제거함과 함께 웨이퍼의 에지부에 증착된 저온 산화물(LTO)도 동시에 제거가 가능하다.The polishing of the edge portion of the wafer by the polishing tape (S5) is a process of polishing the edge portion of the wafer by the polishing tape. The low temperature oxide (deposited by the low temperature oxide deposited on the edge of the wafer) LTO) can also be removed at the same time.
즉, 종래에는 연마 테이프에 의해서 에지부의 노드바이트(nodebite)만을 제거하고 추가적인 에지부 에칭 단계를 거쳐 저온 산화물(LTO) 층을 제거하였으나, 본 발명은 이와 달리 연마 테이프에 의해 폴리싱하는 단일 공정으로 노드바이트(nodebite)와 함께 저온 산화물(LTO)의 제거까지 수행할 수 있도록 구성하였다.That is, in the related art, the low-temperature oxide (LTO) layer is removed by removing only the nodebite of the edge portion by the polishing tape and additionally etching the edge portion. However, the present invention provides a single process of polishing by the polishing tape. It was configured to perform the removal of low temperature oxide (LTO) together with the bite (nodebite).
다시 말해, 본 발명은 웨이퍼 에지부의 에칭 단계가 생략되고, 에칭 공정의 역할을 연마 테이프에 의한 폴리싱 공정으로 수행하여 제조 공정을 단순화하였다.In other words, the present invention simplifies the manufacturing process by eliminating the etching step of the wafer edge portion, and performing the role of the etching process in the polishing process by the polishing tape.
종래 에칭 공정은 저온 산화물(LTO)에 의한 이상 성장을 방지하기 위해 실시하는 공정이었으나, 본 발명은 연마 테이프 폴리싱 공정에 의해 종래 에칭 공정의 역할 및 노드바이트(nodebite)의 제거하는 역할을 병행하여 진행한다.Conventional etching process was performed to prevent abnormal growth by low temperature oxide (LTO), but the present invention proceeds in parallel with the role of the conventional etching process and the removal of nodebite by polishing tape polishing process. do.
이와 같이, 본 발명은 에칭 공정을 생략할 수 있어, 에칭 공정에서 HF를 사용함에 따라 야기되는 웨이퍼의 불량이나 작업자에게 안전사고의 위험을 원천적으로 방지할 수 있게 된다.As described above, the present invention can omit the etching process, thereby preventing the defect of the wafer caused by the use of HF in the etching process and the risk of safety accidents to the operator.
상술한 바와 같이, 노드바이트(nodebite)는 폴리 실리콘을 증착하는 과정에서 발생하는 불량 형태로서, 웨이퍼와 증착장비의 보트(boat)가 함께 증착됨으로 인하여 웨이퍼를 언로드할 때 에지부의 면이 100 ㎛ 이내로 뜯기는 불량을 의미한다.As described above, the node bite is a bad shape generated in the process of depositing polysilicon, and the edge of the edge portion is less than 100 μm when the wafer is unloaded because the wafer and the boat of the deposition equipment are deposited together. Tearing means bad.
그리고, 상기 연마 테이프는 연마 입자가 표면에 도포된 테이프(tape) 형태로 이루어지며, 폴리싱 과정 중 계속적으로 새로운 연마 테이프로 대체되게 된다.In addition, the abrasive tape is formed in the form of a tape (tape) coated with the abrasive particles on the surface, and is continuously replaced with a new abrasive tape during the polishing process.
한편, 상기 연마 테이프에 의한 폴리싱 단계는 두 가지 공정에 의해 이루어지게 된다. 이에 대한 상세한 설명은 도 2 내지 도 4를 참조하여 후술하기로 한다.On the other hand, the polishing step by the polishing tape is performed by two processes. Detailed description thereof will be described later with reference to FIGS. 2 to 4.
이상과 같이 연마 테이프에 의한 폴리싱이 끝난 후에는, 웨이퍼의 에지부를 폴리싱하는 일반적인 에지 폴리싱 단계(S7)를 수행하게 된다.After the polishing by the polishing tape is finished as described above, the general edge polishing step S7 for polishing the edge portion of the wafer is performed.
한편, 본 발명은 종래와 달리 에지 폴리싱 단계(S7)이 뒤에 위치함으로써, 추가적인 공정에 의한 품질 확보가 가능해진다.On the other hand, the present invention, unlike the prior art edge polishing step (S7) is located behind, it is possible to ensure the quality by an additional process.
도 2 내지 도 4를 참조하여, 본 발명에서 연마 테이프에 의한 폴리싱 공정을 수행하는 테이프 에지 폴리싱 장치의 구성과 본 발명의 방법을 수행하기 위한 작동조건을 설명하면 다음과 같다.Referring to Figures 2 to 4, the configuration of the tape edge polishing apparatus for performing the polishing process by the polishing tape in the present invention and the operating conditions for performing the method of the present invention are as follows.
테이프 에지 폴리싱 장치(100)는 현재 상용화 되고 있는 NIHON MICRO COATING 사의 NME-68 Tape Edge Polisher를 예로 들 수 있으며, 도 2에 도시된 바와 같이, 웨이퍼 로딩부(10)에 웨이퍼가 로딩되어 회전하며, 테이프 장착부(50)에 연마 테이프가 장착된다.The tape
그리고, 웨이퍼 가공부(30; 도 3 참조)는 상기 테이프 장착부(50)에서 공급된 연마 테이프에 의해 웨이퍼를 연마하게 된다.The wafer processing unit 30 (see FIG. 3) polishes the wafer by the polishing tape supplied from the
한편, 상기 테이프 장착부(50)에 장착된 연마 테이프가 공급되면서 계속적으로 대체될 수 있도록 구성된다.On the other hand, the polishing tape mounted on the
도 3 및 도 4를 참조하면, 웨이퍼 가공부(30)에서 웨이퍼(W)의 에지부와 접하는 헤드유닛(32)이 웨이퍼(W)의 에지부를 연마함으로써, 노드바이트(nodebite)를 제거하거나 저온 산화물(LTO)를 제거하게 된다.3 and 4, the
도 4에 도시된 바와 같이, 상기 헤드유닛(32)은 연마 테이프가 계속적으로 대체되면서 웨이퍼(W)의 연마를 행하며, 헤드유닛(32)이 이동하면서 웨이퍼의 외주면(W1) 및 경사면(W3)의 연마를 행하도록 구성된다.As shown in FIG. 4, the
한편, 본 발명에서 연마 테이프에 의한 폴리싱 단계는, 표면의 거칠기가 서로 다른 연마 테이프에 의한 두 번의 공정에 의해 이루어진다. 각각의 공정에서의 설정 조건은 아래의 표 1과 같다.On the other hand, in the present invention, the polishing step by the polishing tape is made by two processes by the polishing tape having different surface roughness. The setting conditions in each process are shown in Table 1 below.
종래는 최대 15000 Å의 폴리 실리콘 에지부 면만 제거하도록 설정 값을 정하데 비해, 본 발명에서 1번 공정의 경우 최대 15000 Å의 폴리 실리콘과 최대 5000 Å의 저온 산화물(LTO) 층, 즉 총 20000 Å을 제거하면서 원하는 에지부의 품질을 얻도록 설정 값을 결정한다.Conventionally, the setting value is set so as to remove only polysilicon edge surface of up to 15000 mW, but in the present process, in the first process, polysilicon up to 15000 mW and low temperature oxide (LTO) layer of 5000 mW, ie, 20000 mW Determine the set value to get the desired edge quality while eliminating
구체적으로, 가공 헤드유닛(32)의 상하 또는 좌우 왕복 속도를 증가시켜 웨이퍼(W) 상에서 제거되는 양을 증가시킬 수 있도록 설정한다. 본 실시예에서는 헤드유닛의 좌우 이동 횟수를 150 내지 200 RPM 가 되도록 설정한다.Specifically, it is set so as to increase the amount of removal on the wafer W by increasing the vertical or horizontal reciprocating speed of the
또한, 본 실시예에서는 웨이퍼의 외주면(W1)과 경사면(W3)를 모두 가공하도록 설정한다.In this embodiment, both the outer circumferential surface W1 and the inclined surface W3 of the wafer are set to be processed.
한편, 저온 산화물(LTO)과 노드바이트(nodebite)를 원활히 제거하기 위해서, 상기 두 번의 공정 중 1번 공정에서 사용하는 연마 테이프는 2번 공정에서 사용된 연마 테이프보다 더 거칠게 구성되는 것이 바람직하다.On the other hand, in order to smoothly remove the low-temperature oxide (LTO) and nodebite (node bite), it is preferable that the abrasive tape used in step 1 of the two processes is more rough than the abrasive tape used in step 2.
본 실시예에서는 1번 공정은 저온 산화물(LTO) 층을 제거하기 위하여 CS 800 또는 CS 1000의 연마 테이프를 사용하며, 2번 공정은 웨이퍼의 부가적인 제거와 거칠기를 제어하기 위하여 CS 2000 또는 CS 3000의 연마테이프를 사용한다. 여기서, CS의 숫자가 작을수록 연마 테이프가 더 거친 정도를 나타낸다.In this embodiment, process 1 uses a CS 800 or CS 1000 abrasive tape to remove the low temperature oxide (LTO) layer, and process 2 uses CS 2000 or CS 3000 to control the additional removal and roughness of the wafer. Use abrasive tape. Here, the smaller the number of CS, the rougher the abrasive tape is.
지금까지는, 테이프 에지 폴리싱 장치(100)를 이용하여 두 번의 공정에 의해 저온 산화물(LTO) 층과 노드바이트(nodebite)를 제거하는 형태를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 세 번 이상의 공정을 순차적으로 거쳐 웨이퍼를 제조하는 것도 또한 가능하다.Until now, the tape
본 발명은 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가진 자는 본 발명의 정신을 벗어나지 않고 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.The present invention is not limited to the above-described embodiments, and as can be seen in the appended claims, those skilled in the art can make modifications without departing from the spirit of the present invention, and such modifications are possible. Belongs to the scope of.
상기의 구성을 가지는 본 발명에 따른 에피택셜 웨이퍼의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing an epitaxial wafer according to the present invention having the above structure has the following effects.
첫째, 연마 테이프를 이용한 단일의 폴리싱 공정으로 웨이퍼 에지부의 노드바이트(nodebite)와 저온 산화물(LTO)를 동시에 제거함으로써, 웨이퍼의 제조 공정을 단순화하여 이에 따른 시간을 단축하는 이점이 있다.First, by simultaneously removing the node bite and the low temperature oxide (LTO) of the wafer edge portion in a single polishing process using an abrasive tape, there is an advantage of simplifying the manufacturing process of the wafer and thus shortening the time.
둘째, 종래 저온 산화물(LTO) 층을 제거하기 위한 에칭 공정을 생략하여, 에칭 공정에 사용되는 HF로 인한 웨이퍼의 불량이나 안전사고 등의 위험을 원천적으로 방지하여, 웨이퍼의 품질을 향상시키고 안전한 작업환경을 제공하는 이점이 있다.Second, by omitting the conventional etching process to remove the low-temperature oxide (LTO) layer, the wafer quality due to HF used in the etching process to prevent the risk of defects or safety accidents, so as to improve the quality of the wafer and safe operation There is an advantage to providing an environment.
셋째, 제조공정에서 에지 폴리싱을 뒤에 수행함으로써, 추가적인 공정에 의한 웨이퍼의 품질 향상을 기대할 수 있게 된다.Third, by performing edge polishing later in the manufacturing process, it is possible to expect an improvement in the quality of the wafer by an additional process.
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