KR100843015B1 - Method for insulating semiconductor elements - Google Patents

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Abstract

본 발명은 반도체 소자의 격리 방법에 관한 것으로, 주변에 형성된 웰이나 접합 영역과 반대되는 타입의 불순물 영역을 반도체 기판의 소자 격리 영역에 형성하고, 소자 분리막과 불순물 영역으로 접합 영역과 웰 영역을 격리시킴과 동시에 접합 영역과 또 다른 접합 영역을 격리시킴으로써, 소자 격리 영역의 면적을 줄이면서 소자 격리 영역을 통해 누설 전류가 흐르는 것을 최대한 억제하여 소자의 오동작을 방지하고 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 격리 방법이 개시된다.
The present invention relates to a method for isolating a semiconductor device, wherein an impurity region of a type opposite to a well or junction region formed in the periphery is formed in an element isolation region of a semiconductor substrate, and the junction region and the well region are separated by an element isolation film and an impurity region. By separating the junction area from another junction area at the same time, the semiconductor can reduce the area of the device isolation area and prevent leakage current from flowing through the device isolation area to prevent malfunction of the device and improve device reliability. A method for isolating an element is disclosed.

소자 격리, 누설 전류, 웰 이온주입, ISO 펀치 특성Device Isolation, Leakage Current, Well Ion Implantation, ISO Punch Characteristics

Description

반도체 소자의 격리 방법{Method for insulating semiconductor elements} Method for insulating semiconductor elements             

도 1은 종래 기술에 따른 반도체 소자의 격리 방법을 설명하기 위한 레이 아웃도. 1 is a layout for explaining the isolation method of a semiconductor device according to the prior art.

도 2는 종래 기술에 따라 반도체 소자를 격리시킨 경우에 발생되는 누설 전류를 나타내는 특성 그래프.2 is a characteristic graph showing leakage current generated when a semiconductor device is isolated according to the prior art;

도 3은 본 발명에 따른 반도체 소자의 격리 방법을 설명하기 위한 레이 아웃도. 3 is a layout for explaining the isolation method of a semiconductor device according to the present invention.

도 4는 본 발명의 실시예에 따라 반도체 소자를 격리시킨 경우에 발생되는 누설 전류를 나타내는 특성 그래프.
4 is a characteristic graph showing leakage current generated when a semiconductor device is isolated according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 300 : 기판 110, 310 : 웰 영역100, 300: substrate 110, 310: well region

120, 320 : 접합 영역 330 : 불순물 영역120, 320: junction region 330: impurity region

a, c : 접합 영역과 웰 영역 사이의 소자 격리 간격a, c: device isolation gap between junction region and well region

b, d : 접합 영역 사이의 소자 격리 간격
b, d: device isolation spacing between junction regions

본 발명은 반도체 소자의 격리 방법에 관한 것으로, 특히 접합 영역간의 누설 전류를 최소화하여 소자의 오동작을 방지하고 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 격리 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for isolating semiconductor devices, and more particularly, to a method for isolating semiconductor devices that can prevent device malfunction and improve device reliability by minimizing leakage current between junction regions.

일반적으로, 플래시 메모리 셀을 제조할 경우 반도체 기판은 셀 영역과 주변 소자 영역으로 나누어지며, 주변 소자 영역에는 플래시 메모리 셀을 프로그램/소거 하기 위한 고전압을 선택적으로 인가하기 위하여 고전압용 트랜지스터가 제조된다. In general, when manufacturing a flash memory cell, a semiconductor substrate is divided into a cell region and a peripheral device region, and a high voltage transistor is manufactured to selectively apply a high voltage to program / erase the flash memory cell in the peripheral device region.

이러한 고전압용 트랜지스터는 웰 영역이 아닌 기판에 형성되며, 예를 들면, NMOS 트랜지스터는 p웰에 형성되지 않고, p타입의 반도체 기판에 형성된다. 그 이유는 웰을 형성하기 위한 이온 주입 공정이나 문턱 전압을 조절하기 위한 이온 주입 공정이 실시되지 않은 상태에서 p타입의 반도체 기판에 형성된 NMOS 트랜지스터의 문턱 전압은 0V에 가깝기 때문이다. Such a high voltage transistor is formed in a substrate rather than a well region. For example, an NMOS transistor is not formed in a p well, but is formed in a p-type semiconductor substrate. The reason is that the threshold voltage of the NMOS transistor formed on the p-type semiconductor substrate is close to 0V without the ion implantation process for forming the well or the ion implantation process for adjusting the threshold voltage.

한편, 디자인 룰이 0.18㎛인 플래시 메모리 셀의 제조 방법에서는 p타입 기판에 형성되는 N+ 접합 영역을 필드 산화막(Fox)만으로 격리시키므로 소자 분리 영역(Isolation space)을 넓게 설정해야 한다. On the other hand, in the method of manufacturing a flash memory cell having a design rule of 0.18 µm, since the N + junction region formed on the p-type substrate is isolated only by the field oxide film Fox, the device isolation region must be set wide.

도 1은 종래 기술에 따른 반도체 소자의 격리 방법을 설명하기 위한 레이 아웃도이다. 1 is a layout for explaining an isolation method of a semiconductor device according to the prior art.                         

도 1을 참조하면, 반도체 기판(100)은 n웰 영역(110), p웰 영역(도시되지 않음), 소자 격리 영역(a 및 b) 및 웰이 형성되지 않은 기판 영역으로 나뉘어지며, 웰이 형성되지 않은 반도체 기판(100)에는 고전압용 NMOS 트랜지스터의 소오스/드레인을 포함한 n타입의 접합 영역(120)이 형성된다. Referring to FIG. 1, the semiconductor substrate 100 is divided into an n well region 110, a p well region (not shown), device isolation regions a and b, and a substrate region in which wells are not formed. An n-type junction region 120 including a source / drain of a high voltage NMOS transistor is formed in the semiconductor substrate 100 that is not formed.

상기에서, n웰 영역(110)과 접합 영역(120)을 전기적으로 격리시키기 위해서는 n웰 영역(110)과 접합 영역(120) 사이에 제 1 소자 격리 영역(a)이 존재해야 하며, 접합 영역(120)과 또 다른 접합 영역(120)을 전기적으로 격리시키기 위해서는 접합 영역(120) 사이에 제 2 소자 격리 영역(b)이 존재해야 한다. 이때, 제 1 소자 격리 영역(a)은 웰이 형성되지 않은 반도체 기판(100)으로 이루어지며, 제 2 소자 격리 영역(b)에는 후속 공정에서 소자 분리막이 형성된다. In the above, in order to electrically isolate the n well region 110 and the junction region 120, the first device isolation region a must be present between the n well region 110 and the junction region 120. In order to electrically isolate 120 from another junction region 120, a second device isolation region b must be present between junction regions 120. In this case, the first device isolation region a is formed of the semiconductor substrate 100 in which no well is formed, and the device isolation layer is formed in the second device isolation region b in a subsequent process.

이때, 소자가 고집적화 되어 감에 따라, 제 1 및 제 2 소자 격리 영역(a 및 b)을 확보하기에는 한계가 있다. 하지만, 제 1 및 제 2 소자 격리 영역(a 및 b)을 충분히 확보하지 못할 경우에는, n웰 영역(110)과 접합 영역(120), 접합 영역(120)과 또 다른 접합 영역(120) 사이에서 누설 전류의 량이 증가하면서 소자의 오동작을 유발할 수 있다. At this time, as the device is highly integrated, there is a limit to securing the first and second device isolation regions a and b. However, when the first and second device isolation regions a and b are not sufficiently secured, the n well region 110 and the junction region 120, the junction region 120, and another junction region 120 may not be secured. At this time, the leakage current increases, which may cause the device to malfunction.

도 2는 종래 기술에 따라 반도체 소자를 격리시킨 경우에 발생되는 누설 전류를 나타내는 특성 그래프이다.2 is a characteristic graph showing leakage current generated when a semiconductor device is isolated according to the prior art.

도 2를 참조하면, 제 1 및 제 2 소자 격리 영역만으로 n웰 영역과 접합 영역을 격리시키거나, 접합 영역과 또 다른 접합 영역을 격리시킨 경우 동작 전압(예를 들면, 트랜지스터의 드레인 전압)이 높아짐에 따라 소자 격리 영역을 통해 누설 전 류(예를 들면, 드레인 전류)의 량이 증가되는 것을 알 수 있다.
Referring to FIG. 2, when the n well region and the junction region are isolated by only the first and second device isolation regions, or the junction region and another junction region are isolated, the operating voltage (for example, the drain voltage of the transistor) is decreased. As it increases, it can be seen that the amount of leakage current (eg, drain current) increases through the device isolation region.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 주변에 형성된 웰이나 접합 영역과 반대 타입의 불순물 영역을 반도체 기판의 소자 격리 영역에 형성하고, 소자 분리막과 불순물 영역으로 접합 영역과 웰 영역을 격리시킴과 동시에 접합 영역과 또 다른 접합 영역을 격리시킴으로써, 소자 격리 영역의 면적을 줄이면서 소자 격리 영역을 통해 누설 전류가 흐르는 것을 최대한 억제하여 소자의 오동작을 방지하고 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 격리 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problems, an impurity region of a type opposite to a well or junction region formed around the semiconductor substrate is formed in an element isolation region of a semiconductor substrate, and the junction region and the well region are separated by an element isolation film and an impurity region. At the same time, by separating the junction area from another junction area, the semiconductor device can reduce the area of the device isolation area while preventing leakage current from flowing through the device isolation area to prevent malfunction of the device and improve device reliability. Its purpose is to provide a method of isolation.

본 발명에 따른 반도체 소자의 격리 방법은 주변에 형성된 웰 및 접합 영역과 반대되는 타입의 불순물 영역을 반도체 기판의 소자 격리 영역에 형성하고, 소자 분리막과 불순물 영역으로 접합 영역과 웰 영역을 격리시킴과 동시에 접합 영역과 또 다른 접합 영역을 격리시키는 것을 특징으로 한다. The isolation method of a semiconductor device according to the present invention forms an impurity region of a type opposite to a well and a junction region formed around the semiconductor substrate, and isolates the junction region and the well region from the device isolation layer and the impurity region. And at the same time separating the junction region from another junction region.

상기에서, 불순물 영역은 상기의 웰과 반대되는 타입의 웰을 형성하기 위한 이온 주입 공정에 의해 형성된다.
In the above, the impurity region is formed by an ion implantation process for forming a well of a type opposite to the above well.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기 로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 3을 참조하면, 도 1에서와 마찬가지로, 반도체 기판(300)은 n웰 영역(310), p웰 영역(도시되지 않음), 소자 격리 영역(a 및 b) 및 웰이 형성되지 않은 기판 영역으로 정의되며, 웰이 형성되지 않은 반도체 기판(300)에는 고전압용 NMOS 트랜지스터의 소오스/드레인을 포함한 n타입의 접합 영역(320)이 형성된다. Referring to FIG. 3, as in FIG. 1, the semiconductor substrate 300 includes an n well region 310, a p well region (not shown), device isolation regions a and b and a substrate region in which wells are not formed. An n-type junction region 320 including a source / drain of a high voltage NMOS transistor is formed in the semiconductor substrate 300 in which the well is not formed.

또한, n웰 영역(310)과 접합 영역(320)을 전기적으로 격리시키기 위하여 n웰 영역(310)과 접합 영역(320) 사이에 제 1 소자 격리 영역(c)이 형성되고, 접합 영역(320)과 또 다른 접합 영역(320)을 전기적으로 격리시키기 위하여 접합 영역(320) 사이에 제 2 소자 격리 영역(d)이 형성된다.In addition, a first device isolation region c is formed between the n well region 310 and the junction region 320 to electrically isolate the n well region 310 and the junction region 320, and the junction region 320. ) And a second device isolation region d is formed between the junction region 320 to electrically isolate another junction region 320.

이후, 본 발명에서는 소자 격리 영역(c 및 d)에 n웰 영역(310)과 접합 영역(320)과 반대되는 타입의 불순물 영역(330)을 형성한다. 불순물 영역(330)은 p웰(도시되지 않음)을 형성하기 위한 이온 주입 공정 시 소자 격리 영역(c 및 d)에 동시에 형성되며, n웰 영역(310) 및 접합 영역(320)과 일정한 간격을 갖도록 형성된다. 따라서, 추가 공정 없이 종래와 동일한 공정 단계를 통해 불순물 영역(330)을 형성할 수 있다. 이로써, 고전압용 NMOS 트랜지스터의 소오스/드레인을 포함한 n타입의 접합 영역(320)과 n웰 영역(310)이 불순물 영역(330)에 의해 각각 고립된다. 그리고, 불순물 영역(330)이 형성되지 않은 소자 격리 영역(c 및 d)에는 후속 공정에서 소자 분리막(도시되자 않음)이 형성된다. Afterwards, the impurity regions 330 of the type opposite to the n well region 310 and the junction region 320 are formed in the device isolation regions c and d. The impurity region 330 is simultaneously formed in the device isolation regions c and d in an ion implantation process for forming a p well (not shown), and has a predetermined distance from the n well region 310 and the junction region 320. It is formed to have. Accordingly, the impurity region 330 may be formed through the same process steps as in the prior art without additional processes. As a result, the n-type junction region 320 and the n well region 310 including the source / drain of the high voltage NMOS transistor are isolated by the impurity region 330, respectively. In the device isolation regions c and d where the impurity region 330 is not formed, an isolation layer (not shown) is formed in a subsequent process.

제 1 및 제 2 소자 격리 영역(c 및 d)에 불순물 영역(330)을 각각 형성함으로써, 제 1 소자 격리 영역(c)에서는 접합 영역(320)으로부터 반도체 기판(300)을 통해 n웰 영역(310)으로 이어지는 누설 전류 경로가 불순물 영역(330)에 의해 차단되며, 제 2 소자 격리 영역(d)에서는 접합 영역(320)으로부터 반도체 기판(300)을 통해 또 다른 접합 영역(320)으로 이어지는 누설 전류 경로가 불순물 영역(330)에 의해 각각 차단된다. The impurity regions 330 are formed in the first and second device isolation regions c and d, respectively, so that the n well region (from the junction region 320 through the semiconductor substrate 300) is formed in the first device isolation region c. The leakage current path leading to 310 is blocked by the impurity region 330, and in the second device isolation region d, a leakage leading from the junction region 320 to another junction region 320 through the semiconductor substrate 300. The current paths are respectively blocked by the impurity regions 330.

또한, 소자 격리 영역(c 및 d)에 불순물 영역(330)이 형성되지만, 누설 전류의 경로가 불순물 영역(330)에 의해 효과적으로 차단되므로 소자 격리 영역(c 및 d)의 면적을 줄일 수 있다. In addition, although the impurity regions 330 are formed in the device isolation regions c and d, since the path of the leakage current is effectively blocked by the impurity region 330, the area of the device isolation regions c and d can be reduced.

도 4는 본 발명에 따라 반도체 소자를 격리시킨 경우에 발생되는 누설 전류를 나타내는 특성 그래프이다.4 is a characteristic graph showing leakage current generated when a semiconductor device is isolated according to the present invention.

도 4에 도시된 바와 같이, 제 1 및 제 2 소자 격리 영역에 불순물 영역을 형성하고, 불순물 영역을 이용하여 누설 전류의 경로를 차단함으로써, 동작 전압(예를 들면, 트랜지스터의 드레인 전압)이 높아지더라도 누설 전류(예를 들면, 드레인 전류)의 량이 증가하는 최소화할 수 있다.
As shown in FIG. 4, by forming impurity regions in the first and second element isolation regions and blocking the path of leakage current using the impurity regions, an operating voltage (for example, a drain voltage of a transistor) is increased. Even if the amount of leakage current (for example, drain current) to increase can be minimized.

상술한 바와 같이, 본 발명은 소자 격리 영역에 주변의 웰 영역이나 접합 영역과 반대되는 타입의 불순물 영역을 형성하여 소자 격리 영역을 통해 누설 전류가 흐르는 것을 최대한 차단함으로써 소비 전력을 줄이면서 소자의 동작을 방지하여 소자의 신뢰성을 향상시킨다. As described above, the present invention forms an impurity region of a type opposite to the surrounding well region or the junction region in the device isolation region to block the leakage current flowing through the device isolation region as much as possible, thereby reducing the power consumption of the device. To improve the reliability of the device.

Claims (3)

웰이 형성된 제1 영역과 상기 웰이 형성되지 않은 제2 영역을 포함하는 반도체 기판의 상기 제2 영역에 접합 영역들을 형성하는 단계;Forming junction regions in the second region of the semiconductor substrate including a first region in which wells are formed and a second region in which the wells are not formed; 상기 웰과 상기 접합 영역 사이의 소자 격리 영역에 상기 접합 영역과 반대되는 타입의 불순물 영역을 형성하는 단계; 및Forming an impurity region of a type opposite to the junction region in the device isolation region between the well and the junction region; And 상기 소자 격리 영역에 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 격리 방법. Forming a device isolation layer in the device isolation region. 제 1 항에 있어서,The method of claim 1, 상기 불순물 영역은 상기 웰과 반대되는 타입의 웰을 형성하기 위한 이온 주입 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 격리 방법.And the impurity region is formed by an ion implantation process to form a well of a type opposite to the well. 제 1 항에 있어서,The method of claim 1, 상기 접합 영역들 사이의 상기 소자 격리 영역에 상기 접합 영역과 반대되는 타입의 불순물 영역이 더 형성되는 반도체 소자의 격리 방법.And an impurity region of a type opposite to the junction region is further formed in the element isolation region between the junction regions.
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