KR100840494B1

KR100840494B1 - Interconnect RC extraction method for trapezoidal metal line

Info

Publication number: KR100840494B1
Application number: KR1020060123361A
Authority: KR
Inventors: 박찬호
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-12-06
Filing date: 2006-12-06
Publication date: 2008-06-23
Also published as: KR20080051751A

Abstract

본 발명은 사다리꼴 단면을 갖는 배선의 지연시간 추출 방법에 관한 것으로, 더욱 상세하게는 3차원 또는 2차원 시뮬레이션 인풋(simulation input)을 작성함에 있어 시뮬레이션 시간과 정확도를 동시에 만족시킬 수 있는 사다리꼴 단면을 갖는 배선의 지연시간 추출 방법에 관한 것이다.The present invention relates to a method for extracting a delay time of a wire having a trapezoidal cross section, and more particularly, having a trapezoidal cross section capable of simultaneously satisfying simulation time and accuracy in preparing a three-dimensional or two-dimensional simulation input. It relates to a delay time extraction method of wiring.

본 발명의 사다리꼴 단면을 갖는 배선의 지연시간 추출 방법은 반도체 집적회로의 성능을 시뮬레이션하여 기생 저항 및 커패시턴스 값을 추출하는 배선의 지연시간 추출 방법에 있어서, 디자인 룰에 따른 금속 배선의 상부 폭, 하부 폭, 높이를 구하는 제1 단계; 바닥 계단, 중앙 계단, 상부 계단이 순차로 적층된 시뮬레이션 단면 모형을 형성하는 제2 단계; 상기 상부 계단과 하부 계단의 폭은 상기 디자인 룰에 따른 금속 배선의 상부 폭, 하부 폭과 동일하게 형성하고, 상기 중앙 계단의 폭은 상기 상부 계단의 폭과 하부 계단의 폭의 평균값으로 형성하는 제3 단계; 그리고 상기 상부 계단과 하부 계단의 높이는 상기 상부 계단의 폭과 하부 계단의 폭의 차이의 1/2로 형성하고, 상기 중앙 계단의 높이는 상기 디자인 룰에 따른 금속 배선의 높이로부터 상기 상부 계단의 폭과 하부 계단의 폭의 차이 값을 뺀 값으로 형성하는 제4 단계;로 이루어진 사다리꼴 모형 방식을 사용하는 것을 특징으로 한다.Delay time extraction method of the wiring having a trapezoidal cross section of the present invention is a method for extracting the delay time of the wiring to extract the parasitic resistance and capacitance value by simulating the performance of the semiconductor integrated circuit, the upper width, the lower width of the metal wiring according to the design rule A first step of obtaining width and height; A second step of forming a simulated cross-sectional model in which the floor stairs, the center stairs, and the upper stairs are sequentially stacked; The width of the upper step and the lower step is formed to be the same as the upper width, the lower width of the metal wiring according to the design rule, the width of the central step is formed by the average value of the width of the upper step and the width of the lower step Three steps; And the height of the upper stairs and the lower stairs is 1/2 of the difference between the width of the upper stairs and the width of the lower stairs, and the height of the central stairs is equal to the width of the upper stairs from the height of the metal wiring according to the design rule. And a fourth step of forming a value obtained by subtracting the difference value of the width of the lower step.

본 발명에 따른 사다리꼴 단면을 갖는 배선의 지연시간 추출 방법에 의하면 금속 배선간 발생되는 기생 커패시턴스 값을 측정하기 위한 효율적인 측정 모형을 구비함으로써 지연 시간의 정확성을 높일 수 있을 뿐만 아니라 빠른 시뮬레이션 작업이 가능하다는 효과가 있다.According to the method for extracting a delay time of a wire having a trapezoidal cross section according to the present invention, by providing an efficient measurement model for measuring parasitic capacitance values generated between metal wires, the accuracy of the delay time can be increased and the simulation can be performed quickly. It works.

지연시간 추출(RC extraction), 시뮬레이션, 커패시턴스, 인터커넥트 RC extraction, simulation, capacitance, interconnect

Description

Interconnect RC extraction method for trapezoidal metal line

도 1은 일반적인 상감법에 의해 제조된 금속 배선의 사다리꼴 단면을 보여주는 단면도,1 is a cross-sectional view showing a trapezoidal cross section of a metal wiring manufactured by a general inlay method,

도 2a는 평균 폭 타입(medium width type)을 보여주는 모형도, Figure 2a is a model showing the average width type (medium width type),

도 2b는 플랜티 스테어 타입(plenty stair type)을 보여주는 모형도, Figure 2b is a model showing the planty stair type (plenty stair type),

도 2c는 심플 스테어 타입(simple stair type)을 보여주는 모형도,Figure 2c is a model showing a simple stair type (simple stair type),

도 3은 본 발명의 일실시예에 따른 사다리꼴 모형을 설명하기 위한 모형도,3 is a model diagram for explaining a trapezoidal model according to an embodiment of the present invention,

도 4는 배선 측벽의 기울기 변화에 따른 사다리꼴 모형을 도시한 모형도.4 is a model diagram showing a trapezoidal model according to a change in inclination of the wiring sidewall.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 하부 계단 20 : 중앙 계단10: lower staircase 20: central staircase

30 : 상부 계단30: upper staircase

일반적으로 반도체 집적회로를 개발하는 과정에서 설계된 회로가 제대로 동작할 것인지 또 그 성능은 어떻게 될 것인지, 나아가서 통계적으로 그 성능은 어떤 분포와 편차를 보이는지를 미리 시뮬레이션하여 알아보고 그 결과를 설계과정에 피드백하는 것은 현재 반도체 집적회로의 개발에 거의 필수적인 과정이 되고 있다.In general, during the development of semiconductor integrated circuits, the designed circuits will function properly and how their performance will be performed. Furthermore, the distribution and deviations of the performance will be statistically simulated in advance, and the results will be fed back into the design process. This is now becoming an almost essential process for the development of semiconductor integrated circuits.

현대의 반도체 소자가 점차 미세 구조화됨에 따라 금속배선의 전기적인 연결 또한 좁은 폭을 가지며 높은 배선 밀도를 필요로 하고 있다. 이에 따라서 소자의 동작속도에 영향을 미치는 금속배선의 상호연결부분에서 존재하는 기생 커패시턴스를 정확하고 빠르게 분석할 수 있는 시뮬레이션 환경이 요구된다. As modern semiconductor devices are increasingly microstructured, the electrical connection of metal wirings also has a narrow width and requires high wiring density. Accordingly, there is a need for a simulation environment that can accurately and quickly analyze parasitic capacitances present in interconnections of metal wires that affect the operation speed of devices.

이러한 시뮬레이션의 정확도는 사용된 모델(model)과 파라미터(parameter)에 좌우된다. 즉 정확한 시뮬레이션을 위해서는 사용되는 모델들의 한계를 알고 정확한 교정(calibration)을 통해 파라미터를 결정하는 작업은 중요하다.The accuracy of this simulation depends on the model and parameters used. In other words, for accurate simulation, it is important to know the limits of the models used and to determine the parameters through accurate calibration.

종래의 인터커넥트 커패시턴스(Interconnect capacitance)를 예측하기 위한 시뮬레이션에서, 반도체 제조공정에 의하여 형성되는 사다리꼴(trapezoidal) 단면의 금속 배선을 구성해야 하는 경우가 있다. In a simulation for predicting conventional interconnect capacitance, there is a case where a metal wiring having a trapezoidal cross section formed by a semiconductor manufacturing process is sometimes required.

서브 미크론 이상의 반도체 공정기술에서는 금속 배선 간의 공간이 어느 정도 넓기 때문에 사다리꼴의 단면을 사각형으로 단순화하여 시뮬레이션 작업을 수행 하는 경우가 있었으나, 나노 공정기술(nano-technology)로 반도체 소자가 스케일 다운(scale-down)되면서 좁은 폭 및 높은 배선 밀도로 인하여 좀더 정확한 RC 지연시간의 추출이 요구된다. In the semiconductor process technology of sub-micron size or more, the space between metal wirings is somewhat wide, and in some cases, simulation is performed by simplifying the trapezoidal cross section into a rectangle. However, nano-technology is used to scale down the semiconductor device. down, narrow width and high wiring density require more accurate extraction of RC delay time.

특히 130 나노 이하의 공정기술에서는 금속 배선 구성에 구리 상감법(copper damascene) 공정이 사용되고 있는데, 이러한 공정은 일반적으로 사다리꼴의 단면을 갖는 금속 배선을 형성하게 되므로 사각형 구조로 단순화된 구조의 시뮬레이션으로는 정확한 인터커넥트 지연시간 추출작업(interconnect RC extraction)을 수행할 수 없다는 문제점이 있다. In particular, a copper damascene process is used in the process technology of 130 nm or less, and this process generally forms a metal wiring having a trapezoidal cross-section. There is a problem in that accurate interconnect RC extraction cannot be performed.

도 1은 일반적인 상감법에 의해 제조된 금속 배선의 사다리꼴 단면을 보여주는 단면도이고, 도 2a는 평균 폭 타입(medium width type)을 보여주는 모형도이고, 도 2b는 플랜티 스테어 타입(plenty stair type)을 보여주는 모형도이고, 도 2c는 심플 스테어 타입(simple stair type)을 보여주는 모형도이다.1 is a cross-sectional view showing a trapezoidal cross section of a metal wiring manufactured by a general inlay method, FIG. 2A is a model diagram showing a medium width type, and FIG. 2B is a planar stair type. 2c is a schematic diagram showing a simple stair type.

첨부된 도 1에 도시한 바와 같이 상감법을 사용하는 금속 배선의 단면은 어느 정도 사다리꼴 모양을 형성한다. 즉, 금속 배선의 상부 폭(top width)은 디자인 룰(design rule)과 같고, 하부 폭(bottom width)은 상기 상부 폭에 비해 좁은 폭을 갖게 된다. As shown in FIG. 1, the cross section of the metal wiring using the damascene method has a trapezoidal shape to some extent. That is, the top width of the metal wiring is the same as the design rule, and the bottom width is narrower than the top width.

전술한 바와 같이, 도 2a와 같은 중간 폭 타입(medium width type, 이하 '사각형 구조'라 한다)을 사용하여 시뮬레이션을 수행하는 것은 수직방향에 대한 커패시턴스 계산에 큰 에러를 포함하게 되어 정확한 인터커넥트 지연시간 추출이 어렵다는 문제점이 있다. As described above, performing a simulation using a medium width type (hereinafter, referred to as a 'square structure') as shown in FIG. 2A may include a large error in the capacitance calculation in the vertical direction, thereby causing an accurate interconnect delay time. There is a problem that extraction is difficult.

한편, 도 2b와 같은 플랜티 스테어 타입(plenty stair type, 이하 '다층 계단형 구조'라 한다)에 의한 시뮬레이션은 실제 금속 배선의 단면과 유사함으로써 정확한 지연시간을 추출할 수 있으나 많은 양의 시뮬레이션 노드(simulation node)를 필요로 하므로 실행에 시간이 많이 소요되는 문제점이 있다.On the other hand, the simulation by the planty stair type (hereinafter, referred to as a 'multiple staircase structure') as shown in FIG. 2B is similar to the cross section of the actual metal wiring, so that accurate delay time can be extracted but a large amount of simulation is performed. Because it requires a node (simulation node), there is a problem that takes a long time to execute.

현재 대부분의 2차원 시뮬레이션에서 사다리꼴 구조의 금속 배선 구현이 용이하다. 한편 3차원 시뮬레이션에서는 사다리꼴 구조의 금속 배선 구현은 가능하지만 복잡한 다층 계단형 구조에 따르는 계산 시간 문제로 인하여 사각형 구조 또는 심플 스테어 타입(simple stair type, 이하 '단순 계단형 구조'라 한다)을 사용하여 시뮬레이션을 수행하고 있다. It is now easy to implement trapezoidal metal wiring in most two-dimensional simulations. On the other hand, in the three-dimensional simulation, it is possible to implement the metal wiring of the trapezoidal structure, but due to the computational time problem due to the complicated multilayered stepped structure, the rectangular structure or the simple stair type (hereinafter, referred to as 'simple staircase structure') The simulation is performed.

이 경우 사각형 구조는 주로 배선 층간의 커패시턴스(inter-coupling capacitance, 또는 수직필드) 계산에 사용되고, 단순 계단형 구조는 배선 층 내부 커패시턴스(intra-coupling capacitance, 또는 수평필드) 계산에 사용되고 있는 실정이나, 상기 단순 계단형 구조 역시 효율적인 구조를 제시하지 못하는 문제점이 있다.In this case, the rectangular structure is mainly used for calculating inter-coupling capacitance (or vertical field) between wiring layers, and the simple stepped structure is used for calculating intra-coupling capacitance (or horizontal field). The simple stepped structure also has a problem that does not present an efficient structure.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 3차원 또는 2차원 시뮬레이션 인풋을 작성함에 있어 시뮬레이션 시간과 정확도를 동시에 만족시킬 수 있는 사다리꼴 단면을 갖는 배선의 지연시간 추출 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and provides a method for extracting a delay time of a wire having a trapezoidal cross section capable of simultaneously satisfying simulation time and accuracy in preparing a three-dimensional or two-dimensional simulation input. There is a purpose.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 배선의 지연시간을 추출하는 방법은, 반도체 집적회로의 성능을 시뮬레이션 하기 위해, 3 차원 초기 구조물을 생성하여 배선의 지연시간을 추출하는 방법에 있어서, 상기 3 차원 초기 구조물은, 바닥 계단(10, bottom step), 중앙 계단(20, middle step), 상부 계단(30, top step)이 순차로 적층된 단순 계단형 구조를 가지는 2 차원 단면에 대응되는 좌표(C1)가 입력되는 1 단계; 상기 2 차원 단면의 3 차원 확장 벡터를 계산하기 위한 벡터가 입력되는 2 단계; 상기 2 차원 단면에 대응되는 좌표(C1)를 상기 3 차원 확장 벡터의 방향으로 이동시켜 새로운 좌표(C2)가 생성되는 3 단계; 상기 좌표(C1, C2)를 사용하여 3차원 초기 구조물이 생성되는 4 단계; 에 의해 생성되며, 상기 1 단계는, 디자인 룰에 의해 결정되는 상기 상부계단의 폭(top width)과 상기 하부계단의 폭(bottpm width)에 대응되는 좌표가 입력되는 1 - 1단계; 상기 중앙계단의 폭(average width)은 상기 상부계단의 폭(top width)과 하부계단의 폭(bottom width)의 평균값이 되도록 좌표가 입력되는 1 - 2 단계; 상기 상부계단의 높이(top step height)와 하부계단의 높이(bottom step height)는 상기 상부계단의 폭(top width)과 하부계단의 폭(bottom width)의 차이의 1/2이 되도록 좌표가 입력되는 1 - 3 단계; 상기 중앙 계단의 높이(middle step height)는 금속 배선의 높이로부터 상기 상부 계단의 폭(top width)과 하부 계단의 폭(bottom width)의 차이 값을 뺀 값이 되도록 좌표가 입력되는 1 - 4 단계;로 이루어지는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 사다리꼴 모형을 설명하기 위한 모형도이고, 도 4는 배선 측벽의 기울기 변화에 따른 사다리꼴 모형을 도시한 모형도이다.
본 발명은 유한요소법(finite element method, FEM)에 의해 배선의 지연시간을 추출한다. 그리고 해석을 하는 과정에서 메쉬를 생성하며 상기 매쉬 생성을 위해서는 초기 구조물이 정의되어야 한다.
초기구조물의 생성 방법은 다음과 같다.
가장 먼저, 도 3에 기재된 바닥 계단(10, bottom step), 중앙 계단(20, middle step), 상부 계단(30, top step)이 순차로 적층된 단순 계단형 구조를 가지는 2 차원 단면에 대응되는 좌표(C1)가 입력된다. (1 단계)
그 다음에는, 상기 2 차원 단면의 3 차원 확장 벡터를 계산하기 위한 벡터가 입력된다. (2 단계)
그리고, 상기 2 차원 단면에 대응되는 좌표(C1)를 상기 3 차원 확장 벡터의 방향으로 이동시켜 새로운 좌표(C2)가 생성되고 (3 단계), 상기 좌표(C1, C2)를 사용하여 3차원 초기 구조물이 생성된다.
여기서, 본 발명은 상기 초기 구조물의 파리미터를 한정함으로서, 시뮬레이션의 소요시간을 단축함과 동시에 시뮬레이션의 정확도를 높이고자, 중앙계단의 폭(average width), 상부계단의 높이(top step height)와 하부계단의 높이(bottom step height) 및 중앙 계단의 높이(middle step height)를 제한한다.
첫째로, 상기 중앙계단의 폭(average width)은 하기의 수식 1과 같이, 상기 상부계단의 폭(top width)과 하부계단의 폭(bottom width)의 평균값이 되도록 한다.
(수식 1)

둘째로, 상기 상부계단의 높이(top step height)와 하부계단의 높이(bottom step height)는 하기의 수식 2와 같이, 상기 상부계단의 폭(top width)과 하부계단의 폭(bottom width)의 차이의 1/2이 되도록 한다.
(수식 2)

셋째로, 상기 중앙 계단의 높이(middle step height)는 하기의 수식 3과 같이, 금속 배선의 높이로부터 상기 상부 계단의 폭(top width)과 하부 계단의 폭(bottom width)의 차이 값을 뺀 값이 되도록 한다.
(수식 3)

이상에서 설명한 바와 같은 본 발명의 일실시예에 따른 사다리꼴 모형은 첨부된 도 4에 도시한 바와 같이 금속 배선 측벽의 경사(slope)의 각도에 따라 변형되는 특징이 있으며, 실제로 형성되는 금속 배선의 단면에 더욱 유사한 모양을 형성함으로써 시뮬레이션의 정확도를 높일 수 있다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.Method for extracting the delay time of the wiring of the present invention for realizing the above object, in the method of extracting the delay time of the wiring by generating a three-dimensional initial structure, in order to simulate the performance of the semiconductor integrated circuit The three-dimensional initial structure corresponds to a two-dimensional cross section having a simple stepped structure in which a bottom step 10, a middle step 20, a middle step 20, and a top step 30 are sequentially stacked. 1 step of inputting the coordinate (C1); A second step of inputting a vector for calculating a three-dimensional extension vector of the two-dimensional cross section; A third step of generating a new coordinate (C2) by moving the coordinate (C1) corresponding to the two-dimensional cross section in the direction of the three-dimensional extension vector; 4 steps of generating a three-dimensional initial structure using the coordinates (C1, C2); Generated by the step 1, wherein step 1-1 includes inputting coordinates corresponding to a top width of the upper staircase and a bottom pm width determined by the design rule; 1 to 2 coordinates are inputted so that the average width of the center stairs is an average value of the top width and the bottom width of the upper stairs; The coordinates are input such that the top step height and the bottom step height are 1/2 of the difference between the top width and the bottom width. Being 1-3 steps; Steps 1-4 in which the coordinates are input such that the middle step height is obtained by subtracting the difference between the top width and bottom width of the upper stairs from the height of the metal wiring. It characterized by consisting of.
Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
3 is a model for explaining a trapezoidal model according to an embodiment of the present invention, Figure 4 is a model showing a trapezoidal model according to the change in the slope of the wiring side wall.
The present invention extracts the delay time of the wiring by the finite element method (FEM). In addition, a mesh is generated during an analysis process, and an initial structure must be defined to generate the mesh.
The creation method of the initial structure is as follows.
First, a bottom step 10, a middle step 20, a middle step 30, and a top step 30 described in FIG. 3 correspond to a two-dimensional cross section having a simple stepped structure sequentially stacked. Coordinate C1 is input. (Stage 1)
Next, a vector is input for calculating the three-dimensional extension vector of the two-dimensional cross section. (Step 2)
Then, a new coordinate C2 is generated by moving the coordinate C1 corresponding to the two-dimensional cross section in the direction of the three-dimensional extension vector (step 3), and using the coordinates C1 and C2 to three-dimensional initial The structure is created.
Here, the present invention is to limit the parameters of the initial structure, to shorten the time required for the simulation and at the same time to increase the accuracy of the simulation, the width of the center stair (average width), the top step height (top step height) and the bottom Limit the bottom step height and the middle step height.
First, the width of the central stair (average width) is to be the average value of the width of the top and bottom width of the upper stair (Equation 1), as shown in Equation 1 below.
(Formula 1)

Secondly, the top step height and the bottom step height of the top staircase are as shown in Equation 2 below, the top width of the top staircase and the bottom width of the bottom staircase. Make it 1/2 of the difference.
(Formula 2)

Third, the middle step height is a value obtained by subtracting the difference between the top width of the upper step and the bottom width of the bottom step from the height of the metal wire, as shown in Equation 3 below. To be
(Formula 3)

As described above, the trapezoidal model according to the exemplary embodiment of the present invention has a characteristic of being deformed according to the angle of the slope of the metal wiring sidewall, as shown in FIG. You can increase the accuracy of the simulation by forming a more similar shape to the.
It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

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이상에서 상세히 설명한 바와 같이, 본 발명에 따른 사다리꼴 단면을 갖는 배선의 지연시간 추출 방법에 의하면 금속 배선간 발생되는 기생커패시턴스 값을 측정하기 위한 효율적인 측정 모형을 구비함으로써 지연 시간의 정확성을 높일 수 있을 뿐만 아니라 빠른 시뮬레이션 작업이 가능하다는 효과가 있다.As described above in detail, according to the method for extracting the delay time of a wire having a trapezoidal cross section according to the present invention, the accuracy of the delay time can be increased by providing an efficient measurement model for measuring the parasitic capacitance value generated between the metal wires. Rather, it has the effect of being able to do quick simulations.

Claims

In the method of extracting the delay time of the wiring by generating a three-dimensional initial structure to simulate the performance of the semiconductor integrated circuit,

The three-dimensional initial structure,

A coordinate C1 corresponding to a two-dimensional cross section having a simple stepped structure in which a bottom step 10, a bottom step 20, a middle step 20, and a top step 30 are sequentially stacked is inputted. Stage 1;

A second step of inputting a vector for calculating a three-dimensional extension vector of the two-dimensional cross section;

A third step of generating a new coordinate (C2) by moving the coordinate (C1) corresponding to the two-dimensional cross section in the direction of the three-dimensional extension vector;

4 steps of generating a three-dimensional initial structure using the coordinates (C1, C2);

Is generated by

The first step,

A first step of inputting coordinates corresponding to a top width of the upper staircase and a bottompm width of the lower staircase determined by a design rule;

1 to 2 coordinates are inputted so that the average width of the center stairs is an average value of the top width and the bottom width of the upper stairs;

The coordinates are input such that the top step height and the bottom step height are 1/2 of the difference between the top width and the bottom width. Being 1-3 steps;

Steps 1-4 in which the coordinates are input such that the middle step height is obtained by subtracting the difference between the top width and bottom width of the upper stairs from the height of the metal wiring. ;

Method for extracting the delay time of the wiring, characterized in that consisting of.

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