KR100832020B1 - Reset control circuit in semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 반도체 메모리 장치를 포함하는 시스템의 리셋동작에 따라 상기 반도체 메모리 장치의 리셋동작을 제어하는 리셋제어회로에 있어서, 상기 시스템의 리셋동작의 시작을 나타내는 리셋엔트리신호와 시스템의 리셋동작의 끝을 나타내는 리셋엑시트신호를 출력하는 리셋신호 생성부 및 상기 리셋엔트리신호의 활성화에 응답하여 프리차지신호를 출력하고, 상기 리셋엑시트신호의 활성화에 응답하여 리프레쉬신호를 출력하는 동작선택부를 포함하는 반도체 메모리 장치의 리셋제어회로를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor design technique, comprising: a reset entry signal indicating a start of a reset operation of a system in a reset control circuit controlling a reset operation of the semiconductor memory device in accordance with a reset operation of a system including a semiconductor memory device; And a reset signal generator for outputting a reset exit signal indicating an end of a reset operation of the system, a precharge signal in response to activation of the reset entry signal, and a refresh signal in response to activation of the reset exit signal. A reset control circuit of a semiconductor memory device including an operation selection unit is provided.

프리차지, 리프레쉬, 리셋, 외부 리셋 신호, 입력 버퍼부 Precharge, Refresh, Reset, External Reset Signal, Input Buffer Section

Description

반도체 메모리 장치의 리셋제어회로{RESET CONTROL CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}RESET CONTROL CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 반도체 메모리 장치의 라스신호 생성회로를 나타낸 블록도.1 is a block diagram illustrating a lath signal generation circuit of a semiconductor memory device according to the related art.

도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 라스신호 생성회로를 나타낸 블록도.FIG. 2 is a block diagram illustrating a lath signal generation circuit of a semiconductor memory device in accordance with an embodiment of the present invention. FIG.

도 3은 도 2의 리셋천이신호 발생부를 나타낸 회로도.3 is a circuit diagram illustrating a reset transition signal generator of FIG. 2.

도 4a 및 도 4b는 도 2의 리셋제어부를 나타낸 회로도.4A and 4B are circuit diagrams illustrating the reset control unit of FIG. 2.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

201 : 입력버퍼부 203 : 커맨드디코더부201: Input buffer part 203: Command decoder part

205 : 라스신호 발생부 207 : 셀프 프리차지부205: Lars signal generator 207: Self precharge unit

209 : 리셋 입력 버퍼 211 : 리셋 천이 신호 발생부209: reset input buffer 211: reset transition signal generator

213 : 리셋 제어부213: reset control unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 리셋제어회로에 관한 것이다. 더욱 자세하게 설명하면, 반도체 메모리 장치를 포함하는 시스템의 리셋동작시, 이 리셋동작구간 동안에도 구동되는 반도체 메모리 장치의 안정된 동작을 보증하기 위한 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to a reset control circuit of a semiconductor memory device. More specifically, the present invention relates to a control circuit for ensuring stable operation of a semiconductor memory device that is driven during this reset operation section during a reset operation of a system including the semiconductor memory device.

대표적인 반도체 메모리 장치인 디램이 구비된 전자시스템은 어떤 동작에 오류가 있을시에는 시스템을 리셋시키는 경우가 많다. 이 경우 디램에 전원(power)을 제거했다가 다시 인가하는 과정에서 전원의 재인가에 따른 초기결과값(initial sequence)를 따라야 안전한 디램동작이 보증된다. 그러나, 초기결과값에는 여러 입력신호 및 전원이 정해진 규칙에 따라 동작해야하므로, 실제 디램이 펑셔널한 기능을 수행하기 위해서는 지연시간이 발생하게 된다.An electronic system equipped with a DRAM, which is a representative semiconductor memory device, often resets the system when an error occurs. In this case, the safe DRAM operation is guaranteed only when the power is removed from the DRAM and then applied again, following the initial sequence according to the reapplying of the power. However, since various input signals and power supply must operate according to a predetermined rule in the initial result value, a delay time occurs in order for the actual DRAM to perform a function.

이러한 지연시간이 발생되는 문제점을 해결하기 위하여 DDR3 SDRAM(설명의 편의상 디램이라 칭함)과 같은 경우는 자신을 포함하는 시스템(컴퓨터와 같이 디램을 포함하는 시스템을 의미함)의 리셋기능을 지원하기 위해 리셋핀이 존재한다. 실제로 시스템이 리셋을 할 경우에 디램에는 전원을 그대로 공급하여 시스템 리셋후 디램의 정상적인 동작 시점을 빠르게 하고자 디램에 대해 리셋핀의 출력신호를 직접 인가하여 제어한다. 그리고, 리셋핀의 출력신호는 디램이 어떠한 동작을 하고 있더라도 인가될수 있다.In order to solve this problem, such as DDR3 SDRAM (referred to as DRAM for convenience of explanation), to support the reset function of the system including itself (meaning a system including DRAM, such as a computer) There is a reset pin. In fact, when the system resets, the power is supplied to the DRAM as it is, and the output signal of the reset pin is directly applied to the DRAM to speed up the normal operation of the DRAM after the system reset. The output signal of the reset pin may be applied to any operation of the DRAM.

그런데, 디램이 액티브 상태에 있는 경우에는 리셋핀의 출력신호가 활성화되 어 디램에 인가되면 디램에는 유효한 어떤 명령도 입력되지 않으므로 특별한 수단이 없는 한 디램은 액티브 상태로 고정(stuck)된다. 이때, 리셋핀의 출력신호가 입력 해지된 후, 프리차지 동작이 되어야 하는데 이 동작을 보증하지 못하게 되어 결과적으로 다음번의 액티브 동작이 들어오면 이 동작을 보증할 수 없게 된다.However, when the DRAM is in the active state, when the output signal of the reset pin is activated and applied to the DRAM, no valid command is input to the DRAM, so the DRAM is stuck in the active state unless there is a special means. At this time, after the output signal of the reset pin is canceled, the precharge operation should be performed. However, this operation cannot be guaranteed. As a result, the next active operation can not be guaranteed.

전술한 내용을 더욱 자세하게 설명하기 위한 도면으로써, 도 1은 종래 기술에 따른 반도체 메모리 장치의 라스(RAS)신호 생성회로를 나타낸 블록도이다.1 is a block diagram illustrating a RAS signal generation circuit of a semiconductor memory device according to the related art.

도 1을 참조하면, 라스신호 생성회로는 클럭(CLK)에 동기되어 외부커맨드신호(/RAS, /CAS)가 입력되는 입력버퍼부(101), 입력버퍼부(101)의 출력을 디코딩하여 액티브커맨드에 동기된 신호인 액티브신호(ractp)와 프리차지커맨드에 동기된 신호인 프리차지인에이블신호(pcgp)와 리프레쉬커맨드에 동기된 신호인 리프레쉬인에이블신호(refp)를 출력하는 커맨드디코더부(103), 커맨드디코더부(103)의 출력신호 중 리프레쉬인에이블신호(refp)를 입력으로 하여 프리차지 동작을 위한 셀프프리차지인에이블신호(SPCG)를 출력하는 셀프프리차지부(107) 및 커맨드디코더부(103)와 셀프프리차지부(107)의 출력신호를 입력으로 하여 해당 메모리셀을 선택하는 라스신호발생부(105)로 구성된다.Referring to FIG. 1, the Lars signal generating circuit decodes the outputs of the input buffer unit 101 and the input buffer unit 101 to which the external command signals / RAS and / CAS are input in synchronization with the clock CLK. A command decoder for outputting an active signal ractp, a signal synchronized with a command, a precharge enable signal pcgp, a signal synchronized with a precharge command, and a refresh enable signal refp, a signal synchronized with a refresh command ( 103, a self precharge unit 107 and a command for outputting a self precharge enable signal SPCG for the precharge operation by inputting a refresh enable signal refp among the output signals of the command decoder 103; And a lath signal generator 105 which selects a corresponding memory cell as an input signal of the decoder 103 and the self precharge unit 107.

이때, 라스신호발생부(105)의 출력신호는 액티브커맨드신호(ractp)와 리프레쉬인에이블신호(refp)가 입력되면 활성화되었다가, 프리차지인에이블신호(pcgp)와 셀프프라치지인에이블신호(SPCG)가 입력되면 비활성화된다. At this time, the output signal of the Lars signal generator 105 is activated when the active command signal ractp and the refresh enable signal refp are input, and then the precharge enable signal pcgp and the self-prayer enable signal ( Deactivated when SPCG) is entered.

그런데, 전술과 같은 동작 수행중 시스템의 리셋에 따른 시스템리셋신호가 디램에 입력되면, 라스신호 발생의 동작과 시스템리셋신호와의 관계 동작을 제어하 는 장치가 없어서 시스템 및 디램의 오동작이 발생되게 된다.However, if the system reset signal according to the reset of the system is input to the DRAM during the operation as described above, there is no device for controlling the operation between the generation of the ras signal and the operation of the system reset signal, so that a malfunction of the system and the DRAM occurs. do.

즉, 시스템의 리셋에 맞추어 디램도 리셋되어 리프레쉬 동작 및 프리차지 동작을 보증해 주어야 하나, 이를 보증할 장치를 구비치 못하여 오동작이 발생되는 것이다.In other words, the DRAM is also reset in accordance with the reset of the system to guarantee the refresh operation and the precharge operation.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 시스템의 리셋동작에 따른 오동작을 방지하는 반도체 메모리 장치의 리셋제어회로를 제공하는 것을 제1 목적으로 한다.The present invention has been proposed to solve the above problems of the prior art, and a first object of the present invention is to provide a reset control circuit of a semiconductor memory device which prevents a malfunction caused by a reset operation of a system.

반도체 메모리 장치를 포함하는 시스템의 안정적인 리셋동작을 보증하는 반도체 메모리 장치의 리셋제어회로를 제공하는 것을 제2 목적으로 한다.It is a second object of the present invention to provide a reset control circuit of a semiconductor memory device which ensures a stable reset operation of a system including the semiconductor memory device.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 반도체 메모리 장치를 포함하는 시스템의 리셋동작에 따른 상기 반도체 메모리 장치의 리셋동작을 제어하는 리셋제어회로에 있어서, 상기 시스템의 리셋동작의 시작을 나타내는 리셋엔트리신호와 시스템의 리셋동작의 끝을 나타내는 리셋엑시트신호를 출력하는 리셋신호 생성부 및 상기 리셋엔트리신호의 활성화에 응답하여 프리차지신호를 출력하고, 상기 리셋엑시트신호의 활성화에 응답하여 리프레쉬신호를 출력하는 동작선택부를 포함하는 반도체 메모리 장치의 리셋제어회로를 제공한다.According to an aspect of the present invention for achieving the above technical problem, in the reset control circuit for controlling the reset operation of the semiconductor memory device according to the reset operation of the system including the semiconductor memory device, A reset signal generator for outputting a reset entry signal indicating a start and a reset exit signal indicating an end of a reset operation of the system, and outputting a precharge signal in response to activation of the reset entry signal, and in response to activation of the reset exit signal. To provide a reset control circuit for a semiconductor memory device including an operation selector for outputting a refresh signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 라스신호 생성회로를 나타낸 블록도이다.2 is a block diagram illustrating a lath signal generation circuit of a semiconductor memory device according to an embodiment of the present invention.

도 2를 살펴보면, 라스신호 생성회로는 클럭(CLK)에 동기되어 외부 커맨드 신호(/RAS, /CAS)가 입력되는 입력버퍼부(201), 입력버퍼부(201)의 출력을 디코딩하여 액티브커맨드에 동기된 신호인 액티브신호(ractp)와 프리차지커맨드에 동기된 신호인 프리차지소스신호(pcgps)와 리프레쉬커맨드에 동기된 신호인 리프레쉬인소스신호(refps)를 출력하는 커맨드디코더부(203), 시스템리셋신호(/RESET)를 입력으로 하는 리셋입력버퍼(209), 리셋입력버퍼(209)의 출력신호인 초기리셋제어신호(RSTb)를 입력 받아 시스템의 리셋동작의 시작을 알리는 리셋엔트리신호(RST_ENRTYp) 및 시스템의 리셋동작의 끝을 알리는 리셋엑시트신호(RST_EXITp)를 출력하는 리셋천이신호 발생부(211), 커맨드디코더부(203)와 리셋천이신호 발생부(211)의 출력신호를 조합하여 출력하는 리셋제어부(213), 리셋제어부(213)의 출력신호 중 리프레쉬인에이블신호(refp)를 입력으로 하여 프리차지동작을 위한 셀프프리차지인에이블신호(SPCG)를 출력하는 셀프프리차지부(207) 및 커맨드디코더부(203)와 셀프프리차지부(207)와 리셋제어부(213)의 출력 신호를 입력으로 하여 해당 메모리셀을 선택하는 라스신호 발생부(205)를 구비한다.Referring to FIG. 2, the Lars signal generating circuit decodes the outputs of the input buffer unit 201 and the input buffer unit 201 to which the external command signals / RAS and / CAS are input in synchronization with the clock CLK to generate active commands. A command decoder 203 for outputting an active signal ractp, which is a signal synchronous to the signal, a precharge source signal pcgps, which is a signal synchronized with a precharge command, and a refresh in-source signal refps, which is a signal synchronized with a refresh command. A reset entry signal for inputting a system reset signal (/ RESET) to the reset input buffer 209 and an initial reset control signal RSTb, which is an output signal of the reset input buffer 209, to indicate the start of a system reset operation. (RST_ENRTYp) and the output signal of the reset transition signal generator 211, the command decoder 203 and the reset transition signal generator 211 which output the reset exit signal RST_EXITp indicating the end of the system reset operation. Reset control unit 213 for reset and output The self precharge unit 207 and the command decoder unit 203 which output the self precharge enable signal SPCG for the precharge operation by inputting the refresh enable signal refp among the output signals of the fisherman 213. And a lath signal generator 205 for selecting the memory cell by inputting the output signals of the self precharge unit 207 and the reset control unit 213.

여기서, 각 구성요소를 더욱 자세하게 설명하기 위한 도면으로써,Here, as the drawings for explaining each component in more detail,

도 3은 도 2의 리셋천이신호 발생부(211)를 나타낸 회로도이다.3 is a circuit diagram illustrating the reset transition signal generator 211 of FIG. 2.

도 3을 살펴보면, 리셋천이신호 발생부(211)는 리셋입력버퍼(209)의 출력신호인 초기리셋제어신호(RSTb)를 리셋엔트리신호 발생부(301)와 리셋엑시트신호 발생부(303)가 입력으로 받아들인다.Referring to FIG. 3, the reset transition signal generator 211 may include an initial reset control signal RSTb, which is an output signal of the reset input buffer 209, and the reset entry signal generator 301 and the reset exit signal generator 303. Accept as input

여기서, 리셋엔트리신호 발생부(301)를 살펴보면, 초기리셋제어신호(RSTb)를 반전 시키는 제1 인버터(INV1), 제1 인버터(INV1)의 출력신호를 지연시켜 출력하는 제1 지연회로(Delay1), 제1 지연회로(Delay1)의 출력신호를 반전시키는 제2 인버터(INV2), 제1 인버터(INV1)와 제2 인버터(INV2)의 출력신호를 조합하는 제1 낸드게이트(NAND1) 및 제1 낸드게이트(NAND1)의 출력신호를 반전 시키는 제3 인버터(INV3)를 구비하여 리셋엔트리신호(RST_ENTRYp)를 생성한다.Here, referring to the reset entry signal generator 301, a first delay circuit Delay1 for delaying and outputting an output signal of the first inverter INV1 and the first inverter INV1 that inverts the initial reset control signal RSTb. ), The second inverter INV2 for inverting the output signal of the first delay circuit Delay1, the first NAND gate NAND1 for combining the output signals of the first inverter INV1 and the second inverter INV2, and A third inverter INV3 for inverting an output signal of the NAND gate NAND1 is provided to generate a reset entry signal RST_ENTRYp.

그리고, 리셋엑시트신호 발생부(303)를 살펴보면, 초기 리셋제어신호(RSTb)를 지연시켜 출력하는 제2 지연회로(Delay2), 제2 지연회로(Delay2)의 출력신호를 반전시키는 제4 인버터(INV4), 초기 리셋제어신호(RSTb)와 제4 인버터(INV4)의 출력신호를 조합하는 제2 낸드게이트(NAND2) 및 제2 낸드게이트(NAND2)의 출력신호를 반전 시키는 제5 인버터(INV5)를 구비하여 리셋엑시트신호(RST_EXITp)를 생성한다.In addition, referring to the reset exit signal generator 303, a fourth inverter for inverting the output signal of the second delay circuit Delay2 and the second delay circuit Delay2, which delays and outputs the initial reset control signal RSTb, INV4) and fifth inverter INV5 that inverts the output signals of the second NAND gate NAND2 and the second NAND gate NAND2 that combine the initial reset control signal RSTb and the output signal of the fourth inverter INV4. And a reset exit signal RST_EXITp.

이어서, 이와 같은 리셋천이신호 발생부(211)의 출력신호에 응답하는 리셋제어부(213)에 대해 설명하면 하기와 같다.Next, the reset control unit 213 in response to the output signal of the reset transition signal generator 211 will be described.

도 4a 및 도 4b는 도 2의 리셋제어부(213)를 나타낸 회로도이다.4A and 4B are circuit diagrams illustrating the reset control unit 213 of FIG. 2.

리셋제어부(213)는 프리차지인에이블신호(pcgp)와 리프레쉬인에이블신호(refp)를 생성하는 신호생성회로로 나뉘는데, 우선 도 4a를 살펴보면, 프리차지 인에이블신호(pcgp) 생성회로는 리셋엔트리신호(RST_ENTRYp)와 프리차지소스신호(pcgps)를 입력으로 하는 제1 노어게이트(NOR1) 및 제1 노어게이트(NOR1)의 출력신호를 반전시켜 프리차지인에이블신호(pcgp)를 출력하는 제6 인버터(INV6)를 구비한다.The reset controller 213 is divided into a signal generation circuit for generating a precharge enable signal pcgp and a refresh enable signal refp. First, referring to FIG. 4A, the precharge enable signal pcgp generation circuit is a reset entry. A sixth outputting the precharge enable signal pcgp by inverting the output signals of the first NOR1 and the first NOR1 to which the signal RST_ENTRYp and the precharge source signal pcgps are input; An inverter INV6 is provided.

이 회로는 시스템의 리셋동작의 시작을 알리는 리셋엔트리신호(RST_ENTRYp)가 활성화되면 프리차지소스신호(pcgps)와 상관없이 프리차지인에이블신호(pcgp)가 활성화되도록 동작시키는 회로이다.The circuit operates to activate the precharge enable signal pcgp regardless of the precharge source signal pcgps when the reset entry signal RST_ENTRYp indicating the start of the reset operation of the system is activated.

다음으로, 도 4b는 리프레쉬인에이블신호(refp) 생성회로는 리셋엑시트신호(RST_EXITp)와 리프레쉬소스신호(refps)를 조합하는 제2 노어게이트(NOR2) 및 제2 노어게이트(NOR2)의 출력신호를 반전시켜 리프레쉬인에이블신호(refp)를 출력하는 제7 인버터(INV7)를 구비한다.Next, in FIG. 4B, the refresh enable signal refp generation circuit includes an output signal of the second NOR2 NOR2 and the NOR2 NOR2 combining the reset exit signal RST_EXITp and the refresh source signal refps. And a seventh inverter INV7 which outputs the refresh enable signal refp by inverting.

이 회로는 시스템의 리셋동작의 끝을 알리는 리셋엑시트신호(RST_EXITp)가 활성화되면 리프레쉬소스신호(refps)와 상관없이 리프레쉬인에이블신호(refp)가 활성화되도록 동작시키는 회로이다.This circuit operates to activate the refresh enable signal refp regardless of the refresh source signal refps when the reset exit signal RST_EXITp indicating the end of the reset operation of the system is activated.

전술한 바와 같이, 종래에 시스템의 리셋동작과 반도체 메모리 장치의 프리차지동작 및 리프레쉬동작간의 연계성을 조절하는 제어회로가 구비되지 못하므로 인해 시스템의 오동작이 발생되는 문제점을, 본 발명에서는 시스템의 리셋동작의 시작점과 끝점을 찾아내고 이 시점에 대응되도록 프리차지동작과 리프레쉬동작을 지원하는 리셋동작 제어회로를 구비하는 반도체 메모리 장치를 제공한다.As described above, in the present invention, since a control circuit for adjusting the linkage between the reset operation of the system and the precharge operation and the refresh operation of the semiconductor memory device is not provided, the malfunction of the system occurs. The present invention provides a semiconductor memory device having a reset operation control circuit for finding a start point and an end point of an operation and supporting a precharge operation and a refresh operation so as to correspond to this time point.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.For example, since the type and arrangement of the logic used in the above-described embodiment is implemented as an example in which both the input signal and the output signal are high active signals, the implementation of the logic may also change when the active polarity of the signal is changed. There is no such embodiment, because the number of cases is too large, and the change in the embodiment is a matter that can be easily technically inferred by those skilled in the art of the present invention belongs directly to each case I will not mention it.

또한, 리셋제어부는 시스템이 리셋을 시작하는 단계에서는 반도체 메모리 소자가 프리차지 동작을 수행하고, 리셋을 끝내는 단계에서는 리프레쉬 동작을 수행하도록 제어하는 회로로써, 본 발명의 구성이 아닌 다른 회로의 조합을 통해 구성될 수 있다.In addition, the reset control unit is a circuit for controlling the semiconductor memory device to perform a precharge operation when the system starts to reset, and to perform a refresh operation when finishing the reset, and a combination of circuits other than the configuration of the present invention may be used. It can be configured through.

그리고, 특별히 리프레쉬 동작의 경우에는 실제 메모리 동작에서 자동으로 프리차지를 수행하도록 되어 있으므로, 리프레쉬 동작을 제어하는 리셋 제어부만으로 구성되어도 됨을 알수 있다.In particular, in the case of the refresh operation, since the precharge is automatically performed in the actual memory operation, it can be seen that only the reset control unit for controlling the refresh operation may be configured.

이상에서 살펴본 바와 같이, 본 발명은 시스템의 리셋동작과 반도체 메모리 장치간의 연계동작을 제어하는 리셋제어회로를 구비하여 안정적인 반도체 메모리 장치의 리셋 동작을 획득한다.As described above, the present invention includes a reset control circuit that controls the reset operation of the system and the linkage operation between the semiconductor memory device to obtain a stable reset operation of the semiconductor memory device.

따라서, 반도체 메모리 장치의 신뢰성 및 안정성을 확보할 수 있으며, 더불어, 상기 반도체 메모리 장치를 포함하는 시스템의 신뢰성 및 안정송 또한 확보할 수 있는 효과를 얻는다.Therefore, it is possible to secure the reliability and stability of the semiconductor memory device, and also to obtain the reliability and stability of the system including the semiconductor memory device.

Claims (8)

반도체 메모리 장치를 포함하는 시스템의 리셋동작에 따른 상기 반도체 메모리 장치의 리셋동작을 제어하는 리셋제어회로에 있어서,A reset control circuit for controlling a reset operation of the semiconductor memory device according to a reset operation of a system including a semiconductor memory device, 상기 시스템의 리셋동작의 시작을 나타내는 리셋엔트리신호와 시스템의 리셋동작의 끝을 나타내는 리셋엑시트신호를 출력하는 리셋신호 생성부; 및A reset signal generator for outputting a reset entry signal indicating the start of the reset operation of the system and a reset exit signal indicating the end of the reset operation of the system; And 상기 리셋엔트리신호의 활성화에 응답하여 프리차지신호를 출력하고, 상기 리셋엑시트신호의 활성화에 응답하여 리프레쉬신호를 출력하는 동작선택부An operation selection unit outputting a precharge signal in response to activation of the reset entry signal, and outputting a refresh signal in response to activation of the reset exit signal; 를 포함하는 반도체 메모리 장치의 리셋제어회로.Reset control circuit of a semiconductor memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 리셋신호 생성부는The reset signal generator 시스템의 리셋신호인 리셋인에이블신호를 입력으로 하는 리셋입력버퍼부; 및A reset input buffer unit for inputting a reset enable signal which is a reset signal of the system; And 상기 리셋입력버퍼부의 출력신호에 응답하여 상기 리셋엔트리신호와 상기 리셋엑시트신호를 출력하는 리셋 천이신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋제어회로.And a reset transition signal generator for outputting the reset entry signal and the reset exit signal in response to an output signal of the reset input buffer unit. 제2항에 있어서,The method of claim 2, 상기 리셋 천이신호 발생부는The reset transition signal generator 상기 리셋엔트리신호를 발생하는 리셋엔트리신호 발생부; 및A reset entry signal generator for generating the reset entry signal; And 상기 리셋엑시트신호를 발생하는 리셋엑시트신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋제어회로.And a reset exit signal generator for generating the reset exit signal. 제3항에 있어서,The method of claim 3, 상기 리셋엔트리신호 발생부는,The reset entry signal generator, 상기 리셋입력버퍼부의 출력신호를 반전시키는 제1 인버터;A first inverter for inverting an output signal of the reset input buffer unit; 상기 제1 인버터의 출력신호를 지연시키는 제1 지연회로;A first delay circuit for delaying an output signal of the first inverter; 상기 제1 지연호로의 출력신호를 반전시키는 제2 인버터;A second inverter for inverting the output signal to the first delay call; 상기 제1 인버터와 제2 인버터의 출력신호를 조합하는 제1 낸드게이트; 및A first NAND gate combining the output signals of the first inverter and the second inverter; And 상기 제1 낸드게이트의 출력신호를 반전시켜 리셋엔트리신호로 출력하는 제3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋제어회로.And a third inverter for inverting the output signal of the first NAND gate and outputting the inverted signal as a reset entry signal. 제3항에 있어서,The method of claim 3, 상기 리셋엑시트신호 발생부는,The reset exit signal generator, 상기 리셋입력버퍼부의 출력신호를 지연시키는 제2 지연회로;A second delay circuit for delaying an output signal of the reset input buffer unit; 상기 제2 지연회로의 출력신호를 반전시키는 제4 인버터;A fourth inverter for inverting the output signal of the second delay circuit; 상기 리셋입력버퍼부의 출력신호와 제4 인버터의 출력신호를 입력으로 하는 제2 낸드게이트;A second NAND gate configured to receive an output signal of the reset input buffer unit and an output signal of a fourth inverter; 상기 제2 낸드게이트의 출력신호를 반전시켜 리셋엑시트신호로 출력하는 제5 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋제어회로.And a fifth inverter for inverting the output signal of the second NAND gate and outputting the inverted signal as a reset exit signal. 제1항에 있어서,The method of claim 1, 상기 동작선택부는The operation selector 상기 프리차지신호를 출력하는 제1 리셋 제어부; 및A first reset controller configured to output the precharge signal; And 상기 리프레쉬신호를 출력하는 제2 리셋 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋제어회로.And a second reset controller for outputting the refresh signal. 제6항에 있어서,The method of claim 6, 상기 제1 리셋 제어부는The first reset control unit 상기 리셋엔트리신호와 프리차지신호의 소스신호에 해당하는 프리차지소스신호를 조합하는 제1 노어게이트; 및A first NOR gate combining the reset entry signal and a precharge source signal corresponding to a source signal of the precharge signal; And 상기 제1 노어게이트의 출력신호를 반전시켜 상기 프리차지신호로 출력하는 제6 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋제어회로.And a sixth inverter inverting the output signal of the first NOR gate to output the precharge signal. 제6항에 있어서,The method of claim 6, 상기 제2 리셋 제어부는The second reset control unit 상기 리셋엑시트신호와 리프레쉬신호의 소스신호에 해당하는 리프레쉬소스신호를 조합하는 제2 노어게이트; 및A second NOR gate that combines a refresh source signal corresponding to a source signal of the reset exit signal and the refresh signal; And 상기 제2 노어게이트의 출력신호를 반전시켜 상기 리프레쉬신호로 출력하는 제7 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리셋제어회로.And a seventh inverter inverting the output signal of the second NOR gate and outputting the refresh signal as the refresh signal.
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